KR100562316B1 - 반도체 소자의 금속전 유전체막 제조 방법 - Google Patents

반도체 소자의 금속전 유전체막 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 분리 공정 중에서 금속전 유전체막(PMD) 형성시 불균일한 고농도의 불순물로 인해 발생하는 단락 불량을 방지할 수 있는 금속전 유전체막 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 금속전 유전체막 제조 방법은, 반도체 소자의 금속전 유전체막을 제조하는 방법에 있어서, 반도체 기판 상에 게이트 및 소스/드레인을 형성하는 단계; 상기 게이트 측벽 상에 스페이서용 절연막을 형성하는 단계; 및 상기 반도체 기판의 노출된 전면에 불순물이 포함되지 않은 제1 산화막과 상기 제1 산화막 상부에 불순물이 포함된 제2 산화막을 적층하여 PMD 산화막을 형성하는 단계를 포함하며, 상기 제1 산화막은 USG(Undoped Silicate glass)를 증착하여 형성되며, 상기 제2 산화막은 PSG, BSG, BPSG를 증착하여 형성될 수 있다. 본 발명에 따르면, 종래와 동일한 하나의 장비로 USG 및 PSG 막질을 동시에 형성하여 단락 불량을 방지함으로써 반도체 소자의 수율을 증대시킬 수 있다.
금속전 유전체막, PMD, 콘택, 질화막, 단락 불량

Description

반도체 소자의 금속전 유전체막 제조 방법 {A method for manufacturing pre-metal dielectric layer of a semiconductor device}
도 1은 종래 기술에 따른 반도체 소자의 금속전 유전체막 형성시 발생하는 손상을 설명하기 위한 도면이다.
도 2는 본 발명에 따라 제조된 금속전 유전체막을 갖는 반도체 소자의 단면도이다.
도 3은 본 발명에 따른 증착용 챔버 내에서의 금속전 유전체막 제조 방법을 설명하기 위한 도면이다.
본 발명은 반도체 소자의 금속전 유전체막 제조 방법에 관한 것으로, 보다 구체적으로, 반도체 소자 분리 공정 중에서 금속전 유전체막(Pre-Metal Dielectric: PMD) 형성시 불균일한 고농도의 불순물(High Dopant)로 인해 발생하는 단락 불량을 방지할 수 있는 금속전 유전체막 제조 방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 금속전 유전체막(PMD) 형성 공정에서는 금속 배선 처리 공정의 전공정 및 후공정 진행으로 발생되는 고농도 나트륨(Na+) 불 순물 포획 및 이동을 저지하기 위해 인(P)을 첨가하고, 막질의 평탄화를 위해 붕소(B)를 첨가하고 있다.
이러한 PMD 형성 공정에서 사용하고 있는 붕소(B) 및 인(P) 불순물이 불안정하여 두께가 불균일하게 되거나, 또는 PMD의 CMP 평탄화 이후에 콘택홀을 식각할 때, 상기 불순물의 양이 불균일하여 후속적인 콘택 식각 클리닝 공정을 실시할 때 상기 콘택홀과 이웃한 경계 막질이 식각이 이루어짐으로써, 후속 공정 진행시에 장벽 금속 및 텅스텐-플러그 증착시에 식각이 이루어진 곳에 확산(Diffusion)되어 소자의 단락 불량(Short fail)을 유발하게 된다. 즉, 상기 PMD 형성 공정에서 불순물의 양이 불안정할 경우에 초기 증착시의 붕소(B) 및 인(P) 모두가 과포화 상태인 고농도로 증착될 수 있으며, 이로 인해 후속 공정 진행시에 막질의 농도 차이에 의한 식각이 불균일하게 이루어져 소자의 단락 불량을 유발시킬 수 있다는 문제점이 있다.
한편, 기존의 비아홀 또는 콘택홀을 형성하는 방법은, 먼저 하부 금속 또는 폴리실리콘 상에 반사방지막(ARC)을 형성하고, 그 상부에 금속전 유전체막(Pre-Metal Dielectric: PMD)을 형성하며, 그 상부에 식각 마스크를 형성한 후, 상기 식각 마스크가 형성된 곳에 CF4 또는 C3F8과 같은 식각 가스를 이용하여 상기 PMD를 식각한다. 이후, 애싱 처리하고, 주로 아민 계열의 솔벤트류를 이용하여 감광막 찌꺼기를 제거하고 증류수(DI)로 린스(rinse) 처리한다. 이후, 수소(H2) 분위기 또는 질소(N2) 분위기에서 통상 500∼800℃의 온도에서 열처리하여 수분을 증발시킨 후, 장벽 금속을 증착하고, 이후 텅스텐-플러그를 증착한다.
도 1은 종래 기술에 따른 반도체 소자의 금속전 유전체막 형성시 발생하는 손상을 설명하기 위한 전자 현미경(SEM) 분석 사진을 나타낸다.
도 1에 도시된 바와 같이, 반도체 소자의 제조 공정에서 PMD 산화막(13)을 형성한 후 콘택홀(15)을 형성할 경우, 상기 PMD 산화막(13)을 증착하기 위해서는 불순물 B의 농도는 약 3%, P는 약 5%를 유지해야 하는데, 만일 인 불순물(17)이 8% 이상의 고농도로 증착되면, 전술한 바와 같이 불균일해지게 되고, 이로 인해 게이트 측벽에 형성된 질화막(11)과 상기 콘택홀(15) 사이에 도면부호 A로 도시되는 바와 같이 단락이 발생할 수 있다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 금속전 유전체막 형성시에 증착되는 고농도의 불순물 양이 불균일하여 발생하는 단락 불량을 방지할 수 있는 반도체 소자의 금속전 유전체막 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 금속전 유전체막 제조 방법은,
반도체 소자의 금속전 유전체막을 제조하는 방법에 있어서,
반도체 기판 상에 게이트 및 소스/드레인을 형성하는 단계;
상기 게이트 측벽 상에 스페이서용 절연막을 형성하는 단계; 및
상기 반도체 기판의 노출된 전면에 불순물이 포함되지 않은 제1 산화막과 상 기 제1 산화막 상부에 불순물이 포함된 제2 산화막을 적층하여 PMD 산화막을 형성하는 단계
를 포함한다.
여기서, 상기 제1 산화막은 USG(Undoped Silicate glass)를 증착하여 형성하며, 상기 제2 산화막은 PSG, BSG, BPSG를 증착하여 형성하는 것을 특징으로 한다.
여기서, 상기 제1 산화막 및 제2 산화막은 SACVD(Sub Atmospheric Chemical Vapor Deposition)를 사용하여 증착되는 것을 특징으로 한다.
여기서, 상기 제2 PMD 산화막을 형성하기 위한 불순물은 붕소(B) 및 인(P)인 것을 특징으로 하며, 상기 붕소(B) 불순물은 3 내지 5%, 상기 인(P) 불순물은 5 내지 7%를 사용하는 것이 바람직하다.
여기서, 상기 제1 PMD 산화막은 TEOS(Tetra-Ethyl-Ortho-Silicate) 및 O3을 반응시켜 증착되는 것을 특징으로 한다.
여기서, 상기 제2 PMD 산화막은 TMB(Tri-Methyl-Borate), TMP(Tri-Methyl- Phosphate), TEPO(Tri-Ethyl-Phosphate) 또는 TEB(Tri-Ethyl-Borate)로 이루어지는 그룹 중에서 선택되는 물질과 TEOS(Tetra-Ethyl-Ortho-Silicate) 및 O3을 반응시켜 증착되는 것을 특징으로 한다.
여기서, 상기 제1 및 제2 PMD 산화막은 AMAT사의 Centura 증착 장비를 사용하여 증착되는 것을 특징으로 한다.
여기서, 상기 제1 및 제2 PMD 산화막은 500∼570℃ 범위의 온도에서 형성되 는 것이 바람직하다.
본 발명에 따르면, 종래와 동일한 하나의 장비로 상기 USG 및 PSG 막질을 동시에 진행시킬 수 있으므로 전술한 단락 불량이 발생하는 것을 방지할 수 있고, 이에 따라 반도체 소자의 수율을 증대시킬 수 있다. 또한 본 발명에 따르면 공정을 수행하는 장비의 오류로 야기될 수 있는 고농도 불순물로 인한 웨이퍼 손상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 금속전 유전체막 손상 방지 방법을 상세히 설명한다.
본 발명은 전술한 바와 같이 PMD 산화막 형성시 고농도 불순물이 함유되는 현상이 생기더라도 후속 공정 진행시에 안정적으로 공정 관리를 할 수 있도록, 전술한 문제점을 방지할 수 있는 초기 PMD 산화막 형성 방법을 개시한다. 즉, 기존의 반도체 소자의 PMD 형성 공정에서는 반도체 기판 또는 실리콘 웨이퍼가 TEOS, TEPO가 함께 혼합된 상태에서 증착용 챔버 내에서 샤워-헤드(Shower-head)를 통하여 O3과 반응하도록 약 550℃ 온도에서 진행하였으나, 만약 공급원이 불안정하게 공급되어 "P" 불순물이 고농도로 함유된다면, 후속 공정 진행시에 전술한 단락 불량을 유발할 수 있으므로, 이를 방지하여야 한다.
도 2는 본 발명에 따라 제조된 금속전 유전체막 손상을 방지할 수 있는 방법으로 제조된 반도체 소자의 단면도이다.
도 2를 참조하면, 본 발명에 따른 반도체 소자의 금속전 유전체막을 제조하 는 방법은, 먼저 반도체 기판(21) 상에 게이트 산화막(22)과 게이트(23)를 형성하고, 상기 반도체 기판의 활성 영역 상에 소스/드레인(24)을 형성한 후에, 상기 게이트(23)의 측벽에 스페이서용 산화막 또는 질화막(25)을 형성하게 된다. 이후, 상기 게이트(23) 및 소스/드레인(24)의 상부에 PMD 산화막을 형성하기 위해 먼저, USG(Undoped Silicate glass) 산화막(26)을 형성하고, 또한 PSG(Phosphorus Silicate Glass) 산화막(27)을 형성하며, 후속 공정으로 콘택(28)을 형성하게 된다.
구체적으로, 상기 USG 산화막(26) 및 PSG 산화막(27)의 형성은 먼저 TEOS와 O3을 반응시켜 USG 산화막(26)을 증착하고, 또한 TEOS, TEPO와 O3을 반응시켜 PSG 산화막(27)을 증착함으로써 이루어진다. 여기서, 상기 PSG 산화막(27) 형성을 위한 화학적 공급원은 TEOS(Tetra-Ethyl-Ortho-Silicate) 및 TEPO(Tri-Ethyl- Phsphate)이며, 이때, 500∼570℃ 정도의 온도에서 SACVD(Sub Atmospheric Chemical Vapor Deposition) 방식을 사용하여 형성된다.
이때, 상기 TEPO 대신에 TMB(Tri-Methyl-Borate), TMP(Tri-Methyl- Phosphate) 또는 TEB(Tri-Ethyl-Borate)를 사용할 수도 있다. 즉, PMD 산화막을 TMP 또는 TEPO를 이용하여 PSG막으로 형성하거나, TMB 또는 TEB를 이용하여 BSG막으로 형성하거나, 이들의 조합에 의해 BPSG막으로 형성할 수도 있다.
본 발명에 따르면, 종래의 PMD 산화막 제조 공정에 비해 반도체 소자 특성은 변하지 않게 되고, 종래와 동일한 하나의 장비로 상기 USG(26) 및 PSG(27) 막질을 동시에 진행시킬 수 있으므로 전술한 단락 불량이 발생하는 것을 방지할 수 있고, 이에 따라 반도체 소자의 수율을 증대시킬 수 있다. 또한 본 발명에 따르면 공정을 수행하는 장비의 오류로 야기될 수 있는 고농도 불순물로 인한 웨이퍼 손상을 방지할 수 있다.
도 3은 본 발명에 따른 증착용 챔버 내에서의 PMD 산화막 증착을 설명하기 위한 도면으로서, 본 발명에서는 일례로 AMAT사의 CVD 증착 장비인 Centura 장비를 사용하여, 초기 공정 진행시에 PMD 산화막인 USG(26) 및 PSG(27)을 동시에 형성하게 된다.
여기서, 도면부호 31은 AMAT 사의 Centura 증착용 챔버를 나타내며, 도면부호 32는 샤워-헤드를 나타내고, 도면부호 33은 증착될 반도체 기판 또는 실리콘 웨이퍼(34)가 탑재되는 패드 또는 용기를 나타낸다.
이러한 증착 장비에서 본 발명에 따른 금속전 절연막의 제조는, 먼저 샤워 헤드(32)를 통해 TEOS와 O3를 공급하여 웨이퍼 상부에 USG막이 증착되도록 하며, 일정 시간 이후 샤워 헤드(32)를 통해 TEPO를 추가 공급하여 TEOS, TEPO, O3의 반응에 의해 PSG막이 증착되도록 한다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서 만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 종래와 동일한 하나의 장비로 USG 및 PSG( 또는 BSG, BPSG) 막질을 동시에 형성하여 단락 불량을 방지함으로써 반도체 소자의 수율을 증대시킬 수 있다.
또한 본 발명에 따르면 공정을 수행하는 장비의 오류로 야기될 수 있는 고농도 불순물로 인한 웨이퍼 손상을 방지할 수 있다.

Claims (8)

  1. 반도체 소자의 금속전 유전체막을 제조하는 방법에 있어서,
    반도체 기판 상에 게이트 및 소스/드레인을 형성하는 단계;
    상기 게이트 측벽 상에 스페이서용 절연막을 형성하는 단계; 및
    상기 반도체 기판의 노출된 전면에 불순물이 포함되지 않은 제1 산화막과 상기 제1 산화막 상부에 불순물이 포함된 제2 산화막을 적층하여 PMD 산화막을 형성하는 단계
    를 포함하며,
    상기 제2 산화막은 상기 제1 산화막의 전 영역의 상부에 형성하는 반도체 소자의 금속전 유전체막 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 산화막은 PSG, BSG, 또는 BPSG로 형성하는 것을 특징으로 하는 반도체 소자의 금속전 유전체막 손상 방지 방법.
  3. 제 2항에 있어서,
    상기 PSG는 TEOS와 O3의 반응에 의한 상기 제1 산화막 증착중 TMP 또는 TEPO를 추가하여 형성하는 반도체 소자의 금속전 유전체막 제조 방법.
  4. 제 2항에 있어서,
    상기 BSG는 TEOS와 O3의 반응에 의한 상기 제1 산화막 증착중 TMP 또는 TEPO를 추가하여 형성하는 반도체 소자의 금속전 유전체막 제조 방법.
  5. 제 2항에 있어서,
    상기 BPSG는 TEOS와 O3의 반응에 의한 상기 제1 산화막 증착중 TMP 또는 TEPO를 추가하여 형성하는 반도체 소자의 금속전 유전체막 제조 방법.
  6. 제 1항 내지 제 5항중 어느 한 항에 있어서,
    상기 PMD 산화막은 SACVD(Sub Atmospheric Chemical Vapor Deposition)를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 금속전 유전체막 제조 방법.
  7. 제 6항에 있어서,
    상기 PMD 산화막은 500∼570℃ 범위의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 금속전 유전체막 제조 방법.
  8. 제 1항 내지 제 5항중 어느 한 항에 있어서,
    상기 제2 산화막은 3 내지 5%의 붕소(B) 불순물 또는 5 내지 7%의 인(P) 불순물을 사용하는 반도체 소자의 금속전 유전체막 제조 방법.
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