KR100776827B1 - 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터 및그 제조방법 - Google Patents
분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터 및그 제조방법 Download PDFInfo
- Publication number
- KR100776827B1 KR100776827B1 KR1020060108944A KR20060108944A KR100776827B1 KR 100776827 B1 KR100776827 B1 KR 100776827B1 KR 1020060108944 A KR1020060108944 A KR 1020060108944A KR 20060108944 A KR20060108944 A KR 20060108944A KR 100776827 B1 KR100776827 B1 KR 100776827B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon
- region
- divided
- type
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 57
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 93
- 239000010703 silicon Substances 0.000 claims abstract description 93
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 90
- 239000011810 insulating material Substances 0.000 claims abstract description 37
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 239000002344 surface layer Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 49
- 238000000206 photolithography Methods 0.000 claims description 16
- 239000012212 insulator Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 239000000969 carrier Substances 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- -1 silicon oxy nitride Chemical class 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터 및 그 제조방법이 개시된다.
본 발명은 실리콘의 전면층에 불순물을 주입하여 생성된 캐소드 영역, 상기 실리콘의 전면층에서 상기 캐소드 영역에 접하여 게이트 절연물질 및 게이트 도전체로 형성된 게이트, 상기 실리콘의 후면층에 복수의 트렌치가 형성되고, 상기 형성된 트렌치에 채워진 절연물질에 의해 복수의 영역으로 분할된 분할형 애노드 영역 및 상기 캐소드 영역 및 상기 분할형 애노드 영역 사이의 캐리어를 전달하는 드리프트 영역을 포함한다.
본 발명에 의하면, 절연 물질에 의해 분할된 애노드 영역을 구비함으로써, 별도로 정공을 제거하지 않고도 트랜지스터의 스위칭 속도를 향상시키고, 온 상태의 저항을 감소시킬 수 있다.
Description
도 1은 종래의 절연 게이트 바이폴라 트랜지스터의 구조도이다.
도 2a는 본 발명의 일 실시 예에 따른 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 구조도이다.
도 2b는 본 발명의 다른 실시 예에 따른 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 구조도이다.
도 2c는 본 발명의 또다른 실시 예에 따른 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 구조도이다.
도 3은 본 발명의 또다른 실시 예에 따른 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 제조방법의 흐름도이다.
도 4는 도 3의 상세 흐름도이다.
도 5 내지 도 15는 도 3의 제조방법을 수행하는 과정의 일 예를 도시한 것이다.
도 16은 본 발명 및 종래의 절연 게이트 바이폴라 트랜지스터의 온 저항 특성을 나타낸 그래프이다.
도 17은 본 발명 및 종래의 절연 게이트 바이폴라 트랜지스터의 스위칭 특성을 나타낸 그래프이다.
본 발명은 절연 게이트 바이폴라 트랜지스터에 관한 것으로, 특히, 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT)는 소수 캐리어의 주입으로 모스 전계 효과 트랜지스터 MOSFET 보다 동작 저항을 작게 할 수 있는 3단자 양극성 MOS 복합 반도체 소자 고내압이면서 비교적 고속의 파워 트랜지스터이다 펄스 폭 변조 PWM 제어 인버터에 내장되어 모터를 구동하는 외에 파워 집적 회로 IC 의 출력부 등에 사용된다
절연 게이트 바이폴라 트랜지스터는 저전압강하 및 고속스위칭이 용이한 장점을 갖는다. 일반적으로, 모오스 전계효과 트랜지스터(Metal 옥사이드(oxide) Semiconductor Field Effect Transistor: 이하 MOSFET라 칭함)가 갖는 빠른 스위칭 특성과 바이폴라(Bipolar) 트랜지스터가 갖는 낮은 온 저항 특성을 함께 갖는 소자의 개념을 도입한 절연 게이트 바이폴라 트랜지스터는 낮은 온(ON)-저항과 빠른 스위칭 속도, 우수한 SOA(Safe Operating area)의 장점으로 인해 전력 응용 분야에 적용되는 바이폴라 트랜지스터의 역할을 대체하고 있다.
도 1은 종래의 절연 게이트 바이폴라 트랜지스터의 구조도이다.
도 1과 같이 종래의 애노드(anode) 구조를 가지는 경우 일체형인 p 컬렉터 즉, p 애노드에서의 정공 주입 효율이 커서 스위칭시 과다한 정공으로 인해 스위칭 속도가 저하되며, 이를 극복하기 위해 정공을 신속하게 제거해주는 라이프 타임 킬링 사이트(life time killing site)를 형성해 주어야 하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 첫번째 기술적 과제는 별도로 정공을 제거하지 않고도 트랜지스터의 스위칭 속도를 향상시키고, 온 상태의 저항을 감소시킬 수 있는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 두번째 기술적 과제는 상기의 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터를 제조하는 제조방법을 제공하는데 있다.
상기의 첫번째 기술적 과제를 이루기 위하여, 본 발명은 실리콘의 전면층에 불순물을 주입하여 생성된 캐소드 영역, 상기 실리콘의 전면층에서 상기 캐소드 영역에 접하여 게이트 절연물질 및 게이트 도전체로 형성된 게이트, 상기 실리콘의 후면층에 복수의 트렌치가 형성되고, 상기 형성된 트렌치에 채워진 절연물질에 의해 복수의 영역으로 분할된 분할형 애노드 영역 및 상기 캐소드 영역 및 상기 분할형 애노드 영역 사이의 캐리어를 전달하는 드리프트 영역을 포함하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터를 제공한다.
또한, 상기의 첫번째 기술적 과제를 이루기 위하여, 본 발명은 실리콘의 전 면층에 불순물을 주입하여 생성된 캐소드 영역, 상기 실리콘의 전면층에서 상기 캐소드 영역에 접하여 게이트 절연물질 및 게이트 도전체로 형성된 게이트, 상기 캐소드 영역 및 게이트와 이격된 상기 실리콘의 전면층에 복수의 트렌치가 형성되고, 상기 형성된 트렌치에 채워진 절연물질에 의해 복수의 영역으로 분할된 분할형 애노드 영역 및 상기 실리콘의 후면층에서 상기 캐소드 영역 및 상기 분할형 애노드 영역 사이의 캐리어를 전달하는 드리프트 영역을 포함하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터를 제공한다.
상기의 두번째 기술적 과제를 이루기 위하여, 본 발명은 실리콘에 불순물을 주입하여 캐리어 전달을 위한 드리프트 영역을 형성하는 단계, 상기 실리콘의 전면층에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하고, 상기 게이트에 사진 식각 공정을 적용하여 게이트 패턴을 형성하는 단계, 상기 실리콘의 전면층에 불순물을 주입하여 캐소드 영역을 형성하는 단계 및 상기 실리콘의 후면층에 복수의 트렌치를 형성하고, 상기 형성된 트렌치에 절연물질을 채워 복수의 영역으로 분할한 분할형 애노드 영역을 형성하는 단계를 포함하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 제조방법을 제공한다.
본 발명은 고전압용 반도체 소자인 절연 게이트 바이폴라 트렌지스터(IGBT)에서 특성 강화를 위해 새로운 구조를 제안한 것으로 애노드(anode) 구조를 분할형으로 하는 것이 특징이다. 이렇게 분할형으로 하는 경우 전류의 집중현상이 발생하고 인젝션(injection) 효율은 감소하여 저항의 감소 및 스위칭(switching) 특성의 개선을 확보할 수 있다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다.
도 2a는 본 발명의 일 실시 예에 따른 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 구조도이다.
도 2a의 절연 게이트 바이폴라 트랜지스터는 p 컬렉터를 일체형으로 하지 않고 분할하여 형성되며, 이로 인해 정공의 주입 효율을 감소시켜 스위칭 속도를 향상 시킬 수 있다. 특히, p 애노드(anode)가 분할되어 있음으로 해서 그 부분으로 가는 전류가 집중하게 되어 온 상태 저항은 감소하는 효과를 얻을 수가 있다. 또한, 도 2a의 절연 게이트 바이폴라 트랜지스터는 옥사이드(oxide) - p 컬렉터 경계에서의 전계 집중을 유도하여 전자 전류는 증가하여 온 상태에서의 저항은 감소시킬 수 있다.
캐소드 영역(211)은 실리콘의 전면층에 불순물을 주입하여 생성된다. 도 2a에서는 캐소드 영역(211) 상부에 컨택(contact)이 형성된다. 이때, 도 2a에서와 같이, 캐소드 영역은 드리프트 영역에 p 타입의 베이스가 도핑되고, p 타입의 베이스에 고농도로 도핑된 n 타입의 영역이 형성된 형태일 수 있다.
게이트(Gate)는 실리콘의 전면층에서 캐소드 영역에 접하여 게이트 절연물질 및 게이트 도전체로 형성된다. 이때, 게이트(Gate)는 평판형 또는 트렌치형 중 어느 하나의 형태일 수 있다.
분할형 애노드 영역(213)은 실리콘의 후면층에 복수의 트렌치가 형성되고, 형성된 트렌치에 채워진 절연물질에 의해 복수의 영역으로 분할된다. 도 2a에서는 고농도로 도핑된 p 타입 영역이 실리콘 옥사이드에 의해 2개의 영역으로 분할된다. 이때의 절연물질은 실리콘 옥사이드 (SiO2), 폴리 실리콘, 아말포스 실리콘, 실리콘 나이트 라이드 (SiN), 실리콘 옥시 나이트라이드(SiON) 등 전기적으로 도전율이 낮은 물질이 사용될 수 있다. 분할형 애노드 영역(213)은 도 2a에서와 같이, p 타입으로 도핑된 실리콘 영역을 복수개로 분할하고, 분할된 p 타입으로 도핑된 실리콘 영역들 사이를 절연물질로 채운 구조일 수 있다. 도 2a에서는 분할형 애노드 영역(213) 하부에 컨택(contact)이 형성된다.
드리프트 영역(n- Drift Region)은 캐소드 영역 및 분할형 애노드 영역 사이의 캐리어를 전달한다. 이때, 도 2a에서와 같이, 드리프트 영역은 저농도로 도핑된 n 타입의 영역일 수 있다.
도 2b는 본 발명의 다른 실시 예에 따른 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 구조도이다.
도 2b의 구조는 p 컬렉터가 옥사이드(oxide)로 분할되어 있으면서 옥사이드(oxide) 외벽에 곡면의 형상을 갖게 형성된 구조이다. 도 2b의 구조를 이용하면, 도 2a와 유사한 특성을 획득할 수 있다.
캐소드 영역(221)은 실리콘의 전면층에 불순물을 주입하여 생성된다. 도 2b에서는 캐소드 영역(221) 상부에 컨택(contact)이 형성된다. 이때, 도 2b에서와 같이, 캐소드 영역은 드리프트 영역에 p 타입의 베이스가 도핑되고, p 타입의 베이스에 고농도로 도핑된 n 타입의 영역이 형성된 형태일 수 있다.
게이트(Gate)는 실리콘의 전면층에서 캐소드 영역에 접하여 게이트 절연물질 및 게이트 도전체로 형성된다. 이때, 게이트(Gate)는 평판형 또는 트렌치형 중 어느 하나의 형태일 수 있다.
분할형 애노드 영역(223)은 실리콘의 후면층에 복수의 트렌치가 형성되고, 형성된 트렌치에 채워진 절연물질에 의해 복수의 영역으로 분할된다. 분할형 애노드 영역(223)은 도 2b에서와 같이, p 타입으로 도핑된 실리콘 영역(222)이 드리프트 영역의 후면층에 곡면 형태로 형성되고, 절연물질로 형성된 복수개의 영역이 p 타입으로 도핑된 실리콘 영역(222)에 접하는 형태로 형성될 수 있다. 도 2b에서는 분할형 애노드 영역(223) 하부에 컨택(contact)이 형성된다.
드리프트 영역(n- Drift Region)은 캐소드 영역(221) 및 분할형 애노드 영역(223) 사이의 캐리어를 전달한다. 이때, 도 2b에서와 같이, 드리프트 영역은 저농도로 도핑된 n 타입의 영역일 수 있다.
도 2c는 본 발명의 또다른 실시 예에 따른 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 구조도이다.
도 2c는 도 2a의 구조를 수평형 절연 게이트 바이폴라 트랜지스터에 적용한 구조도이다. 즉, 이와 같은 분할형 애노드(anode) 구조는 통상의 수직형 절연 게이트 바이폴라 트랜지스터 뿐 아니라 도 2c에 나타낸 바와 같이 수평형 절연 게이트 바이폴라 트랜지스터에서도 적용이 가능하다.
캐소드 영역(231)은 실리콘의 전면층에 불순물을 주입하여 생성된다. 도 2c에서는 캐소드 영역(231) 상부에 컨택(contact)이 형성된다. 이때, 도 2c에서와 같 이, 캐소드 영역은 드리프트 영역에 p 타입의 베이스가 도핑되고, p 타입의 베이스에 고농도로 도핑된 n 타입의 영역이 형성된 형태일 수 있다.
게이트(Gate)는 실리콘의 전면층에서 캐소드 영역에 접하여 게이트 절연물질 및 게이트 도전체로 형성된다. 이때, 게이트(Gate)는 평판형 또는 트렌치형 중 어느 하나의 형태일 수 있다.
분할형 애노드 영역(233)은 실리콘의 전면층에서 캐소드 영역(231) 및 게이트(Gate)와 이격된 위치에 복수의 트렌치가 형성되고, 형성된 트렌치에 채워진 절연물질에 의해 복수의 영역으로 분할된다. 도 2c에서는 고농도로 도핑된 p 타입 영역이 실리콘 옥사이드에 의해 2개의 영역으로 분할된다. 도 2c에서는 분할형 애노드 영역(233) 상부에 컨택(contact)이 형성된다.
드리프트 영역(n- Drift Region)은 캐소드 영역 및 분할형 애노드 영역 사이의 캐리어를 전달한다. 이때, 도 2c에서와 같이, 드리프트 영역은 저농도로 도핑된 n 타입의 영역일 수 있다.
도 3은 본 발명의 또다른 실시 예에 따른 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 제조방법의 흐름도이다.
먼저, 실리콘에 불순물을 주입하여 캐리어 전달을 위한 드리프트 영역을 형성한다. 이 과정은 p 타입으로 고동도로 도핑된 실리콘의 전면층에 에피 실리콘을 형성하는 과정을 포함할 수 있다.
다음, 실리콘의 전면층에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하고, 게이트에 사진 식각 공정을 적용하여 게이트 패턴을 형성한 다(310 과정).
게이트 패턴이 형성되면, 실리콘의 전면층에 불순물을 주입하여 캐소드 영역을 형성한다(320 과정).
캐소드 영역이 형성되면, 캐소드 영역 상부 및 게이트 상부에 층간 절연물을 퇴적시킨다(330 과정).
마지막으로, 실리콘의 후면층에 복수의 트렌치를 형성하고, 형성된 트렌치에 절연물질을 채워 복수의 영역으로 분할한 분할형 애노드 영역을 형성한다(340 과정).
도 4는 도 3의 상세 흐름도이다.
먼저, 실리콘에 불순물을 주입하여 캐리어 전달을 위한 드리프트 영역을 형성한다. 이 과정은 p 타입으로 고동도로 도핑된 실리콘의 전면층에 에피 실리콘을 형성하는 과정을 포함할 수 있다.
다음, 실리콘의 전면층에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하고, 게이트에 사진 식각 공정을 적용하여 게이트 패턴을 형성한다(410 과정). 이때, 게이트 절연물질은 옥사이드(SiO2), 옥시 나이트라이드 (SiON), 실리콘 나이트라이드(SiN), 하프늄옥사이드(HfO) 등으로 형성할 수 있다. 이때, 게이트 도전체는 폴리실리콘, 텡스텐, 알류미늄 또는 이들 물질의 화합물 등으로 형성할 수 있다. 이때, 게이트를 트렌치형으로 제조하는 경우, 실리콘의 전면층에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하기 이전에 사진식각 공정을 적용하여 실리콘의 전명층에 트렌치를 형성할 수 있다.
게이트 패턴이 형성되면, 실리콘의 전면층에 불순물을 주입하여 캐소드 영역을 형성한다(420 과정).
캐소드 영역이 형성되면, 캐소드 영역 상부 및 게이트 상부에 층간 절연물을 퇴적시킨다(430 과정).
다음, p 타입으로 도핑된 상기 실리콘의 후면층을 에치백한다(441 과정). 이 과정(441 과정)은 실리콘의 후면층에 여분의 불순물을 주입하는 과정을 포함할 수 있다.
다음, 실리콘의 후면층에 사진 식각 공정을 적용하여 복수의 트렌치를 형성한다(442 과정).
복수의 트렌치가 형성되면, 형성된 트렌치에 절연물을 채우고, 채워진 절연물을 에치백한다(443 과정). 후면 실리콘과 후면 절연물의 에치백은 드라이 에치 및 CMP 등의 방법으로 수행할 수 있다.
분할형 애노드 영역이 형성되면, 실리콘의 전면층에 사진 식각 공정을 적용하여 컨택(contact)을 형성한다(450 과정). 또한, 실리콘의 전면층에 도전체를 형성하고 사진 식각 공정을 적용하여 배선을 형성한다(450 과정). 이때, 도전체는 알루미늄(Al), 텅스틴(W), 카파 (Cu) 및 barrier 금속 등으로 형성할 수 있다.
이하에서는 도 5 내지 도 15를 참조하여 도 2a의 절연 게이트 바이폴라 트랜지스터의 제조과정을 설명한다.
먼저, 도 5와 같이, P 타입으로 고농도로 도핑된 실리콘 위에 에피 실리콘을 형성한다. 이후, 에피 실리콘의 적절한 전도도를 유지하기 위해 불순물을 주입한 다. 이때의 불순물은 적용하는 절연 게이트 바이폴라 트랜지스터의 용도에 따라 붕소(boron), 인(phosphorus), 비소(arsenic) 등을 적용할 수 있다.
다음, 도 6와 같이, 사진 현상 공정을 이용하여 트랜지스터의 채널이 형성될 영역에 P 타입 불순물을 주입한다. 이후에, 도 7과 같이, 게이트 절연물질(710, 810, 910, 1110, 1210, 1310, 1410), 1510) 및 게이트 도전체(700, 800, 900, 1100, 1200, 1300, 1400), 1500)를 형성한다. 다음, 도 8와 같이, 사진 식각 공정을 이용하여 게이트(게이트 패턴)를 형성하고, 도 9와 같이, 게이트의 문턱전압 조절 및 래치업 방지용 p형 불순물을 주입한다.
이후, 도 10과 같이, 사진 삭각 공정을 적용하여 n형 불순물을 주입하여 에미터 영역(또는 캐소드 영역)을 형성한다.
다음, 도 11과 같이 층간 절연물을 형성한다.
다음은 실리콘의 후면층 구조를 형성하는 공정을 실시한다. 도 12와 같이 실리콘 후면을 원하는 두께까지 에치백한다. 이때는 주로 CMP에 의한 연마를 실시한다. 그리고, 도 13과 같이 사진 식각 공정을 이용하여 실리콘 후면에 트렌치(1320)를 형성한다.
이후 도 14와 같이 절연물(1430)을 트렌치에 채워 넣는다. 다음에 도 15와 같이 절연물(1530)을 에치백한다. 이때, CMP나 드라이 에치등의 방법을 적용할 수 있다.
다음은 다시 실리콘의 전면을 가공하는 단계로 이후에 컨택(contact)을 형성하는 공정, 배선을 형성하는 공정등 후속 공정이 이루어진다.
도 5 내지 도 15는 분할형 애노드(anode)를 형성하는 일 실시예를 나타낸 것으로서, 이와 같은 공정 외에도 다양한 공정으로 진행 가능하다.
또한, 본 발명의 또다른 실시 예에 따른 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 제조방법은 실리콘 위에 에피 실리콘을 형성하는 공정, 에피 실리콘에 적절한 불순물 주입을 진행하는 공정, 열처리를 진행하는 공정, 사진 현상 및 불순물 주입을 하여 P 불순물 영역을 만드는 공정, 열처리를 진행하는 공정, 게이트용 절연물을 형성하는 공정, 게이트용 도전물을 형성하는 단계, 사진 식각 공정을 이용하여 게이트 패턴을 형성하는 공정, 사진 현상 및 불순물 주입을 하여 P 불순물 영역을 만드는 공정, 열처리를 진행하는 공정, 사진 현상 및 불순물 주입을 하여 N 불순물 영역을 만드는 공정, 열처리를 진행하는 공정, 층간 절연물을 퇴적하는 공정, 하부 실리콘(실리콘의 후면층)을 에치백 하는 공정, 하부 실리콘(실리콘의 후면층)에 사진 식각 공정을 이용하여 트랜치를 형성하는 공정, 트랜치에 절연물을 채우는 공정, 하부 실리콘(실리콘의 후면층)의 절연물을 에치백하는 공정, 상부 실리콘(실리콘의 전면층)에 사진 식각 공정을 이용하여 컨택(contact)을 형성하는 공정, 도전체를 형성하는 공정 및 사진 식각 공정을 이용하여 배선을 형성하는 공정을 포함할 수 있다.
도 16은 본 발명 및 종래의 절연 게이트 바이폴라 트랜지스터의 온 저항 특성을 나타낸 그래프이다.
도 16에서, 본 발명은 도 2a의 구조에 따른 경우(type-A) 및 도 2b에 따른 경우(type-B)의 두가지 실시 예가 제시된다. 실시 예에 따라 약간의 차이는 있지만 종래 절연 게이트 바이폴라 트랜지스터에 비해 같은 외부 인가 전압에 대해 더 많은 전류가 흐르고 있음을 알 수 있다.
도 17은 본 발명 및 종래의 절연 게이트 바이폴라 트랜지스터의 스위칭 특성을 나타낸 그래프이다.
도 17에서, 본 발명은 도 2a의 구조에 따른 경우(type-A) 및 도 2b에 따른 경우(type-B)의 두가지 실시 예가 제시된다. 도 17에서, 같은 외부 전압에 대해 본 발명에 따른 구조가 더 빠른 스위칭 특성을 보여 주고 있다.
본 발명과 같이 애노드(anode) 구조를 분할하여 절연 게이트 바이폴라 트랜지스터에 적용하는 경우 개선된 특성을 확보할 수 있으며 이와 같은 애노드(anode) 분할은 절연 게이트 바이폴라 트랜지스터 타입에 관계없이 적용 가능함은 당연한 사실이다. 즉, 본 발명에 따른 구조는 게이트가 평판형인 경우(lateral type) 및 게이트가 트렌치형인 경우(trench type) 모두에 적용될 수 있다.
바람직하게는, 본 발명의 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 제조방법을 컴퓨터에서 실행시키기 위한 프로그램을 컴퓨터로 읽을 수 있는 기록매체에 기록하여 제공할 수 있다.
본 발명은 소프트웨어를 통해 실행될 수 있다. 소프트웨어로 실행될 때, 본 발명의 구성 수단들은 필요한 작업을 실행하는 코드 세그먼트들이다. 프로그램 또는 코드 세그먼트들은 프로세서 판독 가능 매체에 저장되거나 전송 매체 또는 통신망에서 반송파와 결합된 컴퓨터 데이터 신호에 의하여 전송될 수 있다.
컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 테이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 장치의 예로는 ROM, RAM, CD-ROM, DVD±ROM, DVD-RAM, 자기 테이프, 플로피 디스크, 하드 디스크(hard disk), 광데이터 저장장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 장치에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 절연 물질에 의해 분할된 애노드 영역을 구비함으로써, 별도로 정공을 제거하지 않고도 트랜지스터의 스위칭 속도를 향상시키고, 온 상태의 저항을 감소시킬 수 있는 효과가 있다.
Claims (13)
- 실리콘의 전면층에 불순물을 주입하여 생성된 캐소드 영역;상기 실리콘의 전면층에서 상기 캐소드 영역에 접하여 게이트 절연물질 및 게이트 도전체로 형성된 게이트;상기 실리콘의 후면층에 복수의 트렌치가 형성되고, 상기 형성된 트렌치에 채워진 절연물질에 의해 복수의 영역으로 분할된 분할형 애노드 영역; 및상기 캐소드 영역 및 상기 분할형 애노드 영역 사이의 캐리어를 전달하는 드리프트 영역을 포함하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 분할형 애노드 영역은p 타입으로 도핑된 실리콘 영역을 복수개로 분할하고, 상기 분할된 p 타입으로 도핑된 실리콘 영역들 사이를 상기 절연물질로 채운 구조인 것을 특징으로 하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 분할형 애노드 영역은p 타입으로 도핑된 실리콘 영역이 상기 드리프트 영역의 후면층에 곡면 형태로 형성되고, 상기 절연물질로 형성된 복수개의 영역이 상기 p 타입으로 도핑된 실 리콘 영역에 접하는 형태로 형성된 것을 특징으로 하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 게이트는평판형 또는 트렌치형 중 어느 하나의 형태인 것을 특징으로 하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 절연물질은실리콘 옥사이드, 폴리 실리콘, 아말포스 실리콘, 실리콘 나이트 라이드 또는 실리콘 옥시 나이트라이드 중 어느 하나인 것을 특징으로 하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 드리프트 영역은저농도로 도핑된 n 타입의 영역이고,상기 캐소드 영역은상기 드리프트 영역에 p 타입의 베이스가 도핑되고, 상기 p 타입의 베이스에 고농도로 도핑된 n 타입의 영역이 형성된 형태인 것을 특징으로 하는 분할형 애노 드를 갖는 절연 게이트 바이폴라 트랜지스터.
- 실리콘의 전면층에 불순물을 주입하여 생성된 캐소드 영역;상기 실리콘의 전면층에서 상기 캐소드 영역에 접하여 게이트 절연물질 및 게이트 도전체로 형성된 게이트;상기 캐소드 영역 및 게이트와 이격된 상기 실리콘의 전면층에 복수의 트렌치가 형성되고, 상기 형성된 트렌치에 채워진 절연물질에 의해 복수의 영역으로 분할된 분할형 애노드 영역; 및상기 실리콘의 후면층에서 상기 캐소드 영역 및 상기 분할형 애노드 영역 사이의 캐리어를 전달하는 드리프트 영역을 포함하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터.
- 제 7 항에 있어서,상기 분할형 애노드 영역은p 타입으로 도핑된 실리콘 영역을 복수개로 분할하고, 상기 분할된 p 타입으로 도핑된 실리콘 영역들 사이를 상기 절연물질로 채운 구조인 것을 특징으로 하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터.
- 제 7 항에 있어서,상기 드리프트 영역은저농도로 도핑된 n 타입의 영역이고,상기 캐소드 영역은상기 드리프트 영역에 p 타입의 베이스가 도핑되고, 상기 p 타입의 베이스에 고농도로 도핑된 n 타입의 영역이 형성된 형태인 것을 특징으로 하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터.
- 실리콘에 불순물을 주입하여 캐리어 전달을 위한 드리프트 영역을 형성하는 단계;상기 실리콘의 전면층에 게이트 절연물질 및 게이트 도전체를 이용하여 게이트를 형성하고, 상기 게이트에 사진 식각 공정을 적용하여 게이트 패턴을 형성하는 단계;상기 실리콘의 전면층에 불순물을 주입하여 캐소드 영역을 형성하는 단계; 및상기 실리콘의 후면층에 복수의 트렌치를 형성하고, 상기 형성된 트렌치에 절연물질을 채워 복수의 영역으로 분할한 분할형 애노드 영역을 형성하는 단계를 포함하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 제조방법.
- 제 10 항에 있어서,상기 캐소드 영역을 형성하는 단계는상기 게이트 및 상기 캐소드 영역의 상부에 층간 절연물을 형성하는 단계를 포함하는 것을 특징으로 하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 제조방법.
- 제 10 항에 있어서,상기 분할형 애노드 영역을 형성하는 단계는p 타입으로 도핑된 상기 실리콘의 후면층을 에치백하는 단계;상기 실리콘의 후면층에 사진 식각 공정을 적용하여 복수의 트렌치를 형성하는 단계;상기 형성된 트렌치에 실리콘 옥사이드, 폴리 실리콘, 아말포스 실리콘, 실리콘 나이트 라이드 또는 실리콘 옥시 나이트라이드 중 어느 하나의 절연물을 채우는 단계; 및상기 채워진 절연물을 에치백하는 단계를 포함하는 것을 특징으로 하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 제조방법.
- 제 10 항에 있어서,상기 드리프트 영역을 형성하는 단계는p 타입으로 고동도로 도핑된 실리콘의 전면층에 에피 실리콘을 형성하는 단계를 포함하는 것을 특징으로 하는 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060108944A KR100776827B1 (ko) | 2006-11-06 | 2006-11-06 | 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터 및그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060108944A KR100776827B1 (ko) | 2006-11-06 | 2006-11-06 | 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터 및그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100776827B1 true KR100776827B1 (ko) | 2007-11-19 |
Family
ID=39079873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060108944A KR100776827B1 (ko) | 2006-11-06 | 2006-11-06 | 분할형 애노드를 갖는 절연 게이트 바이폴라 트랜지스터 및그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100776827B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555556A (ja) * | 1991-08-23 | 1993-03-05 | Matsushita Electric Works Ltd | 静電誘導サイリスタの製造方法 |
| JPH08204169A (ja) * | 1995-01-20 | 1996-08-09 | Hitachi Ltd | Ｇｔｏサイリスタ及びその製造方法 |
| JPH08274303A (ja) * | 1995-04-04 | 1996-10-18 | Fuji Electric Co Ltd | 絶縁ゲート型サイリスタ |
| JPH1197376A (ja) | 1997-09-22 | 1999-04-09 | Hitachi Ltd | 高耐圧半導体装置及びその製造方法 |
-
2006
- 2006-11-06 KR KR1020060108944A patent/KR100776827B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555556A (ja) * | 1991-08-23 | 1993-03-05 | Matsushita Electric Works Ltd | 静電誘導サイリスタの製造方法 |
| JPH08204169A (ja) * | 1995-01-20 | 1996-08-09 | Hitachi Ltd | Ｇｔｏサイリスタ及びその製造方法 |
| JPH08274303A (ja) * | 1995-04-04 | 1996-10-18 | Fuji Electric Co Ltd | 絶縁ゲート型サイリスタ |
| JPH1197376A (ja) | 1997-09-22 | 1999-04-09 | Hitachi Ltd | 高耐圧半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6418340B2 (ja) | 逆導通型絶縁ゲートバイポーラトランジスタの製造方法および逆導通型絶縁ゲートバイポーラトランジスタ | |
| US9748229B2 (en) | Semiconductor device | |
| JP4702822B2 (ja) | 終端構造及びトレンチ金属酸化膜半導体素子 | |
| JP5309058B2 (ja) | トレンチ金属酸化膜半導体素子及び終端構造の製造方法 | |
| JP4625179B2 (ja) | 併合したスプリットウエル領域を有するパワー半導体装置の製造方法および当該方法にて製造した装置 | |
| TWI462295B (zh) | 溝渠型功率電晶體元件及其製作方法 | |
| US11728421B2 (en) | Split trench gate super junction power device | |
| AU2001290068A1 (en) | Semiconductor Device and Method of Forming a Semiconductor Device | |
| EP1319252A2 (en) | Semiconductor device and method of forming a semiconductor device | |
| US8471331B2 (en) | Method of making an insulated gate semiconductor device with source-substrate connection and structure | |
| JP2004515907A (ja) | パワーｍｏｓｆｅｔ及び自己整合本体注入工程を用いたパワーｍｏｓｆｅｔの製造方法。 | |
| JP2001284584A (ja) | 半導体装置及びその製造方法 | |
| US6650001B2 (en) | Lateral semiconductor device and vertical semiconductor device | |
| US20200127128A1 (en) | A semiconductor device | |
| JP2023099104A (ja) | 半導体装置 | |
| US8067797B2 (en) | Variable threshold trench IGBT with offset emitter contacts | |
| JP2011187693A (ja) | 半導体装置 | |
| US20220238698A1 (en) | Mos-gated trench device using low mask count and simplified processing | |
| JP2014112625A (ja) | 電力半導体素子およびその製造方法 | |
| KR100902848B1 (ko) | 고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법 | |
| JP7327672B2 (ja) | 半導体装置 | |
| EP1685599B1 (en) | Igbt cathode design with improved safe operating area capability | |
| CN111725306B (zh) | 一种沟槽型功率半导体器件及其制造方法 | |
| KR101550798B1 (ko) | 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법 | |
| KR20150061201A (ko) | 전력 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121004 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130904 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20141028 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |