KR100771851B1 - 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버및 그의 제조방법 - Google Patents

전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버및 그의 제조방법 Download PDF

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버 및 그 제조방법에 관한 것으로 더욱 상세하게는 포토리소그라피 공정으로 제작된 유효 채널 길이가 나노 스캐일인 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버 제조방법에 관한 것이다.
따라서, 본 발명은 유효채널의 길이를 정밀하게 제어할 수 있어, 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버를 제조하기 위한 시뮬레이션을 용이하게 할 수 있으며, 저가의 포토리소그라피 장비를 적용하여 수십 내지 수백 나노미터 이하의 유효채널을 가지는 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버를 제조할 수 있어 제조 공정의 정확성 및 수율을 향상시키고 공정비용을 대폭 절감할 수 있는 효과가 있다.
전계 효과 트랜지스터, 원자간력 현미경 캔틸레버, 포토리소그라피

Description

전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 및 그의 제조방법{AFM cantilever having FET and method for manufacturing the same}
도 1은 본 발명에 따라 형성된 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버의 사시도,
도 2는 도 1의 탐침 및 탐침부를 확대한 단면도,
도 3a 내지 도 3m은 본 발명의 일실시예에 따른 전계 효과 트랜지스터가 내장된 원자간력 캔틸레버의 제조공정도.
<<발명의 주요부분에 대한 부호의 설명>>
200, 520: 전계 효과 트랜지스터가 내장된 원자간력 현미경용 탐침
210: 탐침부 220: 탐침
230: 캔틸레버부 240: 핸들링부
300: 제1 반도체 기판 310: 층간 절연막
320: 제2 반도체 기판 340: 제1 실리콘 산화막
350: 제1 실리콘 질화막 360: 제2 실리콘 산화막
400: 소스 410: 드레인
430: 제3 실리콘 산화막 500: 전극
본 발명은 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버 및 그 제조방법에 관한 것으로 더욱 상세하게는 포토리소그라피 공정으로 제작된 유효 채널 길이가 나노 스캐일인 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버 제조방법에 관한 것이다.
원자간력 현미경(AFM : Atomic Force Microscopy) 캔틸레버(cantilever)의 탐침부는 탐침이 뾰족한 형태이다. 이러한 탐침부는 일반적으로 반도체 기판을 습식 식각 또는 건식 식각하여 뾰족한 형태로 형성하며, 습식 식각을 통하여 형성된 탐침부는 피라미드 모양이며, 건식 식각을 통하여 형성된 탐침부는 콘(cone)모양을 이루고 있다.
이러한 원자간력 현미경 캔틸레버 탐침에 일반적인 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)형태의 디바이스(device) 구조를 올리는 것은 그 제작공정이 매우 어려운 문제점이 있다.
따라서, 이러한 문제를 해결하기 위하여 마이크로머시닝(micro-machining) 기술을 이용하여 전계 효과 트랜지스터 구조를 형성시킨 캔틸레버 탐침이 한국공개특허공보 제2001-045981에 제안되었다.
마이크로머시닝 기술을 이용하여 전계 효과 트랜지스터 구조를 형성시킨 캔틸레버 탐침의 기본적인 동작 원리는 소스(source)와 드레인(drain)이 형성된 캔틸레버를 절연체가 형성된 시료에 수직으로 부착시킨 후 소스에 전압을 가하면 시료 표면의 전하 분포에 따라 드레인에 흐르는 전류의 양이 변한다는 것을 적용한다.
이러한 원리를 적용하여 한국등록특허공보 0466157, 한국등록특허공보 0466158, 한국등록특허공보 0515734, 한국등록특허공보 0555045, 한국등록특허공보 0558376에서는 뾰족한 탐침부에 디바이스 채널이 형성되어 작동되었으며, 한국등록특허공보 0515735의 경우는 채널이 형성된 영역의 탐침부에 고종횡비(high aspect-ratio)의 탐침을 구성하기도 하였다.
그러나, 한국등록특허공보 0466157, 한국등록특허공보 0466158, 한국등록특허공보 0515734, 한국등록특허공보 0555045, 한국등록특허공보 0558376와 같은 종래의 기술에서는 일반적인 원자간력 현미경용 캔틸레버 제조공정 시 뾰족한 탐침에 소스와 드레인이라는 채널을 형성하는 디바이스 공정을 통하여 전계효과 트랜지스터 구조를 형성함으로써, 채널의 폭을 줄이는데에 따른 공정에 대한 오차가 다소 존재하는 단점이 있으며, 유효 채널을 조절하는데 이론적인 시뮬레이션을 수행할 수 없는 문제점이 있다.
채널이 형성된 부분의 탐침부에 고종횡비의 탐침을 구성하는 한국등록특허공보 0515735 또한, 뾰족한 탐침부를 형성한 후 채널 형성공정을 수행함으로써 채널의 유효길이를 예측하기 어려운 문제점이 존재한다.
즉, 종래의 전계 효과 트랜지스터 원자간력 현미경 캔틸레버 탐침을 제조하 는 기술은 뾰족한 형태의 탐침부가 형성된 이후에 채널 형성공정을 수행하기 때문에 결과적으로 채널의 유효길이를 예측할 수 없으며, 이에 따른 오차를 줄이기 위하여 고가의 전자빔 리소그라피 장비를 적용해야하는 문제점이 존재하여 공정 수율과 신뢰성의 저하 및 공정비용의 상승등 많은 문제점을 유발하는 원인으로 작용하고 있다.
본 발명의 목적은 저가의 포토리소그라피 장비를 적용하여 유효채널의 길이가 정밀하게 제어된 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버 제조 방법을 제공함에 있다.
본 발명의 다른 목적은 포토리소그라피 장비를 이용하여 수백 나노 이하의 유효채널을 가지는 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버를 제조하기 위한 시뮬레이션을 용이하게 할 수 있는 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 채널이 형성된 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버의 탐침부를 다양한 형태로 용이하게 형성할 수 있는 제조방법을 제공함에 있다.
본 발명에 따른 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법은, 제1 반도체 기판의 상부에 층간 절연막과 제2 반도체 기판이 순차적으로 형성되어 있는 기판의 상부에 다층 절연막을 형성하는 제1단계, 다층 절연막을 순차적으로 식각한 후, 제2 반도체 기판과 다른 타입의 이온을 주입하여 소스/드레인 및 채널을 형성하는 제2단계, 제2 반도체 기판을 식각하여 탐침 및 탐침부를 형성하는 제3단계, 탐침 및 탐침부를 제외한 영역에 절연막을 형성한 후, 소스/드레인 및 채널 영역의 상부에 금속 전극을 형성하는 제4단계, 잔여의 다층 절연막, 제2 반도체 기판, 절연막 및 제1 반도체 기판을 순차적으로 식각하여 캔틸레버부를 형성하는 제5단계 및 제1 반도체 기판을 후면 식각하여 핸들링부를 형성하는 제6단계를 포함한다.
본 발명에 있어서, 제1단계의 다층의 절연막은 실리콘 산화막과 실리콘 질화막을 교대로 증착하여 형성하는 것이 바람직하다.
본 발명에 있어서, 제2단계와 상기 제3단계 사이에 급속 열처리(RTA) 공정을 더 포함한다.
본 발명에 있어서, 제3단계는 상기 제2 반도체 기판의 상부에 절연막을 형성하는 공정, 포토리소그라피 공정을 수행하여 탐침 및 탐침부 형성을 위한 감광막 패턴을 형성하는 공정, 감광막 패턴을 이용하여 절연막 및 제2 반도체 기판을 식각하여 탐침 및 탐침부를 형성하는 공정, 탐침의 저면에 존재하는 층간 절연막을 식각하여 탐침을 릴리즈시키는 공정 및 탐침 및 탐침부 형성을 위한 감광막 패턴을 제거하는 공정을 포함한다.
본 발명에 있어서, 제4단계는 포토리소그라피 공정을 수행하여 금속 전극이 형성될 영역을 제외한 영역에 감광막 패턴을 형성하는 공정, 금속 전극 물질을 증착하는 공정 및 감광막 패턴을 제거하여 소스/드레인 및 채널영역의 상부에 금속 전극을 형성하는 공정을 포함한다.
본 발명에 있어서, 제5단계는 캔틸레버의 폭에 해당하는 두께로 제2 반도체 기판, 층간 절연막 및 제1 반도체 기판을 식각하는 것이 바람직하다.
본 발명에 있어서, 제6단계는 제1 반도체 기판의 전후면에 감광막을 도포하여 감광막 패시베이션층을 형성하는 공정, 제1 반도체 기판의 후면에 형성된 감광막 패시베이션층을 패터닝하여 핸들링부 패턴을 형성하는 공정, 핸들링부 패턴을 이용하여 제1 반도체 기판을 식각하는 공정 및 제1 반도체 기판의 전후면에 존재하는 감광막 패시베이션을 제거하는 공정을 포함한다.
본 발명에 있어서, 다층의 절연막 식각은 선택적 습식 식각을 이용하고, 금속 전극 물질은 금(Au) 또는 백금(Pt)이며, 금속 전극 물질은 부착력을 향상시키기 위하여 티탄(Ti)의 증착한 후 수행하는 것이 바람직하다.
따라서, 본 발명에 따른 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버는 반도체 기판으로 형성된 핸들링부, 핸들링부의 저면에 막대형상으로 연장 형성된 캔틸레버부, 캔틸레버부의 일측면에 연장 형성되고, 첨두 형상으로 이루어진 탐침부 및 탐침부의 첨두에 형성되어 분석 대상물의 표면과 접하는 탐침을 포함하며, 탐침의 하부 영역에는 채널 및 채널과 접하여 기판과 다른 타입의 불순물로 형성된 소스 및 드레인을 포함한다.
본 발명에 있어서, 반도체 기판은 SOI 기판 또는 SIMOX 기판이다.
앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예를 더욱 상세히 설명하면 다음과 같다.
본 발명에 따른 제조방법에 의하여 형성된 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버(200)의 사시도는 도 1에 도시된 바와 같이 반도체 기판으로 형성된 핸들링부(240), 핸들링부의 저면에 막대형상으로 연장 형성된 캔틸레버부(230), 캔틸레버부의 일측면에 연장 형성되어 수직으로 돌출된 첨두형 형상으로 이루어진 탐침부(220), 탐침부의 첨두에 형성되어 분석 대상물의 표면과 접하는 탐침(210) 즉, 탐침(210), 탐침부(220), 캔틸레버부(230) 및 핸들링부(240) 각각의 측면에 서로 연장 형성되어, 종래와 달리 탐침부 및 탐침이 캔틸레버부의 중앙이 아닌 일측 끝단에 형성되어 있으며, 탐침(210) 및 탐침부(220)를 포함하는 영역(100)을 확대하여 살펴보면 도 2에 도시된 바와 같이 탐침(210)을 중심으로 양측면에 소스/드레인(250)이 형성되어 있고, 소스/드레인의 중앙에 채널 영역(260)이 존재하는 형태이다.
이때, 소스/드레인(250)은 채널 영역(260)과 다른 타입의 불순물이 주입된 형태로서, 채널 영역(260)이 P형일 경우, 소스/드레인(250)은 N형으로 형성하며, 채널 영역(260)이 N형일 경우, 소스/드레인(250)은 P형으로 형성함이 바람직하다.
또한, 소스/드레인(250) 및 채널 영역(260)은 전기적 접속을 위한 각각의 금속 전극(270)이 형성되어 있다.
이와 같이 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버의 제조공정을 첨부된 도 3a 내지 도 3m을 참조하여 설명하면 다음과 같다.
본 발명에 따른 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버의 제조공정은 도 3a와 같이 향후, 형성될 탐침부의 모양이나 두께등을 고려하여 제1 반도체 기판(300)의 상부에 층간 절연막(310)과 제2 반도체 기판(320)을 형성한다.
본 발명의 일실시예에 있어서는, 제1 반도체 기판(300), 층간 절연막(310) 및 제2 반도체 기판(320) 형성공정을 대신하여, 제1 반도체 기판(300)은 단결정의 벌크형 실리콘으로, 층간 절연막(310)은 실리콘 산화막으로, 제2 반도체 기판(320)은 다결정 실리콘 또는 비정질 실리콘으로 형성된 SOI(Silicon-On Insulator) 기판을 적용하며, SIMOX(Seperation by Implanted Oxygen) 기판을 적용할 수도 있다.
이때, 다결정 실리콘 또는 비정질 실리콘으로 이루어진 제2 반도체 기판(320) N형 또는 P형 불순물 도핑을 수행하여, P형(P-N-P 트랜지스터) 구조 또는 N형(N-P-N 트랜지스터)구조를 형성할 수 있도록 한다.
이후, 제2 반도체 기판의 상부에 다층의 절연막을 형성한다. 다층의 절연막은 실리콘 산화막과 실리콘 질화막을 교대로 증착하여 형성할 수 있다.
본 발명의 일실시예에 있어서는, 도 3a에 도시된 바와 같이 제2 반도체 기판(320)의 상부에 제1 실리콘 산화막(340), 제1 실리콘 질화막(350) 및 제2 실리콘 산화막으로 구성된 다층의 절연막을 형성한다(도 3a).
이때, 제1 실리콘 산화막(340)은 층간 절연막(310)의 두께에 비하여 약 2.5배 이상으로 두껍게 형성하여 이후 수행되는 식각공정 등으로부터 반도체 기판을 보호할 수 있도록 하는 것이 중요하다.
그리고, 제1 실리콘 산화막(340)은 화학적 기상 증착법(Chemical Vapor Deposition, 이하 'CVD'라 한다) 또는 열산화법을 이용하여 형성하며, 제1 실리콘 질화막(350)은 CVD, 저압식 화학 기상 증착(Low Pressure Chemical Vapor Deposition, 이하 'LPCVD'라 한다), 플라즈마 화학 기상 증착(Plasma-enhanced Chemical Vapor Deposition, 이하 'PECVD'라 한다)법을 이용하여 형성하며, 제2 실리콘 산화막(350)은 CVD공정을 통하여 형성한다.
한편, 열산화법을 통하여 제1 실리콘 산화막(340)을 형성할 경우 반도체 기판의 상부뿐만 아니라 하부에도 제1 실리콘 산화막(340)을 형성할 수 있으며, LPCVD를 이용하여 제1 실리콘 질화막(350)을 형성할 경우에도 상기와 같이 반도체 기판의 하부에도 제1 실리콘 질화막을 형성할 수 있다.
다층의 절연막 형성공정이 완료되면, 소스(400)와 드레인(410)의 형성을 위한 이온주입 공정 시 사용되는 이온주입 마스크 형성공정을 수행한다.
이를 위하여 다층의 절연막의 상부에 감광막을 도포한 후, 이온주입 마스크 형성을 위한 감광막 패턴(370) 형성공정을 수행한다(도 3b). 감광막 패턴은 소스와 드레인 형성영역을 노출시킬 수 있도록 형성함이 바람직하다.
이후, 감광막 패턴을(370)이용하여 하부에 존재하는 다층의 절연막을 순차적으로 식각한다.
도 3c와 같이 다층의 절연막 중 최상부층에 해당하는 제2 실리콘 산화막(360)을 식각한 후, 제1 실리콘 질화막(350)을 식각한다.
이때, 제2 실리콘 산화막(360)의 식각은 초순수와 불산을 혼합한 용액을 사용하거나, NH4F와 불산을 혼합한 BHF(buffered HF), BOE(buffered oxide etchant)용액을 사용한 습식 식각을 적용할 수 있으며, F를 함유한 CF4가스, CHF3가스 등을 사용한 건식 식각을 적용할 수도 있다. 그리고, 제1 실리콘 질화막(350)은 선택적 습식 식각을 수행한다.
이로 인하여 식각된 제1 실리콘 질화막(350)은 도 3c와 같이 식각된 제2 실리콘 산화막(360)의 저면 일부까지 식각이 이루어져 식각된 제1 실리콘 질화막(350) 패턴이 제2 실리콘 산화막(360) 패턴에 비하여 더욱 작은 형태로 존재하게 된다(도 3c).
이후, 식각된 제1 실리콘 질화막(350)을 이용하여 제1 실리콘 산화막(340)을 습식 식각 또는 선택적 습식 식각을 수행하여 식각된 제1 실리콘 질화막(350)보다 더욱 작은 크기의 제1 실리콘 산화막(340) 패턴을 형성한다. 이때, 잔여하는 제2 실리콘 산화막은 제거된다(도 3d).
상기와 같은 다층의 절연막 식각 공정은 패턴의 축소를 유도하는 것으로 포토리소그라피 공정 및 식각 공정만을 사용하여 소스와 드레인 사이에 존재하는 유효 채널의 폭을 수십 내지 수백 나노미터로 형성할 수 있게 된다.
이후, 제1 실리콘 질화막(350)은 인산 용액(H3PO4)을 이용한 습식 식각으로 제거하여 도 3e와 같이 형성한다.
이후, 소스(400)와 드레인(410)을 형성하기 위하여 고농도의 불순물 이온을 주입하는 공정을 수행한다.
고농도의 불순물 이온은 제2 반도체 기판(320)의 타입과 다른 타입의 불순물을 주입하며, 예를 들어 제2 반도체 기판(320)이 N형일 경우, 고농도의 P형 불순물 이온을 주입하고, 제2 반도체 기판(320)이 P형일 경우, 고농도의 N형 불순물 이온을 주입한다.
본 발명의 일실시예에서는 제2 반도체 기판(320)을 P형으로 적용하여 고농도의 N형 불순물 이온을 주입한다(도 3f).
이후, 급속 열처리 장치(RTA)등을 이용하여 어닐링 공정을 수행한다.
고농도의 불순물 이온 주입공정이 완료된 기판의 상부에 화학 기상 증착 장 비를 이용하여 제3 실리콘 산화막(430)을 형성하고(도 3g), 포토리소그라피 공정을 수행하여 탐침부 및 탐침을 형성하기 위한 감광막 패턴(440)을 형성한다(도 3h).
본 발명의 일실시예에 있어서, 감광막은 음성 감광막을 이용하여 탐침부 및 탐침이 형성될 영역을 제외한 영역(450)이 노출될 수 있도록 패턴을 형성하고, 이와 더불어 탐침부가 형성될 영역과 접하는 여분의 영역(460)을 보호할 수 있는 감광막 패턴을 형성하여 이후 수행되는 캔틸레버부의 형성공정을 더욱 용이하게 하도록 한다.
이때, 탐침부 및 탐침을 형성하기 위한 감광막 패턴(440)은 다양한 형태로 적용할 수 있다. 따라서, 탐침부의 중앙으로부터 수직으로 수십 내지 수백 나노미터 폭의 고종횡비 구조물로 이루어진 탐침, 탐침부의 중앙으로부터 12°내지 20°의 각도로 휘어진 고종횡비 구조물로 이루어진 탐침, 양 측면에 돌출된 구조물로 이루어진 탐침 등 탐침의 형상을 자유자재로 조절할 수 있어, 다양한 적용분야에 맞는 탐침을 공정상의 제약 없이 용이하게 제조할 수 있다.
도 3i는 도 3h의 A-A'단면을 나타낸 것으로, 탐침부 및 탐침을 형성하기 위한 감광막 패턴(440)을 이용하여 제3 실리콘 산화막(430)을 건식 식각하고, 제2 반도체 기판을 식각하여 도 3i와 같이 형성한다.
이때, 제2 반도체 기판은 건식 식각을 이용한 이방성 식각을 수행하고, 층간 절연막(310)의 일부를 제거하기 위한 습식 식각을 수행한다(도 3i).
층간 절연막(310)의 일부를 제거하기 위한 습식 식각은 탐침을 제1 반도체 기판으로부터 릴리즈시키기 위한 것으로 탐침과 인접한 탐침부의 끝부분의 영역에 존재하는 층간 절연막만이 완전하게 제거되도록 하며 제외한 나머지 영역에 존재하는 층간 절연막(310)은 남을 수 있도록 한다.
이는 습식 식각 시간의 조절 등을 통하여 용이하게 조절할 수 있다.
그리고, 감광막 패턴(440)은 황산과 과산화수소를 포함하는 혼합용액 또는 산소 플라즈마를 이용하여 제거한다.
이후, 포토리소그라피 공정을 재수행하여 도 3j와 같이 PN 접합(junction)이 형성되는 영역(470)을 제외한 영역에 감광막 패턴(490)을 형성한다(도 3j).
PN 접합이 형성되는 영역(470)의 상부에 존재하는 제1 실리콘 산화막(340)과 제3 실리콘 산화막(430)은 습식 식각공정을 통하여 제거된다.
사용된 감광막 패턴(490)은 습식 또는 건식공정을 통하여 제거한 후, 소스(400), 드레인(410), 채널영역에 각각 전극(500)을 형성한다(3k).
전극의 형성은 리프트 오프(lift-off)공정을 수행한다. 리프트 오프 공정을 통한 전극의 형성은 포토리소그라피 공정을 통하여 전극이 형성될 영역을 제외한 영역에 감광막 패턴을 형성 후, 전극 물질인 금속물질을 증착하고 감광막 패턴을 제거하는 과정을 통하여 이루어진다.
이때, 전극 물질인 금속은 금(Au), 백금(Pt) 등으로 증착하여 형성하며, 금속의 부착력을 향상시키기 위하여 티탄(Ti)을 증착한 후 금(Au), 백금(Pt) 증착할 수도 있다.
상기의 공정을 통하여 탐침 및 전계 효과 트랜지스터를 포함하는 탐침부를 형성할 수 있는 것이다.
이후, 탐침부가 형성된 영역과 접하는 여분의 영역 상에 캔틸레버부를 형성하기 위한 포토리소그라피 공정을 수행하여 도 3l과 같은 형태의 감광막 패턴(510)을 형성하고, 제2 반도체 기판의 상부에 존재하는 제1 실리콘 산화막 및 제3 실리콘 산화막을 건식 식각공정을 통하여 제거한다.
이때, 캔틸레버부의 형성을 위한 감광막 패턴의 형성 시 캔틸레버의 두께(H)를 용이하게 결정할 수 있다.
이후, 제2 반도체 기판과 그의 저면에 존재하는 층간 절연막 및 제1 반도체 기판을 건식 식각하여 캔틸레버부를 형성하며, 식각된 깊이(D)는 캔틸레버부의 폭으로 결정되므로 캔틸레버부의 폭 만큼 식각 두께를 설정하는 것이 바람직하다.
캔틸레버부 형성 공정이 완료된 후 잔류된 감광막 패턴(510)은 건식 또는 습식으로 제거하고, 기판의 전면과 후면에 감광막 패시베이션층을 형성한다.
전면에 형성된 감광막 패시베이션층은 핸들링부의 형성공정 시 수행되는 식각 공정으로부터 미연에 형성된 탐침, 탐침부 및 캔틸레버부를 보호하기 위한 것으로 두껍게 형성하는 것이 바람직하다.
후면에 형성된 감광막 패시베이션층은 포토리소그라피 공정을 수행하여 핸들링부를 형성하기 위한 감광막 패턴을 형성한다.
이후, 형성된 감광막 패턴을 이용하여 반도체 기판 즉, 제1 반도체 기판을 딥 실리콘 식각 용액을 사용하여 식각하며, 전면에 존재하는 감광막 패시베이션층이 노출될 때까지 식각한다.
제1 반도체 기판의 후면 식각이 완료되면, 반도체 기판상에 존재하는 감광막 을 모두 제거한다.
이러한 일련의 공정을 통하여 최종적으로 릴리즈된 원자간력 현미경용 캔틸레버 탐침(520)을 얻을 수 있는 것이다(3m).
따라서, 본 발명은 유효채널의 길이를 정밀하게 제어할 수 있어, 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버를 제조하기 위한 시뮬레이션을 용이하게 할 수 있으며, 저가의 포토리소그라피 장비를 적용하여 수십 내지 수백 나노미터 이하의 유효채널을 가지는 전계효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버를 제조할 수 있어 제조 공정의 정확성 및 수율을 향상시키고 공정비용을 대폭 절감할 수 있는 것이다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명은 유효채널의 길이를 정밀하게 제어할 수 있어, 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버를 제조하기 위한 시뮬레이션을 용이하게 할 수 있는 효과가 있다.
또한, 본 발명은 저가의 포토리소그라피 장비를 적용하여 수십 내지 수백 나노미터 이하의 유효채널을 가지는 전계 효과 트랜지스터를 포함하는 원자간력 현미 경 캔틸레버를 제조할 수 있어 제조 공정의 정확성 및 수율을 향상시키고 공정비용을 대폭 절감할 수 있는 효과가 있다.
본 발명은 채널이 형성된 전계 효과 트랜지스터를 포함하는 원자간력 현미경 캔틸레버의 탐침 및 탐침부를 다양한 형태로 용이하게 형성할 수 있어 그 응용분야가 넓은 이점이 있다.

Claims (12)

  1. 제1 반도체 기판의 상부에 층간 절연막과 제2 반도체 기판이 순차적으로 형성되어 있는 기판의 상부에 다층 절연막을 형성하는 제1단계;
    상기 다층 절연막을 순차적으로 식각한 후, 상기 제2 반도체 기판과 다른 타입의 이온을 주입하여 소스/드레인 및 채널을 형성하는 제2단계;
    상기 제2 반도체 기판을 식각하여 탐침 및 탐침부를 형성하는 제3단계;
    상기 탐침 및 탐침부를 제외한 영역에 절연막을 형성한 후, 소스/드레인 및 채널 영역의 상부에 금속 전극을 형성하는 제4단계;
    잔여의 상기 다층 절연막, 상기 제2 반도체 기판, 상기 절연막 및 상기 제1 반도체 기판을 순차적으로 식각하여 캔틸레버부를 형성하는 제5단계; 및
    상기 제1 반도체 기판을 후면 식각하여 핸들링부를 형성하는 제6단계
    를 포함하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  2. 제 1 항에 있어서,
    상기 제1단계의 상기 다층의 절연막은 실리콘 산화막과 실리콘 질화막을 교대로 증착하여 형성하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  3. 제 1 항에 있어서,
    상기 제2단계와 상기 제3단계 사이에 급속 열처리(RTA) 공정을 더 포함하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  4. 제 1 항에 있어서,
    상기 제3단계는,
    상기 제2 반도체 기판의 상부에 절연막을 형성하는 공정;
    포토리소그라피 공정을 수행하여 탐침 및 탐침부 형성을 위한 감광막 패턴을 형성하는 공정;
    상기 감광막 패턴을 이용하여 상기 절연막 및 상기 제2 반도체 기판을 식각하여 탐침 및 탐침부를 형성하는 공정;
    상기 탐침의 저면에 존재하는 상기 층간 절연막을 식각하여 상기 탐침을 릴리즈시키는 공정; 및
    상기 탐침 및 탐침부 형성을 위한 감광막 패턴을 제거하는 공정
    을 포함하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  5. 제 1 항에 있어서,
    상기 제4단계는,
    포토리소그라피 공정을 수행하여 상기 금속 전극이 형성될 영역을 제외한 영역에 감광막 패턴을 형성하는 공정;
    상기 금속 전극 물질을 증착하는 공정; 및
    상기 감광막 패턴을 제거하여 상기 소스/드레인 및 채널영역의 상부에 금속 전극을 형성하는 공정
    을 포함하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  6. 제 1 항에 있어서,
    상기 제5단계는,
    캔틸레버의 폭에 해당하는 두께로 상기 제2 반도체 기판, 상기 층간 절연막 및 상기 제1 반도체 기판을 식각하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  7. 제 1 항에 있어서,
    상기 제6단계는,
    상기 제1 반도체 기판의 전후면에 감광막을 도포하여 감광막 패시베이션층을 형성하는 공정;
    상기 제1 반도체 기판의 후면에 형성된 상기 감광막 패시베이션층을 패터닝하여 핸들링부 패턴을 형성하는 공정;
    상기 핸들링부 패턴을 이용하여 상기 제1 반도체 기판을 식각하는 공정; 및
    상기 제1 반도체 기판의 전후면에 존재하는 상기 감광막 패시베이션을 제거하는 공정
    을 포함하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  8. 제 2 항에 있어서,
    상기 다층의 절연막 식각은 선택적 습식 식각을 이용하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  9. 제 6 항에 있어서,
    상기 금속 전극 물질은 금(Au) 또는 백금(Pt)인 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  10. 제 8 항에 있어서,
    상기 금속 전극 물질은 부착력을 향상시키기 위하여 티탄(Ti)의 증착한 후 수행하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버 제조방법.
  11. 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버에 있어서,
    반도체 기판으로 형성된 핸들링부;
    상기 핸들링부의 저면에 막대형상으로 연장 형성된 캔틸레버부;
    상기 캔틸레버부의 일측면에 연장 형성되고, 첨두 형상으로 이루어진 탐침부; 및
    상기 탐침부의 첨두에 형성되어 분석 대상물의 표면과 접하는 탐침
    을 포함하며,
    상기 탐침의 하부 영역에는 채널 및 상기 채널과 접하여 상기 기판과 다른 타입의 불순물로 형성된 소스 및 드레인을 포함하는 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버.
  12. 제 11 항에 있어서,
    상기 반도체 기판은 SOI 기판 또는 SIMOX 기판인 전계 효과 트랜지스터가 내장된 원자간력 현미경 캔틸레버.
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