KR100769876B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR100769876B1
KR100769876B1 KR1020060034840A KR20060034840A KR100769876B1 KR 100769876 B1 KR100769876 B1 KR 100769876B1 KR 1020060034840 A KR1020060034840 A KR 1020060034840A KR 20060034840 A KR20060034840 A KR 20060034840A KR 100769876 B1 KR100769876 B1 KR 100769876B1
Authority
KR
South Korea
Prior art keywords
gas
metal film
film
etching
semiconductor device
Prior art date
Application number
KR1020060034840A
Other languages
English (en)
Other versions
KR20060113409A (ko
Inventor
타카노부 니시다
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20060113409A publication Critical patent/KR20060113409A/ko
Application granted granted Critical
Publication of KR100769876B1 publication Critical patent/KR100769876B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

금속막의 사이드에칭을 억제하여, 양호한 형상의 배선을 형성할 수 있는 반도체장치의 제조방법을 제공하는 것을 과제로 한다.
본 발명의 반도체장치의 제조방법은, 반도체기판 상에 금속막을 형성하고, 금속막 상에 하드 마스크를 형성하고, 얻어진 기판을 처리챔버내에 설치하고, 상기 처리챔버내를 소정압력으로 감압하고, 상기 처리챔버내에 에칭가스를 공급하고, 상기 처리챔버내에 상기 에칭가스의 플라즈마를 생성하고, 생성된 플라즈마로 금속막을 패터닝하는 공정을 구비하고, 상기 에칭가스가 불포화 탄화수소가스를 함유하는 것을 특징으로 한다.

Description

반도체장치의 제조방법{SEMICONDUCTOR DEVICE FABRICATION METHOD}
도 1의 (a)∼(d)는 본 발명의 일실시형태의 반도체장치의 제조공정을 나타내는 단면도이다.
도 2는 본 발명의 일실시형태의 실시에 사용가능한 플라즈마 에칭장치의 일례를 나타내는 도이다.
도 3은 본 발명의 실시예와 비교예의 사이드 에칭량을 비교하기 위한 도이다.
(부호의 설명)
1:반도체기판
3:층간절연막
5:배리어막
7:금속막
9:반사방지막
11:하드 마스크
11a:하드 마스크용 막
13:레지스트 마스크
15:보호막
21:플라즈마 에칭장치
23:처리챔버
25:피처리기판
27:하부 전극
29:상부 전극
31:가스도입로
33:가스분출구
35,37:고주파전원
39:배기구
41:스로틀밸브
43:진공펌프
본 발명은 반도체장치의 제조방법에 관한 것이다. 본 발명은 특히 반도체장치의 금속배선의 형성에 바람직하게 적용할 수 있다.
종래, 반도체장치의 금속배선은 기판 상에 형성된 Al막을 플라즈마 에칭에 의해 패터닝함으로써 형성하고 있었다. 이 패터닝은 통상, 금속막 상에 형성된 레지스트 마스크를 이용해서 행하고 있었다.
최근, 반도체장치의 미세화가 진행되고, 그것에 따라 패터닝에서의 가공정밀 도를 확보하기 위해서, 레지스트 마스크의 박막화가 요구되어져 왔다. 그러나, 통상 사용되는 레지스트 마스크는 Al막의 플라즈마 에칭에 통상 이용되는 Cl2나 BCl3라는 에칭가스에 대한 선택비가 작기 때문에, 레지스트 마스크의 박막화는 곤란했다.
그래서, 레지스트 마스크 대신에, SiO2막이나 SiN막으로 형성된 하드 마스크가 채용되었다.
그러나, 하드 마스크의 채용에 의해 Al막의 사이드 에칭량이 커진다는 새로운 문제가 부상되었다. 레지스트 마스크를 사용하고 있었을 때에는 플라즈마 에칭시에 레지스트 마스크로부터 탄소원자와 수소원자가 방출되고, 이들이 에칭중의 Al막의 측벽에 부착되어 폴리머로 됨으로써 보호층이 형성되고 있었지만, 하드 마스크의 채용에 의해 탄소원자와 수소원자의 공급원이 없어져, Al막의 측벽에 보호층이 형성되지 않게 된 것이 그 이유라고 생각되어지고 있다.
이 문제에 대처하기 위해서, 특허문헌1에서는 CHF3 등의 CF계 가스를 에칭가스에 함유시키고, 이 CF계 가스를 탄소원자와 수소원자의 공급원으로 함으로써, Al막의 측벽에 보호막이 형성되도록 해서, 사이드 에칭을 억제하는 기술이 개시되어 있다.
(특허문헌1) 일본 특허공개 2000-124201호 공보
그러나, 본 발명의 발명자에 의한 실험에서는, 특허문헌1에 기재된 에칭가스 를 이용하면, 특허문헌1의 기재에 기초해서 실험조건의 최적화를 행해도, Al막의 사이드 에칭을 충분히 억제할 수 없었다.
본 발명은 이러한 사정을 감안하여 이루어진 것이며, 금속막의 사이드 에칭을 억제하여, 양호한 형상의 배선을 형성할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 반도체장치의 제조방법은, 반도체기판 상에 금속막을 형성하고, 금속막 상에 하드 마스크를 형성하고, 얻어진 기판을 처리챔버내에 설치하고, 상기 처리챔버내를 소정 압력으로 감압하고, 상기 처리챔버내에 에칭가스를 공급하고, 상기 처리챔버내에 상기 에칭가스의 플라즈마를 생성하고, 생성된 플라즈마로 금속막을 패터닝하는 공정을 구비하고, 상기 에칭가스가 불포화 탄화수소가스를 함유하는 것을 특징으로 한다.
본 발명의 발명자는, 하드 마스크를 이용한 플라즈마 에칭에 의해 금속막을 패터닝할 때, 불포화 탄화수소가스를 함유하는 에칭가스를 이용하면, 금속막 측벽에서의 보호막형성이 촉진되고, 금속막의 사이드에칭이 억제되어, 양호한 형상의 배선을 형성할 수 있는 것을 발견하여, 본 발명의 완성에 이르렀다.
이 작용은, 그다지 명백하지는 않지만, 불포화 탄화수소가스에 함유되는 불포화결합이 플라즈마생성시에 절단되어, 효율적으로 탄소원자가 공급되기 때문이라고 추측된다.
도 1의 (a)∼(d)를 이용하여, 본 발명의 일실시형태의 반도체장치의 제조방 법에 대해서 설명한다. 도 1의 (a)∼(d)는, 본 실시형태의 반도체장치의 제조공정을 나타내는 단면도이다. 도면이나 이하의 서술중에서 나타내는 형상, 구조, 막두께, 조성 또는 방법 등은 예시이며, 본 발명의 범위는 도면이나 이하의 서술중에서 나타내는 것에 한정되지 않는다.
1. 금속막 형성공정
먼저, 도 1의 (a)에 나타내듯이, 반도체기판(1) 상에, 층간절연막(3) 및 배리어막(5)을 통해 금속막(7)을 형성한다.
반도체기판(1)의 종류는, 한정되지 않으며, 이것에는, 예를 들면 Si기판이나 GaAs기판을 이용할 수 있다.
층간절연막(3)은, 예를 들면 BPSG막이나 SiOF막 등으로 이루어지며, CVD법 등으로 형성할 수 있다. 층간절연막(3)은, 폴리이미드막 등을 도포법에 의해 형성한 것이어도 좋다. 층간절연막(3)은, 예를 들면 두께 400∼800nm로 형성한다. 층간절연막(3)은 층간절연막으로서의 기능을 발휘할 수 있는 한, 그 형성방법, 두께, 조성, 구성(단층이거나, 복층이거나)은 한정되지 않는다.
배리어막(5)은, 예를 들면 Ti 또는 Ti/TiN막으로 이루어지며, 스퍼터법 등으로 형성할 수 있다. 배리어막(5)은, 예를 들면 두께 30∼50nm로 형성한다. 배리어막(5)은 금속막(7)의 재료가 층간절연막(3)으로 확산되는 것을 방지할 수 있는 기능을 갖는 막이면 좋고, 그 기능을 발휘할 수 있는 한, 그 형성방법, 두께, 조성, 구성은 한정되지 않는다.
금속막(7)은 플라즈마 에칭이 가능한 금속으로 이루어지며, 예를 들면, Al, Al합금, Ti, TiN, TiW, Ta, TaN, WSi, W로 이루어진다. 금속막(7)은 에칭의 용이성 등의 관점에서, 바람직하게는 Al 또는 Al합금으로 이루어진다. 「Al합금」이란, Al을 주성분으로 하는 합금이며, 예를 들면 수%정도의 Si나 Cu를 함유하고, 나머지부가 Al로 이루어지는 합금을 말한다. 금속막(7)은 단층이어도 좋고, 복수의 금속막으로 이루어지는 적층구조이어도 좋다. 금속막(7)은 진공증착법이나 스퍼터링법 등으로 형성할 수 있다. 금속막(7)은 예를 들면 두께 150∼200nm로 형성한다. 금속막(7)의 형성방법이나 두께는 특별히 한정되지 않는다.
층간절연막(3)이나 배리어막(5)은 필수는 아니고, 필요한 경우에 형성하면 된다.
2. 하드 마스크 형성공정
다음에, 금속막(7) 상에 반사방지막(9)을 통해 하드 마스크용 막(11a)을 형성한다. 반사방지막(9)은 TiN/Ti 등으로 이루어지고, 스퍼터링법 등으로 형성할 수 있다. 반사방지막(9)은 예를 들면 두께 40∼60nm로 형성한다. 반사방지막(9)은 포토리소그래피공정에서의 기판으로부터의 노광광의 반사를 억제하는 기능을 갖는 막이며, 그 기능을 발휘할 수 있는 한, 그 형성방법, 두께, 조성, 구성은 한정되지 않는다.
하드 마스크용 막(11a)은 금속막(7)과의 사이에서 높은 에칭 선택비를 확보할 수 있는 여러가지 재료로 이루어진다. 하드 마스크용 막(11a)은 예를 들면 실리콘 산화막 또는 실리콘 질화막 등의 무기막으로 이루어진다. 하드마스크용 막(11a)은 CVD법 등으로 형성할 수 있다.
다음에, 얻어진 기판 상에 스핀코트법에 의해 레지스트층을 형성하고, 포토리소그래피법에 의해 레지스트 마스크(13)를 형성하고, 도 1의 (a)에 나타내는 구조를 얻는다. 레지스트 마스크(13)는 예를 들면 두께 200∼400nm로 형성한다. 또, 도 1의 (a)에 나타내는 패턴간 간격(A)은 예를 들면 90∼130nm로 한다.
다음에, 레지스트 마스크(13)를 이용해서 하드 마스크용 막(11a)을 에칭에 의해 패터닝해서 하드 마스크(11)를 형성해서, 도 1의 (b)에 나타내는 구조를 얻는다. 에칭후, 레지스트 마스크(13)를 제거하여 도 1의 (c)에 나타내는 구조를 얻는다. 또, 레지스트 마스크(13)는 하드 마스크(11)를 이용한 에칭에 지장을 주지 않을 정도의 두께이면, 남겨 두어도 좋다.
하드 마스크(11)는 무기재료막으로 이루어지며, 금속막(7)의 패터닝에 사용 가능한 것이면, 그 형성방법, 두께, 조성, 구성은 한정되지 않는다.
반사방지막(9)은 필수는 아니며, 필요한 경우에 형성하면 된다.
3. 금속막의 패터닝공정
다음에, 얻어진 기판을 플라즈마 에칭장치의 처리챔버내에 설치한다. 여기에서, 도 2를 이용해서 본 발명의 실시에 사용 가능한 플라즈마 에칭장치의 일례에 대해서 설명한다. 이 플라즈마 에칭장치(21)는 평행평판형 매엽식 에칭장치이다. 플라즈마 에칭장치(21)는 처리챔버(23)내에, 피처리기판(25)을 설치하는 하부 전극(27)과, 하부 전극(27)과 대향하는 상부 전극(29)을 구비하고 있다. 하부 전극(27)은 정전흡착식이며 피처리기판(25)을 유지하는 기구를 구비하고 있다. 상부 전극(29)에는 플라즈마화되는 에칭가스를 도입하는 가스도입로(31)가 접속되고, 도 입된 가스가 피처리기판(25) 전면에 균일하게 분출되도록, 복수의 가스 분출구(33)가 형성되어 있다. 또, 하부 전극(27) 및 상부 전극(29)에는, 서로 주파수가 다른 고주파전원(35,37)이 각각 접속되어 있다. 처리챔버(23)의 저부에는 배기구(39)가 형성되어 있으며, 처리챔버(23)내의 압력을 제어하기 위해서, 스로틀밸브(41)를 구비하고 있으며, 진공펌프(43)로 배기되어 있다.
이하, 도 2에 기초하여 설명을 진행하지만, 본 발명의 방법은, 도 2 이외의 장치로 실시해도 좋고, 예를 들면 배럴형이나 마이크로파 방전형 등의 플라즈마 에칭장치로 실시할 수 있다. 또, 본 발명의 방법은, 플라즈마 에칭이 가능한 다른 장치를 이용해서 실시해도 좋다.
기판(피처리기판(25))의 설치후, 챔버(23)내를 감압하고, 챔버(23)내에 에칭가스를 공급해서, 에칭가스를 플라즈마화시키고, 플라즈마화된 에칭가스에 의해 반사방지막(9), 금속막(7) 및 배리어막(5)을 순차 에칭하고, 도 1의 (d)에 나타내는 구조를 얻는다. 에칭시에, 금속막(7) 등의 측벽에 탄소계의 폴리머로 이루어지는 보호막(15)이 형성된다. 이 보호막(15)에 의해 금속막(7)의 사이드에칭이 억제된다.
감압의 정도는 한정되지 않지만, 플라즈마 에칭에 적합한 압력으로까지 감압하는 것이 바람직하다.
에칭가스는, 그 플라즈마에 의해 금속막(7)의 패터닝이 가능한 것이면 한정되지 않지만, 금속막(7)과 반응해서 휘발성의 화합물을 생성하는 가스, 예를 들면, 염소원자 함유 가스를 함유하는 것이 바람직하다. 예를 들면, 금속막(7)이 Al 또는 Al합금의 경우는 염소원자 함유 가스로서 Cl2가스 및 BCl3가스를 이용할 수 있다.
또, 에칭가스는 불포화 탄화수소가스를 함유한다. 불포화 탄화수소가스가 함유하는 불포화결합의 수는, 1개이어도 복수이어도 좋다. 불포화결합은 바람직하게는 2중결합이지만, 3중결합이어도 좋고, 2중결합과 3중결합의 둘다이어도 좋다. 「불포화 탄화수소가스」에는, 적어도 1개의 수소원자가 Cl이나 F 등의 할로겐원자에 의해 치환되어 있는 것도 포함된다. 그러나, Cl이나 F로 치환되어 있으면 사이드에칭이 촉진되거나, 측벽 보호막의 생성이 억제되는 경우가 있으므로, 무치환인 것이 바람직하다.
불포화 탄화수소가스는 그 탄소수는 한정되지 않지만, 탄소수가 2∼5인 것이 바람직하고, 구체적으로는, 예를 들면 에틸렌, 프로필렌. 1-부텐, 시스-2-부텐, 이소부텐, 트랜스-2-부텐, 시스-2-펜텐, 트랜스-2-펜텐으로 이루어지는 군에서 선택된다.
에칭가스의 전량에 대한 불포화 탄화수소가스의 농도는 한정되지 않지만, 바람직하게는 0.5∼5%, 더욱 바람직하게는 1∼3%, 더욱 바람직하게는 1.3%∼2%이다. 이들 범위내이면 측벽의 보호막(15)이 효과적으로 형성되고, 또, 불포화 탄화수소가스의 폭발의 위험성이 높지 않기 때문이다.
또, 불포화 탄화수소가스는, 바람직하게는 He, Ne, Ar, Kr 또는 Xe 등의 희가스에 의해 희석된 상태로 공급된다. 이 경우, 불포화 탄화수소가스가 폭발될 위험성을 낮게 할 수 있다는 이점이 있다. 불포화 탄화수소가스를 희가스로 희석하는 배율은 한정되지 않지만, 37∼40배(즉, 불포화 탄화수소가스:희가스=1:37∼40)가 바람직하다.
플라즈마 에칭의 바람직한 조건은 챔버(23)내의 압력은 5m∼15mTorr, RFPower는 Ws/Wb=1.59∼2.22/0.32∼0.45w/㎠(Ws는 상부 전극(29)에 인가되는 고주파전력, Wb는 하부 전극(27)측에 인가되는 고주파전력. 이하 동일), 가스유량비는 Cl2/BCl3/C2H4(희가스로 희석완료)/N2=0.1∼0.3/0.3∼0.5/1.0/0.01∼0.1정도이며, 온도는 하부전극(27)이 20∼60℃, 챔버(23)측벽이 40∼70℃, 상부 전극(29)이 70∼90℃이다. 이 조건은 예시이며, 본 발명의 범위는 이 조건에 한정되지 않는다. 또, 플라즈마 에칭의 조건은 가공되는 금속막의 종류나 본 발명이 적용되는 웨이퍼의 사이즈 등에 따라 적절히 조절할 수 있다.
(실시예)
이하, 도 1의 (a)∼(d)를 이용하여, 본 발명의 실시예를 설명한다. 도 1의 (a)∼(d)는 설명의 편의를 위해서만 이용되며, 이하에 나타내는 막두께 등을 그다지 정확하게 반영하고 있지 않다.
1. 금속막 형성공정
먼저, 직경 200mm의 반도체기판(실리콘기판)(1) 상에 BPSG로 이루어지는 층간절연막(3)을 CVD법에 의해 형성하고, 그 위에 Ti/TiN으로 이루어지는 배리어막(5) 및 Al합금(Al:99.5%, Cu:0.5%)으로 이루어지는 금속막(7)을 스퍼터법에 의해 형성했다. 층간절연막(3), 배리어막(5), 금속막(7)은 각각 두께 600nm, 40nm, 180nm로 했다.
2. 하드 마스크 형성공정
다음에, 얻어진 기판 상에 TiN/Ti로 이루어지는 반사방지막(9) 및 TEOS로 이루어지는 하드 마스크용의 막(11a)을 CVD법에 의해 형성했다. 반사방지막(9) 및 막(11a)은 각각 두께 50nm, 180nm로 했다.
다음에, 얻어진 기판 상에 스핀코트법에 의해 레지스트층을 형성하고, 포토리소그래피에 의해 레지스트 마스크(13)를 형성하여, 도 1의 (a)에 나타내는 구조를 얻었다. 레지스트 마스크(13)는 두께 300nm로 하고, 패턴간 간격(A)은 110nm로 했다.
다음에, 레지스트 마스크(13)를 이용해서 하드 마스크용의 막(11a)을 에칭함으로써 하드 마스크용의 막(11a)을 패터닝해서 하드 마스크(11)를 형성하여, 도 1의 (b)에 나타내는 구조를 얻었다. 에칭후, 포토리소그래피용에서 이용한 레지스트 마스크(13)를 애싱에 의해 제거하여, 도 1의 (c)에 나타내는 구조를 얻었다.
3. 금속막의 패터닝공정
다음에, 얻어진 기판을 도 2에 나타내는 플라즈마 에칭장치의 처리챔버(진공챔버)(23)내에 설치하고, 챔버(23)의 압력을 6mTorr로 저하시켰다.
다음에, 챔버(23)내에 에칭가스를 공급하고, 에칭가스를 플라즈마화시키고, 플라즈마화된 에칭가스에 의해 반사방지막(9), 금속막(7) 및 배리어막(5)을 순차 에칭하여, 도 1의 (d)에 나타내는 구조를 얻었다. 에칭가스의 유량비는 Cl2/BCl3/C2H4/N2=0.2/0.4/1.0/0.05(실제의 각 가스유량은 Cl2/BCl3/C2H4/N2=20/40/100/5sccm)로 하고, RFPower는 Ws/Wb=1.8/0.38w/㎠로 하고, 온도는 하부 전극(27)이 45℃, 챔버측벽이 65℃, 상부 전극(29)이 80℃로 했다. 또, C2H4는 미리 He로 37배로 희석되어 있으며, 상기 유량은 이 희석후의 가스를 기준으로 하고 있다. 상기 조건에서는 에칭가스의 전량에 대한 C2H4의 농도는 1.64%로 된다.
이상의 방법으로, 금속막(7)의 패터닝을 행한 결과, 도 3의 거리(B)에서 나타내는 사이드 에칭량은 대략 0nm였다.
(비교예)
C2H4 대신에 CHF3를 이용하고, 그 외는 상기 실시예와 동일한 방법으로, 금속막(7)의 패터닝을 행했다. 그 결과, 도 3의 거리(B)에서 나타내는 사이드 에칭량은 약 20nm로 되어, 본 발명의 유효성이 확인되었다.
상술한 바와 같이 본 발명에 의하면, 금속막의 사이드 에칭을 억제하여, 양호한 형상의 배선을 형성할 수 있는 반도체장치의 제조방법을 얻을 수 있다.

Claims (10)

  1. 반도체기판 상에 금속막을 형성하는 공정;
    금속막 상에 하드 마스크를 형성하는 공정;
    얻어진 기판을 처리챔버내에 설치하는 공정;
    상기 처리챔버내를 소정 압력으로 감압하는 공정; 및
    상기 처리챔버내에 에칭가스를 공급하고, 상기 처리챔버내에 상기 에칭가스의 플라즈마를 생성하고, 생성된 플라즈마로 금속막을 패터닝하는 공정을 구비하고,
    상기 에칭가스가 불포화 탄화수소가스를 함유하며,
    상기 패터닝은, 상기 패터닝에 의해 드러나는 상기 금속막의 측벽이 상기 불포화 탄화수소가스에 의해 형성되는 보호막으로 보호되는 것에 의해 상기 금속막의 사이드 에칭이 억제되도록 하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 표면에 금속막이 형성되고, 또한 금속막 상에 하드 마스크가 형성되어 있는 반도체기판을 처리챔버내에 설치하는 공정;
    상기 처리챔버내를 감압하는 공정; 및
    상기 처리챔버내에 에칭가스를 공급하고, 상기 처리챔버내에 상기 에칭가스의 플라즈마를 생성하고, 생성된 플라즈마로 상기 하드 마스크를 통해 상기 금속막을 에칭함으로써 상기 금속막을 패터닝하는 공정을 구비하고,
    상기 에칭가스가 불포화 탄화수소가스를 함유하며,
    상기 패터닝은, 상기 패터닝에 의해 드러나는 상기 금속막의 측벽이 상기 불포화 탄화수소가스에 의해 형성되는 보호막으로 보호되는 것에 의해 상기 금속막의 사이드 에칭이 억제되도록 하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항 또는 제2항에 있어서, 불포화 탄화수소가스는 2중결합을 가지며, 탄소수가 2∼5인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항 또는 제2항에 있어서, 불포화 탄화수소가스는 에틸렌, 프로필렌, 1-부텐, 시스-2-부텐, 이소부텐, 트랜스-2-부텐, 시스-2-펜텐, 트랜스-2-펜텐으로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항 또는 제2항에 있어서, 불포화 탄화수소가스는 희가스에 의해 희석된 상태로 공급되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항 또는 제2항에 있어서, 불포화 탄화수소가스는 에칭가스의 전량에 대한 농도가 1.3∼2%인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항 또는 제2항에 있어서, 금속막은 Al막 또는 Al합금막으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항 또는 제2항에 있어서, 하드 마스크는 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항 또는 제2항에 있어서, 에칭가스는 염소원자 함유 가스를 더 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 염소원자 함유 가스는 Cl2가스 및 BCl3가스를 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
KR1020060034840A 2005-04-28 2006-04-18 반도체장치의 제조방법 KR100769876B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00132622 2005-04-28
JP2005132622A JP2006310634A (ja) 2005-04-28 2005-04-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20060113409A KR20060113409A (ko) 2006-11-02
KR100769876B1 true KR100769876B1 (ko) 2007-10-24

Family

ID=37235017

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060034840A KR100769876B1 (ko) 2005-04-28 2006-04-18 반도체장치의 제조방법

Country Status (4)

Country Link
US (1) US20060246731A1 (ko)
JP (1) JP2006310634A (ko)
KR (1) KR100769876B1 (ko)
TW (1) TWI299189B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924611B1 (ko) 2007-05-11 2009-11-02 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7638441B2 (en) * 2007-09-11 2009-12-29 Asm Japan K.K. Method of forming a carbon polymer film using plasma CVD
US20100003828A1 (en) * 2007-11-28 2010-01-07 Guowen Ding Methods for adjusting critical dimension uniformity in an etch process with a highly concentrated unsaturated hydrocarbon gas
US7632549B2 (en) * 2008-05-05 2009-12-15 Asm Japan K.K. Method of forming a high transparent carbon film
US20100104770A1 (en) * 2008-10-27 2010-04-29 Asm Japan K.K. Two-step formation of hydrocarbon-based polymer film
WO2012133401A1 (ja) * 2011-03-29 2012-10-04 日本ゼオン株式会社 プラズマエッチングガス及びプラズマエッチング方法
JP5886544B2 (ja) * 2011-06-14 2016-03-16 ローム株式会社 半導体装置およびその製造方法
JP2015046459A (ja) * 2013-08-28 2015-03-12 ソニー株式会社 エッチング方法、電子デバイスの製造方法および偏光板の製造方法
KR20150092581A (ko) * 2014-02-05 2015-08-13 삼성전자주식회사 배선 구조물 및 그 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11293481A (ja) 1998-04-14 1999-10-26 Toshiba Corp 薄膜処理方法及びその装置
JP2001044173A (ja) 1999-07-26 2001-02-16 Kobe Steel Ltd エッチング方法
JP2002093778A (ja) 2000-09-11 2002-03-29 Toshiba Corp 有機膜のエッチング方法およびこれを用いた半導体装置の製造方法
KR20050016113A (ko) * 2003-08-14 2005-02-21 에이에스엠 저펜 가부시기가이샤 저유전율을 가지는 실리콘계 절연막을 형성하기 위한방법과 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009830A (en) * 1997-11-21 2000-01-04 Applied Materials Inc. Independent gas feeds in a plasma reactor
US6010966A (en) * 1998-08-07 2000-01-04 Applied Materials, Inc. Hydrocarbon gases for anisotropic etching of metal-containing layers
JP2000208488A (ja) * 1999-01-12 2000-07-28 Kawasaki Steel Corp エッチング方法
KR100727834B1 (ko) * 2000-09-07 2007-06-14 다이킨 고교 가부시키가이샤 드라이 에칭 가스 및 드라이 에칭 방법
US6833325B2 (en) * 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11293481A (ja) 1998-04-14 1999-10-26 Toshiba Corp 薄膜処理方法及びその装置
JP2001044173A (ja) 1999-07-26 2001-02-16 Kobe Steel Ltd エッチング方法
JP2002093778A (ja) 2000-09-11 2002-03-29 Toshiba Corp 有機膜のエッチング方法およびこれを用いた半導体装置の製造方法
KR20050016113A (ko) * 2003-08-14 2005-02-21 에이에스엠 저펜 가부시기가이샤 저유전율을 가지는 실리콘계 절연막을 형성하기 위한방법과 장치

Also Published As

Publication number Publication date
TWI299189B (en) 2008-07-21
JP2006310634A (ja) 2006-11-09
KR20060113409A (ko) 2006-11-02
US20060246731A1 (en) 2006-11-02
TW200703499A (en) 2007-01-16

Similar Documents

Publication Publication Date Title
KR100769876B1 (ko) 반도체장치의 제조방법
KR100530242B1 (ko) 집적회로제조시감소된측벽축적을갖는금속에칭방법
US7601246B2 (en) Methods of sputtering a protective coating on a semiconductor substrate
KR100854609B1 (ko) 피쳐 에칭 방법
US7985691B2 (en) Etching method, semiconductor and fabricating method for the same
US7125792B2 (en) Dual damascene structure and method
CN102237272B (zh) 半导体装置和半导体装置制造方法
US6492068B1 (en) Etching method for production of semiconductor devices
US7473639B2 (en) Method of forming dual damascene pattern
US6383942B1 (en) Dry etching method
KR20030052162A (ko) 반도체 소자의 금속 배선 후처리 방법
US6627554B1 (en) Semiconductor device manufacturing method
JP2005116801A (ja) 半導体装置の製造方法
US7226867B2 (en) Method of etching a metal layer using a mask, a metallization method for a semiconductor device, a method of etching a metal layer, and an etching gas
US5741742A (en) Formation of aluminum-alloy pattern
US20050077628A1 (en) Dual damascene structure and method
US20010005635A1 (en) Ashing method and method of producing wired device
JP2003332337A (ja) 半導体装置の製造方法
US9384979B2 (en) Apparatus for the deposition of a conformal film on a substrate and methods therefor
US20220199410A1 (en) Conformal amorphous carbon layer etch with side-wall passivation
KR101037485B1 (ko) 반도체 소자의 금속 배선 형성 방법
US11688604B2 (en) Method for using ultra thin ruthenium metal hard mask for etching profile control
TWI462180B (zh) 蝕刻複合膜的方式
US7041230B2 (en) Method for selectively etching organosilicate glass with respect to a doped silicon carbide
US20210265205A1 (en) Dielectric etch stop layer for reactive ion etch (rie) lag reduction and chamfer corner protection

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee