KR100759721B1 - 질소함유부와 산소함유부를 포함하는 분할 배리어층 - Google Patents

질소함유부와 산소함유부를 포함하는 분할 배리어층 Download PDF

Info

Publication number
KR100759721B1
KR100759721B1 KR1020030000063A KR20030000063A KR100759721B1 KR 100759721 B1 KR100759721 B1 KR 100759721B1 KR 1020030000063 A KR1020030000063 A KR 1020030000063A KR 20030000063 A KR20030000063 A KR 20030000063A KR 100759721 B1 KR100759721 B1 KR 100759721B1
Authority
KR
South Korea
Prior art keywords
film
low
oxygen
barrier layer
dielectric
Prior art date
Application number
KR1020030000063A
Other languages
English (en)
Other versions
KR20030058963A (ko
Inventor
제랄드더블유. 깁슨주니어
커트조지 스테이너
스코트 제센
수잔클레이 비트카바지
스티븐알란 리틀
Original Assignee
에이저 시스템즈 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=21899553&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100759721(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 에이저 시스템즈 인크 filed Critical 에이저 시스템즈 인크
Publication of KR20030058963A publication Critical patent/KR20030058963A/ko
Application granted granted Critical
Publication of KR100759721B1 publication Critical patent/KR100759721B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3146Carbon layers, e.g. diamond-like layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31633Deposition of carbon doped silicon oxide, e.g. SiOC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/31504Composite [nonstructural laminate]
    • Y10T428/31652Of asbestos
    • Y10T428/31663As siloxane, silicone or silane

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

분할 배리어층(split barrier layer)은 그들이 불용성 포토레지스트가 될 수 있는 포토레지스트들로의 N-H 염기 그룹들의 확산을 막는 것에 의해 낮은-k 유전체막들과 관련하여 구리 인터커넥트 배선들이 사용되도록 한다. 분할 배리어층은 구리와 낮은-k 유전체 사이에 배치되고 구리에 접촉된, 질소를 함유하는, 산소가 없는 막과, 낮은-k 유전체막에 접촉된, 산소를 함유하는, 질소가 없는 막을 포함한다. 질소함유막은 바람직하지 않은 구리산화물들의 형성을 막고, 산소함유막은 낮은-k 유전체막들 내로 N-H 염기 그룹들의 확산을 막는다. 산소함유막은 예시적인 실시예에서 산소-도핑된 실리콘 탄화물막일 수 있다. 다른 실시예에서, 낮은-k 유전체막들의 막 스택은 에칭-스톱층과 산소-도핑된 실리콘 탄화물의 각 형성된 하드마스크를 포함한다. 하드마스크 및 에칭-스톱층은 막 스택의 이중-다마신 개구부의 형성을 가능하게 하고, 본 발명의 막 구조는 낮은-k 유전체막들로부터의 확산과 이중-다마신 개구부를 규정하기 위해 사용된 포토레지스트에서의 산촉매제들을 중성화하는 것으로부터 N-H 염기 그룹들을 막아준다.
분할 배리어층, 에칭-스톱층, 유전체막, 이중 다마신, 개구부.

Description

질소함유부와 산소함유부를 포함하는 분할 배리어층{Split barrier layer including nitrogen-containing portion and oxygen-containing portion}
도 1은 다마신 기술들(damascene techniques)을 이용하여 형성된 예시적인 구리 인터커넥트 배선들(copper interconnect wires)을 도시하는 단면도.
도 2는 도전성 물질 위에 형성된 예시적인 합성 배리어층 구조(composite barrier layer structure), 및 합성 배리어층 위에 형성된 낮은-k 유전체막을 도시하는 단면도.
도 3은 도 2에 도시된 구조 위에 형성된 예시적인 에칭-스톱층, 상부 낮은-k 유전체막 및 하드마스크(hardmask)를 도시하는 단면도.
도 4는 도 3에 도시된 구조에 형성된 개구부 및 상기 구조 위에 및 상기 개구부 내에 형성된 감광막(photosensitive film)을 도시하는 단면도.
도 5는 감광성 물질의 부분들이 노출된 후에 도 4에 도시된 구조를 도시하는 도면.
도 6은 종래 기술에 따라 개구부를 통하는 불용성 포토레지스트(insoluble photoresist)를 도시하는 단면도.
도 7은 도 5에 도시된 구조에 형성된 이중-다마신 개구부(dual-damascene opening)를 도시하는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 기판 5: 도전성 라인들
7: 절연 물질 17: 유전체막
23: 에칭-스톱층 45:감광막
53:포토마스크
관련 출원
본 출원은 2001년 6월 28일에 출원된, 제목이 Full Via First Integration Method of Manufacture인, 미국 임시 출원 일련 번호 60/301,295의 우선권을 청구하며, 그 내용들은 본 명세서에 참조로서 통합된다.
발명의 분야
본 발명은 가장 일반적으로 반도체 장치들 및 그 제조 방법들에 관한 것이다. 특히, 본 발명은 염기(base) 그룹들이 낮은-k 유전체 물질에 내포되고 이어서 포토레지스트들이 불용성이 되는 것을 막기 위한 방법 및 구조를 제공한다.
발명의 배경
짙은 자외선(DUV) 리소그라피(deep ultra-violet lithography)는 진보된 초고밀도 집적(VLSI; Very Large Scale Integration) 반도체 장치들의 제작에서 널리 사용된다. 화학적으로 확장된 DUV 포토레지스트들은 리소그래피 시스템들의 성능을 개선시키고 장치 특성 해상도(device feature resolution)를 개선시킨다. 낮은 유전 상수(낮은-k) 유전체들은 그들이 기생 캐패시턴스(parasitic capacitance)를 감소시키고, 전파 지연을 감소시키고 따라서 장치 속도를 증가시키는 것에 의해 성능 개선들을 제공하므로 오늘날의 반도체 제조 산업에서 선호된다. 구리 인터커넥트 특성들의 사용은 또한 인터커넥트 라인들의 라인 저항을 감소시키기 위해 선호된다. 일반적인 구리 인터커넥트 방식들은 인터커넥트 경로들을 규정하기 위해 다마신(damascene) 제조 기술들을 통합한다. 이중 다마신 방식은 그것이 보다 적은 비용 공정, 개선된 레벨-대-레벨 정렬 허용 오차(level-to-level tolerance)를 제공하고 따라서 보다 촘촘한 디자인 룰들 및 개선된 성능을 허용하기 때문에 선호된다.
구리 인터커넥트 라인들 및 DUV 리소그라피에 사용된 화학적으로 확장된 포토레지스트들과 관련하여 낮은-k 유전체들의 사용과 연관된 단점은, 다공성 낮은-k 유전 물질들(porous low-k dielectric materials)에 내포된 염기 그룹들이 현상액(developer)의 노출된 포토레지스트가 불용성이 되도록 화학적으로 확장된 포토레지스트들에 포함된 산촉매제들(acid catalysts)과 상호작용할 수 있다는 것이다. 이러한 불용성 포토레지스트는 형성될 패턴을 왜곡시키고 제거되기 어렵다. 왜곡된 패턴은 비아(via)와 접촉 개구부들(contact openings)이 형성될 수 없기 때문에 전기적으로 개방되는 결과를 가져올 수 있다. 아민들(amines) 및 다른 N-H 염기 그룹들과 같은 염기 그룹들은, 낮은-k 유전체막들을 또한 포함하는 막 스택(film stack)에서 사용된 배리어막, 에칭-스톱막들, 및 종래의 하드마스크막 들과 연관되어 일반적으로 제조되고, 이는 이중 다마신 공정에서 유익하게 사용된다. 에칭-스톱막들 및 배리어막들은 공통적으로 질소함유막들이고, 아민 또는 다른 N-H 염기 그룹들은 이러한 막들의 형성 동안 생성될 수 있다.
인터커넥트 물질로서 구리의 사용은 일반적으로 질소를 포함하고 산소가 없는 배리어층의 사용을 요구한다. 인접막의 형성 동안 또는 인접막의 산소의 존재는, 바람직하지않게 구리의 반응에 의한 구리 산화물들의 형성을 일으킨다. 구리 산화물들은 바람직하지 않게 부착(adhesion)을 열화시켜, 미케니컬한(mechanical) 실패를 이끌 수 있다. 또한 다마신 기술을 사용하여 구리 인터커넥트 라인들이 형성된 후에, 예를 들면, 유기 부식 억제물(organic corrosion inhibitor)들이 일반적으로 구리 표면 위에 형성된다. 유기 부식 억제물들은 구리 산화물들의 형성을 막고 노출된 구리막을 포함하는 기판이 폴리싱(polishing) 수단에서, 예를 들면 구리 표면 위에 막들을 형성하기 위해 사용된 막 증착 수단(film deposition tool)으로 옮겨지는 동안 부식이 발생하는 것을 막는다. 암모니아, NH3을 포함하는 플라즈마 화학물은, 구리 표면을 깨끗이 처리하며, 형성될 수 있는 임의의 구리 산화물들을 제거하고, 유기 부식 억제물을 제거하는데 일반적으로 사용된다. 이러한 암모니아를 함유하는 화학물은 또한 다공성 낮은-k 유전 물질 내로 및 이후 포토레지스트들 내로 확산할 수 있는 아민들 또는 다른 N-H 염기 그룹들을 생성한다.
따라서 다공성 낮은-k 유전체막으로부터 염기 그룹들과의 상호작용에 의한 화학적으로 확장된 포토레지스트의 열화없이, DUV 리소그라피 시스템들의 구리 인터커넥트 라인들, 낮은-k 유전체막들 및 화학적으로 확장된 포토레지스트들에 의해 제공된 이득들을 활용하는 것이 바람직하다.
발명의 요약
본 발명은 구리 표면 및 질소를 함유하는 배리어층막을 낮은-k 유전 물질로부터 이격시키기 위한 방법 및 구조를 제공한다. 산소를 함유하는, 실질적으로 질소가 없는 막은 질소를 함유하는 배리어층막과 낮은-k 유전 물질 사이에 형성된다. 질소를 함유하는, 실질적으로 산소가 없는 막 및 산소를 함유하는, 실질적으로 질소가 없는 막은 합성 배리어층을 형성하기 위해 결합한다. 다른 예시적인 실시예에서, 합성 배리어층은 낮은-k 유전 물질로부터 쉽게 산화될 수 있고 부식되기 쉬운 도전성 물질을 고립시키기 위해 사용된다.
다른 예시적인 실시예에 따라, 본 발명은 낮은-k 유전체막들, 낮은-k 유전체막들 상에 형성된 하드마스크막, 및 낮은-k 유전체막들 사이에 형성된 에칭-스톱층을 포함하는 막 스택을 제공한다. 하드마스크막과 에칭-스톱층의 각각은 산소-도핑된 실리콘 탄화물, SiC-O로 형성된다. 이중-다마신 개구부는 하드마스크와 상부 낮은-k 유전체층을 통해 확장하는 보다 넓은 상부, 및 하부 낮은-k 유전체층을 통해 확장하는 좁은 하부를 포함하기 위하여 막 스택에 형성될 수 있다.
다른 예시적인 실시예에 따라, 막 스택은 구리를 함유하는 표면 위에 형성된, 질소를 함유하는 배리어층 위에 형성된, 산소-도핑된, 실질적으로 질소가 없는 배리어층 위에 형성될 수 있다.
다른 예시적인 실시예에 따라, 본 발명은 반도체 제품을 형성하기 위한 공정을 제공한다. 공정은 암모니아를 함유하는 화학물로 표면을 처리하는 단계, 표면 위에 제 1 배리어층과 제 1 배리어층 위에 제 2 배리어층을 형성하는 단계, 및 제 2 배리어층 위에 낮은-k 유전체막을 형성하는 단계를 포함한다. 제 1 배리어층은 질소를 포함하고 실질적으로 산소가 없으며, 제 2 배리어층은 산소를 포함하고 실질적으로 질소가 없다.
다른 예시적인 실시예에 따라, 본 발명은 반도체 제품을 형성하기 위한 다른 공정을 제공한다. 공정은 구리 표면을 제공하는 단계, 구리 표면 위에 제 1 배리어층을 형성하는 단계, 제 1 배리어층 위에 산소-도핑된 실리콘 탄화물의 제 2 배리어층을 형성하는 단계, 및 제 2 배리어층 상에 다공성 낮은-k 유전체막을 형성하는 단계를 포함한다. 제 1 배리어층은 질소를 포함하고 실질적으로 산소가 없다.
본 발명은 첨부하는 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 일반적인 실행을 따라, 도면의 다양한 특성들이 스케일링되지 않음이 강조된다. 반대로, 다양한 특성들의 치수들은 명쾌함을 위해 임의로 확장되거나 줄어든다. 명세서 및 도면 전체에 걸쳐 동일한 숫자들이 동일한 특성들을 나타낸다.
발명의 상세한 설명
본 발명은 질소-도핑된 실리콘 탄화물 또는 실리콘 질화물과 같은 질소를 함유하는 물질의 층 및 산소함유막의 층을 포함하는 분할 배리어층(split barrier layer)을 제공한다. 분할 배리어층은 도전성막과 낮은-k 유전 물질 사이에서 유익하게 형성된다. 도전성막은 쉽게 산화될 수 있고 부식되기 쉽다. 일 예시적인 실시예에서, 분할 배리어층은 구리를 함유하는 표면과 낮은-k 유전체막 사이에 형성된다. 질소를 포함하는 층은 실질적으로 산소가 없으며 구리와 같은 도전성막과 함께 경계부를 형성하고 예시적인 실시예에서 구리의 산화를 막는다. 산소함유막은 실질적으로 질소가 없으며 예시적인 실시예에서 산소-도핑된 실리콘 탄화물로 바람직하게 형성된다. 이것은 낮은-k 유전 물질과 함께 경계부를 형성하고 아민들 및 아미노-시레인들(amino-silanes)과 같은 다른 N-H 염기 그룹들이 낮은-k 유전 물질들로 확산하는 것을 막는다. 아민 또는 다른 N-H 염기 그룹들은 분할 배리어층의 질소함유부에 포함될 수 있다. 아민 또는 다른 N-H 염기 물질들은 부가적으로 또는 대안적으로 질소를 함유하는 배리어층막을 형성하기 위해 사용되는 형성 공정동안 생성될 수 있다. 일반적으로 질소함유막을 형성하기 위해 사용된 증착 화학물들은 암모니아, NH3을 포함하거나 생성하며, 이것은 낮은-k 유전 물질들 내로 그리고 그를 통해 쉽게 확산한다. 암모니아, 다양한 아민들 및 다른 N-H 염기 그룹들은 막 형성 화학에서 사용될 수 있고 및/또는 부산물들일 수 있으며 분할 배리어 층의 산소함유막의 존재에 의해 억제되지 않으면 다공성 낮은-k 유전체막으로 그리고 그를 통해 확산할 수 있다.
본 발명의 예시적인 실시예의 막 스택은 낮은-k 유전체막 또는 분할 배리어층 위에 형성된 막들을 포함하고, 막 스택은 또한 적어도 하나의 에칭-스톱층 및 하드마스크막을 포함할 수 있으며, 각각은 바람직하게 산소-도핑된 실리콘 탄화물, SiC-O로 형성된다. 이들 SiC-O 막들은 N-H 염기 그룹들을 포함하는 화학물들을 바람직하게 사용하지 않거나 생성시키지 않는 공정을 사용하여 형성된다. 실질적으로 질소가 없고 그들의 형성동안 아민들 또는 다른 N-H 염기 그룹들을 발생시키지 않는 다른 산소함유막들이 다른 예시적인 실시예들에서 사용될 수 있다. 본 발명의 이점은 아민 또는 다른 N-H 염기 그룹들이 낮은-k 유전 물질들로 확산하고 이후 포토레지스트로 확산하여 포토레지스트가 불용성이 되도록 하는 것을 막는 분할 배리어층막의 하드마스크막, 에칭-스톱층, 및 산소함유부이다. 구리가 도전성 인터커넥트 물질(conductive interconnect material)로 사용되는 실시예에 따라, 본 발명은 또한 암모니아 또는 낮은-k 유전체막들 내에 내포되는 암모니아 플라즈마 화학물의 다른 베이직 부산물들을 갖지 않고, 암모니아 플라즈마 구리 산화 감소 동작과 구리 표면 상에 유기적인 클린(organic clean)을 수행하는 유익한 양태를 유지한다.
도 1은 본 발명의 예시적인 하부 구조를 도시하는 단면도이다. 도전성 라인들(5)이 절연 물질(7)내에 형성된다. 도전성 라인들(5)은 예시적인 실시예에서 구리로 형성될 수 있으나, 다른 적당한 도전성 물질들이 다른 예시적인 실시예들에 따라 사용될 수 있다. 절연 물질(7)은 낮은-k 유전체 또는 다른 유전체 또는 절연 물질일 수 있다. 예시적인 실시예에서, 도전성 라인들(5) 및 절연 물질(7)은 공통적으로, 도전성 라인(5)의 상부 표면(3)을 포함하는 평면 상부 표면(planar upper surface)을 포함한다. 구조는 다마신 기술들 및 화학적인 미케니컬 폴리싱(chemical mechanical polishing)을 이용하여 형성될 수 있다.
낮은-k 유전체막들은 일반적으로 약 3.9 내지 4.1인 실리콘 이산화물의 유전 상수보다 낮은 유전 상수를 특징으로 한다. 예시적인 실시예에서, 낮은-k 유전체는 3.5보다 낮은 유전 상수를 가질 수 있다. 유전 상수가 직접적으로 캐패시턴스 및 전파 지연(propagation delay)에 비례하고, 따라서 회로 속도에는 반비례하므로 낮은-k 유전 물질들이 선호된다. 실리콘 이산화막의 유전 상수를 감소시키는 방법들은 플루오린 도핑과 탄소로 도핑을 포함하고, 진공이 약 1.0의 유전 상수를 갖기 때문에 다공성(porosity)을 통합한다. 이와 같이, 다공성 낮은-k 유전 물질이 선호된다. 예시적인 실시예에서, 낮은-k 유전체막은 OSG(organo-silicate-glass)일 수 있다. 다른 예시적인 실시예에 따라, 낮은-k 유전 물질이 PECVD 공정을 사용하여 테트라-메틸-싸이클로 테트라-실록산(tetra-methyl-cyclo-tetra-siloxane), 산소, 및 이산화탄소로부터 증착되는 바와 같은, SiOC-H와 같은, 다공성 낮은-k 유전체일 수 있다. 다른 예시적인 실시예에 따라, 낮은-k 유전체는 후속적으로 구멍들(pores)을 생성하기 위해 굽는 포로겐(porogen)을 갖는 스핀-온 방향성 탄소(spin-on aromatic carbon)일 수 있다. 다른 예시적인 실시예들에 따라, Black Diamond(Applied Materials Corporation), Coral(Novellus), FlowFill(Trikon), 및 Eagel2(ASM)과 같은, 상업적으로 이용가능한 OSG 물질들이 사용될 수 있다. 이러한 낮은-k 유전 물질들은 단지 예시적인 것으로 의도되며, 다른 낮은-k 유전 물질들은 다른 예시적인 실시예들에 따라 사용될 수 있다. 낮은-k 유전 물질은 플라즈마 확산 화학 기상 증착(PECVD; plasma-enhanced chemical vapor deposition) 또는 스핀-온 기술들을 사용하여 형성될 수 있지만, 형성의 다른 방법들은 다른 예시적인 실시예들에서 사용될 수 있다.
도 1로 돌아가면, 화학적인 미케니컬 폴리싱에 의해서와 같이, 도 1에 도시된 예시적인 구조가 형성되고, 예시적인 실시예에서 도전성 배선들(5)로서 구리를 포함한 후, 상부 표면(3)은 기판(1)이 폴리싱 또는 CMP(chemical mechanical polishing) 시스템으로부터 제거될 때 그렇지 않으면 일어날 수 있는 부식을 막기 위해 유기 부식 방지제로 코팅될 수 있다. 다른 예시적인 실시예들을 따르면, 쉽게 산화될 수 있고 및/또는 부식되기 쉬운 금속들과 같은 다른 도전성 물질이 사용되어 부식 방지제로 코팅될 수 있다. 코팅된, 상부 표면(3)은 이후 암모니아 플라즈마(ammonia plasma)를 이용하여 처리된다. 암모니아 플라즈마는 표면(3)을 깨끗이 하고, 형성되었을 수 있는, 구리 산화물과 같은 임의의 산화물들뿐만 아니라, 유기 부식 방지제 및 임의의 다른 유기 잔여물들을 제거하기 위해 사용된다. 상부 표면(3)이 이렇게 처리되고 난 후에, 도 1에 도시된 기판은 그 위에 형성된 막 스택을 갖기 위해 준비된다.
기판 위에 형성될 막 스택은 적어도 하나의 낮은-k 유전체막과 에칭-스톱층들, 배리어층들, 및 막 구조 내에 형성된 이중-다마신 개구부의 형성에 부가하는 하드마스크와 같은 부가적인 막들을 포함한다. 이중-다마신 개구부는 도전성 배선(5)과 같은, 아래의 도전성 배선 또는 배선들과의 접촉을 제공하기 위해 사용될 수 있다.
도 2는 상부 표면(3) 위에 형성된 예시적인 합성 배리어층(9)과 낮은-k 도전체막(17)을 도시한다. 도 2에 도시된 예시적인 실시예에서, 상부 표면(3)은 예시적인 실시예에서 구리일 수 있는 도전성 배선(5)의 상부 표면이다. 다른 적당한 도전성 물질들이 대안적으로 사용될 수 있다. 낮은 배리어층(11)은 상부표면(12)을 포함하고 예시적인 실시예들에 따라, 실리콘 질화물 또는 질소-도핑된 실리콘 탄화물일 수 있다. 일 예시적인 실시예에 따라, 낮은 배리어층(11)은 플라즈마 화학에서 테트라-메틸-시레인(tetra-methyl-silane), 시레인, 암모니아, 및 질소를 포함하는 PECVD 공정을 사용하여 형성된, 질소-도핑된 실리콘 탄화물일 수 있다. 배리어층(11)이 실리콘 질화물막인 다른 예시적인 실시예에 따라, 시레인, 암모니아 및 N2를 사용하는 PECVD 공정이 사용될 수 있다. 하부 배리어층막(11)을 형성하기 위한 다른 기술들이 대안적으로 사용될 수 있다. 본 발명의 기본 개념은 하부 배리어층(11)이 질소함유막이고 실질적으로 산소가 없다는 것이다. 이것은 도전성 배선(5)을 형성하는 바람직하지 않은 도전성 물질의 산화를 억제한다. 상부 배리어층막(13)은 상부표면(15)을 포함하고 산소-도핑된 실리콘 탄화물로 유익하게 형성되지만, 실질적으로 질소가 없고 그들의 형성 공정들에서 아민들 또는 다른 N-H 염기 그룹들을 바람직하게는 발생시키지 않는 실리콘 이산화물 또는 다른 산소함유막들이 다른 예시적인 실시예들에서 사용될 수 있다. 플라즈마 화학에서 테트라-메틸-시레인 및 탄소 이산화물을 포함하는 PECVD 공정이 예시적인 실시예에서 산소-도핑된 실리콘 탄화물 상부 배리어층막(13)을 형성하기 위해 사용될 수 있다. 일반적으로 말해서, 상부 배리어층막(13)은 산소를 함유하는, 실질적으로는 질소가 없는 막이다.
하부 낮은-k 유전체막(17)은 상부표면(19)을 포함하고 위에 설명된 바와 같다. 하부 낮은-k 유전체막(17)의 두께(21)는 응용들에 따라 변할 것이고 다양한 예시적인 실시예들에서 1000 내지 10000 옹스트롬(angstroms)의 범위일 것이다. 다른 두께들이 다른 예시적인 실시예들에서 사용될 수 있다. 예시적인 실시예에서, 하부 낮은-k 유전체막(17)은 PECVD 공정을 이용하고 플라즈마 화학에서 테트라-메틸-씨클로-테트라-실록산, 산소, 및 이산화탄소를 사용하여 증착된 SiOC-H 막일 수 있다.
이제 도 3으로 돌아가면, 에칭-스톱층(23)은 하부 낮은-k 유전체막(17)의 상부표면(19) 위에 형성된다. 에칭-스톱층(23)은 산소-도핑된 실리콘 탄화물 또는 다른 산소를 함유하는, 그들의 형성 공정들에서 아민들 또는 다른 N-H 염기 그룹들을 바람직하게는 생성하지 않는 질소가 없는 막들로 형성될 수 있다. 상부 낮은-k 유전체막(27)은 에칭-스톱막(23)의 상부표면(25) 위에 형성된다. 상부 낮은-k 유전체막(27)은 응용에 따라 1000 내지 10000 옹스트롬의 범위일 수 있는 두께(31)를 포함하고, 다른 두께들은 다른 예시적인 실시예들에 따라 사용될 수 있다. 하드마스크막(33)은 상부 낮은-k 유전체막(27) 위에 형성된다. 예시적인 실시예에서, 하드마스크막(33)은 산소-도핑된 실리콘 탄화물, SiC-O로 형성될 수 있으나, 그들의 형성 공정들에서 아민들 또는 다른 N-H 염기 그룹들을 바람직하게는 생성하지 않는, 다른 산소를 함유하는, 실질적으로 질소가 없는 막들이 대안적으로 이용될 수 있다. 도 3에 도시된 막 스택 구조의 장점은 하부 배리어층(11)의 형성 및/또는 상부 표면(3)의 처리동안 생성될 수 있는 임의의 아민들, 아미노-시레인들 및 다른 N-H 염기 그룹들이 낮은-k 유전체막들로 확산되는 것을 상부 배리어층막(13)에 의해 막는다는 것이다. 부가적으로 하드마스크막(33) 및 에칭-스톱층(23) 각각이 SiC-O, 또는 다른 산소를 함유하고, 질소가 없는 막들로 형성되므로 아민 또는 다른 N-H 염기 그룹들이 막들(23, 33)의 형성 동안 낮은-k 유전체 막들에 내포되도록 생성되지 않는다.
도 4는 하드마스크 막(33)의 상부표면(35)으로부터 아래로 확장하고, 하드마스크막(33), 상부 낮은-k 유전체막(27), 에칭-스톱층(23) 및 하부 낮은-k 유전체 막(17)을 통해 확장하는 개구부(43)를 도시한다. 개구부(43)는 상부 배리어층막(13)의 상부표면(15)에서 종결된다. 개구부(43)는 다른 예시적인 실시예들에 따라 다양한 다른 구성들을 취할 수 있다. 개구부(43)는 다른 예시적인 실시예들에 따라 다양한 폭들과 다양한 다른 깊이들로 확장할 수 있다. 다른 실시예들에서, 개구부(43)는 상부 배리어층막(13)의 상부표면(15)으로 아래로 완전히 확장하지 않을 수 있다. 개구부(43)는 폭(49)을 포함하고, 측벽들(47)은 낮은-k 유전 물질들 및 개구부(43) 사이에 형성된다. 플라즈마 에칭과 같은, 다양한 적당한 수단이 마스킹 패턴이 막 스택 위에 형성된 후에, 개구부(43)를 형성하는데 사용될 수 있다.
개구부(43)의 형성에 후속하여, 2층의 개구부(two-tiered opening) 또는 이중 다마신의 부분으로서 개구부(43)를 이용하여 이중-다마신 개구부가 바람직하게 형성될 것이다. 이와 같이, 감광막(45)이 코팅과 같은 종래의 방법들을 이용하여 구조 위에 형성된다. 감광막(45)은 상부표면(35) 위에 형성되고 개구부(43)를 채운다. 감광막(45)은 DUV(deep ultra-violet) 포토레지스트와 같은 상업적으로 사용가능한 포토레지스트일 수 있다. 예시적인 실시예에서, 감광막(45)은 자외선 광에 노출될 때 현상액 안에서 포토레지스트 물질을 용해되게 하는 산촉매제들을 포함하는 화학적으로 확장된 DUV 포토레지스트일 수 있다. 다른 감광성 물질들이 대안적으로 사용될 수 있다. 상부 배리어층막(13)은 감광막(45)이 하부 배리어층막(11)과 접촉하는 것을 막는다. 도 4에 도시된 바와 같이 감광막(45)이 형성된 이후, 패턴이 이중-다마신 구조를 생성하기 위해 감광막(45) 내에 형성될 수 있다.
도 5는 예시적인 패턴이 포토마스크(53)를 사용하여 형성된 후의 도 4에 도시된 구조를 도시한다. 포토마스크(53)는 감광막(45)을 노출시키는데 사용된 광으로 각각 투과되고 불투명하게 선택된 투과 부분(57)과 불투명 부분들(55)을 포함한다. 노출을 위해 사용되는 광은 감광막(45)과 관련하여 선택된다. 예시적인 실시예에서, 자외선 광은 DUV 포토레지스트와 관련하여 사용될 수 있다. 감광막(45)의 부분들이 이들 선택적인 포토마스크(53)에서 형성된 패턴의 투과 부분들을 통해 DUV 광소스에 노출되었을 때, 감광막(45)의 선택되어 노출된 부분들은 현상액에서 용해되게 된다. 현상액이 후속하여 감광막(45)과 접촉할 때, 노출되어 현상액에서 용해되는 부분들은 현상되고, 패턴이 감광막(45)에 형성된다. 실질적으로 동일한 패턴이 이후 예시적인 막 스택에서와 같이, 에칭 또는 다른 기술들을 사용하여 하부 구조에서 형성될 수 있다. 도 5는 감광막(45)의 노출된 부분(51)을 도시한다. 노출된 부분(51)은 폭(59)을 포함하고 현상액에서 용해된다. 본 발명의 상부 배리어층막(13), 에칭-스톱층(23), 및 하드마스크막(33) 때문에, 낮은-k 유전체막들(17, 27)이 N-H 염기 그룹들 또는 아민들 또는 아미노 규산염들(amino-silicates)과 같은 다른 질소를 함유하는 것과 같은 염기 그룹들과 염기 그룹들을 포함하지 않는다. 존재하면, 이러한 염기 그룹들은 측벽들(47)을 통해 지나갈 수 있고, 감광막(45)내의 산촉매제들이 중성화되며, 바람직하게 현상액에서 노출되고 용해되는 감광막(45)의 부분들을 불용성으로 만든다. 유사하게는, 감광막(45)은 위와 같이, 하부 배리어층막(11) 및/또는 상부 표면(3)으로부터 감광막(45)내로의 염기 그룹들의 확산을 막는 상부 배리어층막(13)에 의해 질소를 함유하는 하부 배리어층막(11)으로부터 이격된다. 본 발명에 따라, 감광막(45)의 노출된 부분(51)은 개구부(43)(표면(15))의 바닥부로 아래로 확장하고 감광막(45)의 산촉매제들이 염기 그룹들과 섞이지 않고 중성화되지 않으며 무력하게 되므로 실질적으로 전부 현상액에서 용해된다. 감광막(45)의 노출된 부분(51)의 산촉매제들은 따라서 자외선 광에 의해 노출된 후에 노출된 부분(51)이 현상액에서 용해되도록 한다. 노출된 부분(51)이 현상되고 제거된 후에, 에칭 공정이 도 7에 도시된 예시적인 이중-다마신 구조를 형성하기 위해 사용될 수 있다.
비교하면, 도 6은 종래 기술의 예시적인 구조를 도시하는 단면도이다. 종래 기술에 따라, N-H 염기 그룹들의 확산을 막을 수 있는 배리어층 구조는 사용되지 않고, 선택적인 배리어층막(111), 에칭-스톱층(123), 및 하드마스크막(127) 중 적어도 하나가 질소를 포함하도록 형성될 수 있다. 암모니아 및 다른 질소를 함유하는 종들은 도전성 인터커넥트 물질(105)의 표면(103)을 처리하고, 막들(111, 123, 127)을 형성하기 위하여 사용될 수 있다. 이와 같이, 아민들, 아미노-규산염들, 및 다른 N-H 염기 그룹들이 이러한 표면 처리와 막 생성 공정들동안 생성될 수 있다. 몇몇의 경우들에서, 배리어층(111)은 사용될 수 없을 것이고 표면(103)상에 있는 N-H 또는 다른 염기 그룹들이 낮은-k 유전체막(117) 내로 직접적으로 확산할 것이다. 이러한 아민들, 아미노-규산염들 및 다른 N-H 기반 그룹들은 부가적으로 또는 대안적으로 형성된 막들(111, 123, 127)내에 포함될 수 있다. 이러한 N-H 염기 그룹들은 낮은-k 유전체막들(117, 125)로 확산에 의해 내포될 수 있다. 낮은-k 유전체막들로부터, N-H 또는 다른 염기 그룹들이 측벽(137)을 통해 감광막(135)으로 화살표(151)에 의해 표시된 바와 같이 확산한다. 감광막(135)은 노출된 부분(141)을 포함하지만, N-H 또는 다른 염기 그룹들이 산촉매제들을 중성화시키기 위해 산촉매제들과 섞어 부분(167)이 불용성이 되도록 중성화시킨, 중성화된 부분(167)을 또한 포함한다. 도 6의 종래 기술에 도시된 구조가 현상액에 노출되면, 단지 노출된 부분(141)이 현상될 것이고, 중성화된 부분(167)은 남아 원하는 이중-다마신 구조의 효과적인 에칭을 막을 것이다. 원하는 이중-다마신 구조가 적당히 형성되지 않고 및/또는 포토레지스트의 중성화된 부분(167)이 제거되지 않으면, 개구부들은 이웃의 도전성 인터커넥트 물질(105)과 이중-다마신 구조로 도입되기에 바람직한 도전성 인터커넥트 물질 사이에서 생성될 수 있다.
도 7은 도 5에 도시된 본 발명의 구조의 뒤에 형성되어, 현상액에 노출되고, 따라서 감광막(45)에 마스킹 패턴(masking pattern)을 형성하며(도 5), 이어서 에칭된 예시적인 이중-다마신 또는 2층의 개구부를 도시한다. 플라즈마 에칭과 같은 종래의 에칭 기술들이 이중-다마신 개구부(61)를 형성하기 위해 사용될 수 있다. 일 예시적인 실시예에 따라, 에칭 동작들의 시퀀스는 최종, 이중-다마신 개구부를 달성하기 위해 사용될 수 있고, 에칭-스톱층(23)에서 종결하는 중개물 에칭 단계와 하부 배리어층막(11)과 에칭-스톱층(23)의 노출된 부분들을 제거하기 위한 다음 에칭 처리 단계를 포함할 수 있다. 다른 에칭 처리 시퀀스들은 다른 예시적인 실시예들에서 사용될 수 있다.
이중-다마신 개구부(61)는 하드마스크막(33)의 상부표면(35)으로부터 하드마스크막(33), 상부 낮은-k 유전체막(27), 에칭-스톱막(23), 하부 낮은-k 유전체막(17), 상부 배리어층(13) 및 하부 배리어층막(11)을 통해 아래로 확장하며 도전성 라인(5)의 상부 표면(3)에서 종결한다. 이중-다마신 개구부(61)는 보다 넓은 상부(67)와 보다 좁은 하부(63)를 포함한다. 보다 넓은 상부(67)의 폭(69)은 보다 좁은 하부(63)의 폭(65)보다 크고, 실질적으로 도 4에 도시된 바와 같은 원래의 개구부(43)의 폭(49)과 동일하다. 폭(69)은 필수적으로 폭(59)와 동일하거나(도 5) 에칭 처리의 에칭 바이어스(etch bias)에 따라 변화할 수 있다. 상부(67)는 하드마스크막(33), 상부 낮은-k 유전체막(27) 및 에칭-스톱층(23)을 통해 확장한다. 상부(67)의 부분들은 하부 낮은-k 유전체막(17)의 상부표면(19)상에서 종결한다. 2층의, 이중-다마신 개구부(61)는 단지 예시적인 것으로 의도되고, 다양한 다른 개구부들이 이중-다마신 기술들을 이용하여 형성될 수 있다. 예를 들면, 이중-다마신 또는 2층의 개구부는 도시된 것보다 크고 그로부터 확장된 하나의 하부 개구부보다 큰 상대적인 폭을 갖는 상부(67)를 포함할 수 있고, 기둥(pillar) 또는 에칭되지 않은 부분이 하부 개구부들 사이에 존재한다. 다른 예시적인 실시예를 따르면, 상부(67)가 에칭 공정이 도전성 배선(5)의 상부 표면(3)을 노출한 후에 남는 에칭-스톱층(23)의 상부표면(25)상에서 종결할 수 있다. 이중-다마신 개구부는 연속적으로 인터커넥트 매체와 같은 도전성 물질로 채워질 수 있다. 적당한 확산 배리어 물질이 선택적으로 도전성 라인(5)과 연속적으로 부가된 인터커넥트 매체 사이에서 형성될 수 있다. 예시적인 실시예에서, 이중-다마신 개구부 내에 형성된 인터커넥트 매체는 위의 도전성 특성으로 아래의 도체 특성을 연결하는 비아로서 기능할 수 있다. 다른 예시적인 실시예들에 따라, 인터커넥트 매체는 다른 기능들을 수행할 수 있다.
본 발명의 기본 개념은 임의의 다양한 이중-다마신 구조들이 형성될 수 있다는 것이다. 특히, 도 4에 도시된 개구부(43)와 같은 개구부가 낮은-k 유전체막들, 또는 도 4에 도시된 두 개의 막들과 같은 복수의 낮은-k 유전체막들을 통해 확장하도록 형성된 후에, 화학적으로 확장된 DUV 포토레지스트는 다음 패턴을 이루기 위해 배열로 도입될 수 있다. 본 발명의 이점은 아민 또는 다른 N-H 염기 그룹들이 낮은-k 유전체막들 내로 내포되지 않는다는 것이고, 따라서 이러한 감광막이 구조들로 도입될 때, 감광막의 영향받은 부분들이 현상액에서 불용성이 되도록 낮은-k 유전체막들로부터 감광막 내로 확산하지 않는다. 따라서 패턴 왜곡(pattern distortion)이 완화되고, 제거되기 힘든 불용성 포토레지스트들이 생성되지 않는다.
앞서 단지 본 발명의 원리들의 도시되었다. 따라서 당업자는 본 명세서에 명시적으로 설명되고 도시되지 않았다고 하더라도 본 발명의 원리들을 구현하고 그 범위와 정신 내에 포함되는 다양한 배열들이 얻어질 수 있다는 것을 인식할 것이다. 또한 본 명세서에 위치된 모든 예들 및 상태적인 언어는 원리적으로 단지 교육적인 목적들을 위하여 명백하게 의도되고 본 발명의 원리들 및 분야를 발전시키는 발명자들에 의해 구성된 개념들을 이해하는데 도움을 주기 위해, 이러한 특별하게 위치된 예들 및 상태들로 제한됨이 없이 해석된다. 또한, 그 특정 예들 뿐만 아니라 본 명세서의 원리들, 양상들, 및 본 발명의 실시예들을 나타내는 모든 기술들은 그의 구조적 및 기능적 동등물들 모두를 포함하는 것으로 의도된다. 부가적으로, 이러한 동등물들은 현재 알려진 동등물들 및 앞으로 발전될 동등물들, 즉, 구조에 상관없이, 동일한 기능을 수행하는 발전된 임의의 요소들 모두를 포함한다. 따라서 본 발명의 범위는, 본 명세서에 도시되고 설명된 예시적인 실시예들에 한정되도록 의도되지 않는다. 그 보다, 본 발명의 범위와 정신은 첨부된 청구항들에 의해 구현된다.
본 발명은 구리 표면 및 질소를 함유하는 배리어층막을 낮은-k 유전 물질로부터 이격시키기 위한 방법 및 구조를 제공한다.

Claims (11)

  1. 구리 함유 구성물과 낮은-k 유전체막 사이에 배치된 배리어층을 포함하는 반도체 제품에 있어서,
    상기 배리어층은 상기 구리 함유 구성물과 경계부를 형성하는, 질소를 포함하고 실질적으로 산소가 없는 제 1 막, 및 상기 낮은-k 유전체막과 경계부를 형성하는, 산소를 포함하고 실질적으로 질소가 없는 제 2 막을 포함하는 합성막 구조를 포함하는, 반도체 제품.
  2. 제 1 항에 있어서,
    상기 제 1 막은 질소-도핑된 실리콘 탄화물을 포함하고, 상기 제 2 막은 산소-도핑된 실리콘 탄화물을 포함하는, 반도체 제품.
  3. 제 1 항에 있어서,
    상기 제 1 막은 실리콘 질화물을 포함하고, 상기 제 2 막은 실리콘 이산화물을 포함하는, 반도체 제품.
  4. 제 1 항에 있어서,
    상기 낮은-k 유전체막은 SiOC-H로 형성되는, 반도체 제품.
  5. 제 1 항에 있어서,
    상기 배리어층은 상기 구리 함유 구성물 상에 형성되고 상기 낮은-k 유전체막은 상기 배리어층 상에 형성되며,
    상기 낮은-k 유전체막 위에 형성된 산소-도핑된 실리콘 탄화물막, 상기 산소-도핑된 실리콘 탄화물막 상에 형성된 다른 낮은-k 유전체막, 및 상기 다른 낮은-k 유전체막 위에 형성된 산소-도핑된 실리콘 탄화물 하드마스크를 더 포함하고,
    2층의 개구부(two-tiered opening)가 상기 산소-도핑된 실리콘 탄화물 하드마스크의 상부표면으로부터 아래로 확장되고, 상기 2층의 개구부는 상기 산소-도핑된 실리콘 탄화물 하드마스크, 상기 다른 낮은-k 유전체막, 및 상기 산소-도핑된 실리콘 탄화물막을 통해 확장하는 보다 넓은 상부, 및 상기 낮은-k 유전체막, 상기 제 2 막, 및 상기 제 1 막을 통해 확장하는 더 좁은 하부를 포함하는, 반도체 제품.
  6. 막 스택(film stack)을 포함하는 반도체 제품에 있어서:
    하부 낮은-k 유전체층;
    상기 낮은-k 유전체층 위에 형성된 에칭-스톱층;
    상기 에칭-스톱층 위에 형성된 상부 낮은-k 유전체층; 및
    상기 상부 낮은-k 유전체층 위에 형성된 하드마스크층을 포함하고, 상기 에칭-스톱층과 상기 하드마스크층의 각각은 산소-도핑된 실리콘 탄화물로 형성되는, 반도체 제품.
  7. 막 스택을 포함하는 반도체 제품에 있어서:
    구리를 함유하는 표면;
    상기 구리를 함유하는 표면 위에 배치된 질소를 함유하는 제 1 배리어층;
    상기 제 1 배리어층 위에 배치된 산소-도핑된, 실질적으로 질소가 없는 제 2 배리어층;
    상기 제 2 배리어층 위에 배치된 제 1 낮은-k 유전체막;
    상기 제 1 낮은-k 유전체막 위에 배치된 산소-도핑된 실리콘 탄화물 에칭-스톱층;
    상기 에칭-스톱층 위에 배치된 제 2 낮은-k 유전체막; 및
    상기 제 2 낮은-k 유전체막 위에 배치된 산소-도핑된 실리콘 탄화물 하드마스크막을 포함하는, 반도체 제품.
  8. 반도체 제품을 형성하기 위한 공정에 있어서:
    암모니아를 함유하는 화학물로 표면을 처리하는 단계;
    상기 표면 위에 제 1 배리어층을 형성하는 단계로서, 상기 제 1 배리어층은 그 안에 질소를 포함하고 실질적으로 산소가 없는, 상기 제 1 배리어층 형성 단계;
    상기 제 1 배리어층 위에 제 2 배리어층을 형성하는 단계로서, 상기 제 2 배리어층은 그 안에 산소를 포함하고 실질적으로 질소가 없는, 상기 제 2 배리어층 형성 단계; 및
    상기 제 2 배리어층 위에 낮은-k 유전체막을 형성하는 단계를 포함하는, 반도체 제품 형성 공정.
  9. 제 8 항에 있어서,
    상기 표면을 상기 처리 단계 전에 유기 부식 억제물(organic corrosion inhibitor)로 코팅하는 단계를 더 포함하고, 상기 처리 단계는 상기 부식 억제물을 제거하고 금속 산화물을 제거할 수 있는 상기 암모니아를 함유하는 화학물을 포함하는, 반도체 제품 형성 공정.
  10. 제 9 항에 있어서,
    상기 낮은-k 유전체막 위에 산소-도핑된 실리콘 탄화물 에칭-스톱층을 형성하고, 상기 에칭-스톱층 위에 다른 낮은-k 유전체막을 형성하고, 상기 다른 낮은-k 유전체막 위에 산소-도핑된 실리콘 탄화물 하드마스크층을 형성하는 단계,
    상기 하드마스크층, 상기 다른 낮은-k 유전체막, 상기 에칭-스톱층 및 상기 낮은-k 유전체막을 통해 제 1 폭을 갖는 제 1 개구부를 에칭하고, 상기 제 2 배리어층에서 종결하는 단계, 및
    상기 제 1 폭보다 넓은 폭을 갖고 적어도 상기 하드마스크층 및 상기 다른 낮은-k 유전체막을 통해 확장하는 제 2 개구부를 패터닝 및 형성하는 단계로서, 상기 패터닝 단계는 상기 하드마스크층 위 및 상기 제 1 개구부 내에 깊은-UV 포토레지스트 막을 형성하는 단계를 포함하며, 상기 깊은-UV 포토레지스트는 그 안에 산촉매제들(acid catalysts)을 포함하는, 반도체 제품 형성 공정.
  11. 반도체 제품을 형성하기 위한 공정에 있어서:
    구리 표면을 제공하는 단계;
    암모니아 플라즈마로 상기 구리 표면을 처리하는 단계;
    상기 구리 표면 위에 제 1 배리어층을 형성하는 단계로서, 상기 제 1 배리어층은 그 안에 질소를 포함하고 실질적으로 산소가 없는, 상기 제 1 배리어층 형성 단계;
    상기 제 1 배리어층 위에 산소-도핑된 실리콘 탄화물의 제 2 배리어층을 형성하는 단계; 및
    상기 제 2 배리어층 위에 다공성 낮은-k 유전체막(porous low-k dielectric film)을 형성하는 단계를 포함하는, 반도체 제품 형성 공정.
KR1020030000063A 2002-01-02 2003-01-02 질소함유부와 산소함유부를 포함하는 분할 배리어층 KR100759721B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/038,371 2002-01-02
US10/038,371 US6879046B2 (en) 2001-06-28 2002-01-02 Split barrier layer including nitrogen-containing portion and oxygen-containing portion

Publications (2)

Publication Number Publication Date
KR20030058963A KR20030058963A (ko) 2003-07-07
KR100759721B1 true KR100759721B1 (ko) 2007-09-20

Family

ID=21899553

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030000063A KR100759721B1 (ko) 2002-01-02 2003-01-02 질소함유부와 산소함유부를 포함하는 분할 배리어층

Country Status (5)

Country Link
US (1) US6879046B2 (ko)
JP (1) JP4422403B2 (ko)
KR (1) KR100759721B1 (ko)
GB (3) GB2387027B (ko)
TW (1) TWI281224B (ko)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303523B2 (en) * 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6593247B1 (en) * 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6660656B2 (en) * 1998-02-11 2003-12-09 Applied Materials Inc. Plasma processes for depositing low dielectric constant films
JP5307963B2 (ja) * 2000-06-23 2013-10-02 ハネウェル・インターナショナル・インコーポレーテッド 誘電フィルム及び材料における疎水性を回復する方法
US6759327B2 (en) * 2001-10-09 2004-07-06 Applied Materials Inc. Method of depositing low k barrier layers
US6783862B2 (en) * 2001-12-13 2004-08-31 International Business Machines Corporation Toughness, adhesion and smooth metal lines of porous low k dielectric interconnect structures
US7091137B2 (en) * 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US6890850B2 (en) * 2001-12-14 2005-05-10 Applied Materials, Inc. Method of depositing dielectric materials in damascene applications
US6838393B2 (en) * 2001-12-14 2005-01-04 Applied Materials, Inc. Method for producing semiconductor including forming a layer containing at least silicon carbide and forming a second layer containing at least silicon oxygen carbide
US20030170992A1 (en) * 2002-03-08 2003-09-11 Farber David Gerald Method of passivating and/or removing contaminants on a low-k dielectric/copper surface
US20030194496A1 (en) * 2002-04-11 2003-10-16 Applied Materials, Inc. Methods for depositing dielectric material
US6699748B2 (en) * 2002-05-30 2004-03-02 Mitsubishi Denki Kabushiki Kaisha Method of fabricating capacitor having a photosensitive resin layer as a dielectric
JP2004014841A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
US6740579B2 (en) * 2002-06-18 2004-05-25 Intel Corporation Method of making a semiconductor device that includes a dual damascene interconnect
US6927178B2 (en) * 2002-07-11 2005-08-09 Applied Materials, Inc. Nitrogen-free dielectric anti-reflective coating and hardmask
US7105460B2 (en) * 2002-07-11 2006-09-12 Applied Materials Nitrogen-free dielectric anti-reflective coating and hardmask
US7001833B2 (en) * 2002-09-27 2006-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming openings in low-k dielectric layers
US7749563B2 (en) * 2002-10-07 2010-07-06 Applied Materials, Inc. Two-layer film for next generation damascene barrier application with good oxidation resistance
CN100352036C (zh) * 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
AU2003291348A1 (en) * 2002-10-31 2004-05-25 Advanced Micro Devices, Inc. An improved barrier layer for a copper metallization layer including a low k dielectric
DE10250889B4 (de) * 2002-10-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte SiC-Barrierenschicht für eine Kupfermetallisierungsschicht mit einem Dielektrikum mit kleinem ε und Verfahren zur Herstellung derselben
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
US6774031B2 (en) * 2002-12-17 2004-08-10 Texas Instruments Incorporated Method of forming dual-damascene structure
US6790788B2 (en) * 2003-01-13 2004-09-14 Applied Materials Inc. Method of improving stability in low k barrier layers
US7041230B2 (en) 2003-01-21 2006-05-09 Lam Research Corporation Method for selectively etching organosilicate glass with respect to a doped silicon carbide
US7709371B2 (en) * 2003-01-25 2010-05-04 Honeywell International Inc. Repairing damage to low-k dielectric materials using silylating agents
KR101040687B1 (ko) * 2003-01-25 2011-06-10 허니웰 인터내셔널 인코포레이티드 손상된 유전체 물질 및 막의 보상 및 회복
US6913992B2 (en) * 2003-03-07 2005-07-05 Applied Materials, Inc. Method of modifying interlayer adhesion
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
TW200428586A (en) * 2003-04-08 2004-12-16 Matsushita Electric Ind Co Ltd Electronic device and the manufacturing method thereof
US20040253378A1 (en) * 2003-06-12 2004-12-16 Applied Materials, Inc. Stress reduction of SIOC low k film by addition of alkylenes to OMCTS based processes
US20050037153A1 (en) * 2003-08-14 2005-02-17 Applied Materials, Inc. Stress reduction of sioc low k films
US8475666B2 (en) * 2004-09-15 2013-07-02 Honeywell International Inc. Method for making toughening agent materials
US7803705B2 (en) * 2004-01-13 2010-09-28 Tokyo Electron Limited Manufacturing method of semiconductor device and film deposition system
JP4715207B2 (ja) * 2004-01-13 2011-07-06 東京エレクトロン株式会社 半導体装置の製造方法及び成膜システム
US7052932B2 (en) * 2004-02-24 2006-05-30 Chartered Semiconductor Manufacturing Ltd. Oxygen doped SiC for Cu barrier and etch stop layer in dual damascene fabrication
US7030041B2 (en) * 2004-03-15 2006-04-18 Applied Materials Inc. Adhesion improvement for low k dielectrics
US20050233555A1 (en) * 2004-04-19 2005-10-20 Nagarajan Rajagopalan Adhesion improvement for low k dielectrics to conductive materials
US7229911B2 (en) * 2004-04-19 2007-06-12 Applied Materials, Inc. Adhesion improvement for low k dielectrics to conductive materials
US20050277302A1 (en) * 2004-05-28 2005-12-15 Nguyen Son V Advanced low dielectric constant barrier layers
US7229041B2 (en) * 2004-06-30 2007-06-12 Ohio Central Steel Company Lifting lid crusher
US7288205B2 (en) * 2004-07-09 2007-10-30 Applied Materials, Inc. Hermetic low dielectric constant layer for barrier applications
KR20070060117A (ko) * 2004-09-15 2007-06-12 허니웰 인터내셔널 인코포레이티드 처리제 물질
US20060176683A1 (en) * 2005-02-08 2006-08-10 Chen-Cheng Chien Outdoor light
US7678712B2 (en) * 2005-03-22 2010-03-16 Honeywell International, Inc. Vapor phase treatment of dielectric materials
US20070059913A1 (en) * 2005-09-15 2007-03-15 King Sean W Capping layer to reduce amine poisoning of photoresist layers
US7863663B2 (en) 2006-04-07 2011-01-04 Micron Technology, Inc. Hybrid electrical contact
US20080014739A1 (en) * 2006-06-28 2008-01-17 Texas Instruments Incorporated Silicon nitride/oxygen doped silicon carbide etch stop bi-layer for improved interconnect reliability
US8129235B2 (en) 2007-03-15 2012-03-06 United Microelectronics Corp. Method of fabricating two-step self-aligned contact
US20090026924A1 (en) * 2007-07-23 2009-01-29 Leung Roger Y Methods of making low-refractive index and/or low-k organosilicate coatings
JP5014356B2 (ja) * 2009-01-15 2012-08-29 パナソニック株式会社 半導体装置の製造方法
CN102427053A (zh) * 2011-06-17 2012-04-25 上海华力微电子有限公司 预防超低介电常数薄膜损伤的方法
US9029171B2 (en) * 2012-06-25 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Self repairing process for porous dielectric materials
US10673288B2 (en) 2013-10-31 2020-06-02 General Electric Company Method for forming a nitrogenation barrier and machine formed using a body having the nitrogenation barrier
CN103943528B (zh) * 2014-03-24 2016-09-28 上海华力微电子有限公司 用于ndc薄膜的离线监控方法
US10707123B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of interconnect structures
US10714421B2 (en) * 2017-08-29 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with self-aligned conductive features
CN111276456B (zh) * 2020-02-18 2020-12-04 合肥晶合集成电路有限公司 半导体器件及其制造方法
CN112201570A (zh) * 2020-09-24 2021-01-08 上海华力集成电路制造有限公司 一种减少光刻胶中毒的工艺方法
US11661646B2 (en) 2021-04-21 2023-05-30 General Electric Comapny Dual phase magnetic material component and method of its formation
US11926880B2 (en) 2021-04-21 2024-03-12 General Electric Company Fabrication method for a component having magnetic and non-magnetic dual phases
US20230060269A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Forming Interconnect Structures in Semiconductor Devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010030225A (ko) * 1999-09-01 2001-04-16 조셉 제이. 스위니 Hdp-fsg 박막에 배리어층의 부착을 개선시키기 위한방법
KR20010062663A (ko) * 1999-12-23 2001-07-07 조셉 제이. 스위니 고밀도 플라즈마 반응로내의 질화 실리콘의 인시튜 증착및 집적화

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2695585B2 (ja) * 1992-12-28 1997-12-24 キヤノン株式会社 光起電力素子及びその製造方法、並びにそれを用いた発電装置
US5494859A (en) * 1994-02-04 1996-02-27 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
JP3660391B2 (ja) * 1994-05-27 2005-06-15 株式会社東芝 半導体装置の製造方法
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
TW374946B (en) 1997-12-03 1999-11-21 United Microelectronics Corp Definition of structure of dielectric layer patterns and the manufacturing method
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
US6025264A (en) 1998-02-09 2000-02-15 United Microelectronics Corp. Fabricating method of a barrier layer
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6420261B2 (en) 1998-08-31 2002-07-16 Fujitsu Limited Semiconductor device manufacturing method
US6071809A (en) * 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
US6083822A (en) * 1999-08-12 2000-07-04 Industrial Technology Research Institute Fabrication process for copper structures
US6313025B1 (en) * 1999-08-30 2001-11-06 Agere Systems Guardian Corp. Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit
US6297162B1 (en) * 1999-09-27 2001-10-02 Taiwan Semiconductor Manufacturing Company Method to reduce silicon oxynitride etch rate in a silicon oxide dry etch
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer
FR2802336B1 (fr) * 1999-12-13 2002-03-01 St Microelectronics Sa Structure d'interconnexions de type damascene et son procede de realisation
TW478101B (en) 2000-03-23 2002-03-01 Ibm Structure for protecting copper interconnects in low dielectric constant materials from oxidation
TW501232B (en) 2000-04-04 2002-09-01 Agere Syst Guardian Corp High density plasma-fluorinated silicon glass process stack and method of manufacture therefor
US6265321B1 (en) * 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps
US6323121B1 (en) 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
US6632478B2 (en) * 2001-02-22 2003-10-14 Applied Materials, Inc. Process for forming a low dielectric constant carbon-containing film
US6562416B2 (en) * 2001-05-02 2003-05-13 Advanced Micro Devices, Inc. Method of forming low resistance vias
US7091137B2 (en) * 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US6890850B2 (en) * 2001-12-14 2005-05-10 Applied Materials, Inc. Method of depositing dielectric materials in damascene applications
WO2003052168A2 (en) * 2001-12-19 2003-06-26 Akzo Nobel N.V. Electrode
US20030181034A1 (en) * 2002-03-19 2003-09-25 Ping Jiang Methods for forming vias and trenches with controlled SiC etch rate and selectivity
US7094705B2 (en) * 2004-01-20 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-step plasma treatment method to improve CU interconnect electrical performance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010030225A (ko) * 1999-09-01 2001-04-16 조셉 제이. 스위니 Hdp-fsg 박막에 배리어층의 부착을 개선시키기 위한방법
KR20010062663A (ko) * 1999-12-23 2001-07-07 조셉 제이. 스위니 고밀도 플라즈마 반응로내의 질화 실리콘의 인시튜 증착및 집적화

Also Published As

Publication number Publication date
US20030003765A1 (en) 2003-01-02
GB2422721A (en) 2006-08-02
GB0600374D0 (en) 2006-02-15
KR20030058963A (ko) 2003-07-07
TWI281224B (en) 2007-05-11
US6879046B2 (en) 2005-04-12
GB0600372D0 (en) 2006-02-15
JP2003243505A (ja) 2003-08-29
JP4422403B2 (ja) 2010-02-24
GB0228196D0 (en) 2003-01-08
GB2422721B (en) 2006-09-13
GB2387027A (en) 2003-10-01
TW200401393A (en) 2004-01-16
GB2387027B (en) 2006-07-12
GB2422722B (en) 2006-09-13
GB2422722A (en) 2006-08-02

Similar Documents

Publication Publication Date Title
KR100759721B1 (ko) 질소함유부와 산소함유부를 포함하는 분할 배리어층
US6798043B2 (en) Structure and method for isolating porous low-k dielectric films
US6617244B2 (en) Etching method
KR100518700B1 (ko) 전자 디바이스의 제조 방법
US6720132B2 (en) Bi-layer photoresist dry development and reactive ion etch method
US7125793B2 (en) Method for forming an opening for an interconnect structure in a dielectric layer having a photosensitive material
US7494934B2 (en) Method of etching carbon-containing layer and method of fabricating semiconductor device
US7067235B2 (en) Bi-layer photoresist dry development and reactive ion etch method
US6713386B1 (en) Method of preventing resist poisoning in dual damascene structures
US6605536B2 (en) Treatment of low-k dielectric films to enable patterning of deep submicron features
CN101330039A (zh) 利用通孔塞消除负载效应的方法
JP2006128542A (ja) 電子デバイスの製造方法
US20040175933A1 (en) Method of forming wiring structure
JP2004207712A (ja) 集積回路を製造する方法
KR20070008118A (ko) 반도체소자의 금속 콘택 형성방법
JP2001168192A (ja) 半導体装置の製造方法
KR100575227B1 (ko) 반도체 장치 및 그 제조 방법
US8084350B2 (en) Method for manufacturing semiconductor device
JP2006148003A (ja) 半導体装置の製造方法及び半導体装置
KR20020028492A (ko) 반도체 소자의 콘택홀 형성 방법
KR20000039692A (ko) 반도체장치의 비어홀 형성방법
KR20050035983A (ko) 반도체 소자의 구리 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130820

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 12