KR100732266B1 - 집적 메모리 - Google Patents
집적 메모리 Download PDFInfo
- Publication number
- KR100732266B1 KR100732266B1 KR1020000063482A KR20000063482A KR100732266B1 KR 100732266 B1 KR100732266 B1 KR 100732266B1 KR 1020000063482 A KR1020000063482 A KR 1020000063482A KR 20000063482 A KR20000063482 A KR 20000063482A KR 100732266 B1 KR100732266 B1 KR 100732266B1
- Authority
- KR
- South Korea
- Prior art keywords
- amplifier unit
- word line
- conductive structure
- wli
- wlsi0
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 33
- 230000000903 blocking effect Effects 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 230000003321 amplification Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명의 집적 메모리는 셀 필드(MA)의 외부에 배치된 행 디코더(RDEC)의 출력 신호용 제 1 증폭기 유닛(DRVi)에 부가해서 제 2 증폭기 유닛(H)을 포함한다는 것이 종래의 메모리와 다르다. 상기 제 2 증폭기 유닛(H)은 제 1 증폭기 유닛(DRVi)로부터 워드 라인으로 구동되는 디코더 신호를 증폭시키기 위해 사용되며 제 1 증폭기 유닛과는 달리 셀 필드(MA)의 내부에 배치된다. 부가의 제 2 증폭기 유닛(H)에 의해, 예컨대 워드 라인(WLi) 상에서 크로스토크에 의해 야기된 간섭이 억제된다.
Description
도 1은 본 발명에 따른 메모리의 제 1 실시예를 도시한 도면.
도 2는 집적 메모리의 제 2 실시예를 도시한 도면.
본 발명은 청구항 제 1항의 서문에 따른 집적 메모리에 관한 것이다.
이러한 집적 메모리는 예컨대 유럽 특허 공개 제 0 428 785 A1호에 공지되어 있다. 여기서, 셀 필드 블록 사이에는 워드 라인을 구동시키기 위한 드라이버 단이 배치된다. 상기 드라이버 단은 워드 디코더의 출력 신호를 구동시킨다.
소위 "폴디드(folded) 비트 라인 구조"에서는 하나의 비트 라인 쌍의 2개의 비트 라인이 메모리의 하나의 와이어링 평면에서 서로 평행하게 연장된다. 메모리 액세스 시, 2개의 관련 비트 라인은 반대 전위, 즉 논리 1 및 논리 0을 야기시킨다. 비트 라인과 교차하는 워드 라인 상에서 상기 비트 라인에 의해 야기되는 간섭은 그것의 반대 전위로 인해 적어도 부분적으로 보상된다. 미래의 메모리에는 소위 "버티컬 폴디드 비트 라인 구조"가 고려된다. 상기 구조에서는 하나의 비트 라인 쌍의 2개의 비트 라인이 메모리의 하나의 공통 와이어링 평면에 연장되지 않고, 상이한 와이어링 평면에 층층이 연장된다. 따라서, 이러한 메모리에서는 비트 라인을 교차하는 워드 라인 상에서 용량성 커플링으로 인해 야기되는 간섭의 보상이 더 이상 이루어지지 않는다. 따라서, 이러한 메모리에서는 워드 라인에 존재하는 신호가 허용되지 않는 방식으로 간섭받을 수 있다.
본 발명의 목적은 전술한 간섭에 의한 영향이 피해지는 청구항 제 1 항의 전제부에 제시된 방식의 집적 메모리를 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 집적 메모리에 의해 달성된다. 본 발명의 바람직한 실시예 및 개선예는 청구범위의 종속항에 제시된다.
본 발명에 따라 워드 라인 마다 적어도 하나의 부가적 제 2 증폭기 유닛이, 제 1 증폭기 유닛으로부터 워드 라인으로 구동되는 디코더 신호를 증폭시키기 위해 제공되고, 상기 제 2 증폭기 유닛은 셀 필드의 내부에 배치되며 관련 워드 라인에 접속된다.
제 2 증폭기 유닛은 셀 필드에서 국부적으로 그것에 공급되는 디코더 신호를 증폭시킨다. 디코더 신호의 부가 증폭에 의해, 예컨대 비트 라인 상에서 발생하는 신호 교체로 인해 크로스토크에 의해 야기될 수 있는 간섭에 의한 상기 신호의 영향이 피해진다.
제 2 증폭기 유닛은 홀딩 회로이며, 상기 홀딩 회로는 그것에 공급된 디코더 신호를 증폭시키지만, 디코더 신호가 이동되는 신호 경로, 즉 각각의 워드 라인에 의해 형성된 신호 경로에 배치되지 않는다. 이로 인해, 제 2 증폭기 유닛의 존재로 인한 워드 라인 상에서 디코더 신호의 전달 시간 지연이 발생하지 않는다.
제 2 증폭기 유닛은 예컨대 관련 제 1 증폭기 유닛의 반대편에 놓인 관련 워드 라인의 단부에 배치될 수 있다. 이것은 워드 라인에서 전달되는 디코더 신호가 가장 약한 곳에서 증폭된다는 장점을 갖는데, 그 이유는 거기서 제 1 증폭기 유닛에 대한 간격이 가장 크기 때문이다.
이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 비트 라인(BL)과 워드 라인(WLi)의 교차점에 배치된 메모리 셀(MC)을 가진 집적 메모리를 도시한다. 편의상, 도 1에는 하나의 비트 라인(BL) 및 3개의 워드 라인(WLi)만이 도시된다. 비트 라인(BL)의 선택은 (도시되지 않은) 열 디코더에 의해 메모리에 공급된 열 어드레스에 따라 이루어진다. 워드 라인(WLi) 중 하나의 선택은 행 디코더(RDEC)에 의해 이것에 공급된 행 어드레스(RADR)에 따라 이루어진다. 행 디코더(RDEC)에 의해 발생된 상응하는 디코더 신호가 제 1 증폭기 유닛(DRVi)을 통해 워드 라인(WLi)에 공급된다. 제 1 증폭기 유닛(DRVi)은 이러한 메모리에서 통상적인 바와 같이 셀 필드(MA)의 외부에 배치된다. 상기 제 1 증폭기 유닛(DRVi)은 셀 필드(MA)의 에지에서 그것에 할당된 워드 라인(WLi)의 한 단부에 접속된다.
본 발명에 따라 워드 라인(WLi)에 있는 디코더 신호를 증폭하기 위해 사용되는 제 2 증폭기 유닛(H)이 홀딩 회로의 형태로 셀 필드(MA)의 내부에 배치된다. 각각의 홀딩 회로는 평행하게 배치된 2개의 인버터(D)를 포함한다. 홀딩 회로(H)는 제 1 증폭기 유닛(DRVi)의 반대편에 놓인 워드 라인(WLi)의 단부에 배치된다. 이로 인해, 워드 라인에 존재하는 디코더 신호 중 신호가 가장 약한 곳에서 증폭된다.
도 2는 워드 라인(WLi)의 구성이 도 1의 실시예와는 다른 집적 메모리의 제 2 실시예를 나타낸다. 각각의 워드 라인(WLi)은 메모리의 상이한 와이어링 평면에 배치된 제 1 전도성 구조(WLSi0) 및 제 2 전도성 구조(WLSi1, WLSi2, WLSi3)를 포함한다. 2개의 상이한 와이어링 평면은 메모리의 층층이 배열된 전도성 층에 의해 형성된다. 제 1 전도성 구조(WLSi0)는 금속, 예컨대 알루미늄으로 형성된다. 제 2 전도성 구조(WLSi1, WLSi2, WLSi3)는 폴리실리콘으로 구현된다. 제 1 전도성 구조(WLSi0)는 일체로 형성되는 한편, 제 2 전도성 구조(WLSi1, WLSi2, WLSi3)는 차단부에 의해 서로 분리되는 다수의 세그먼트로 분할된다. 각각의 세그먼트는 상응하는 관통 접속을 통해 관련 제 1 전도성 구조(WLSi0)에 접속된다.
제 2 전도성 구조물(WLSi1, WLSi2, WLSi3)은 메모리 셀(MC)의 선택 트랜지스터(T)의 게이트를 형성한다. 도 2에는 메모리 셀(MC) 중 하나가 명확하게 도시된다. 비트 라인(BL)은 선택 트랜지스터(T)의 제어 가능한 구간을 통해 메모리 셀(MC)의 메모리 커패시터(C)의 한 전극에 접속된다. 메모리 커패시터(C)의 다른 전극은 접지에 접속된다.
도 2에서 제 2 전도성 구조(WLSi1, WLSi2, WLSi3)의 각각의 세그먼트가 다수의 비트 라인(BL)과 교차되므로, 각각의 세그먼트가 다수의 메모리 셀(MC)에 접속된다. 편의상, 도 2에는 비트 라인(BL) 중 하나가 도시된다.
도 2에 도시된 메모리는 워드 라인(WLi) 마다 다수의 제 2 증폭기 유닛(H)을 포함한다. 상기 증폭기는 제 2 전도성 구조(WLSi1, WLSi2, WLSi3)의 세그먼트 사이의 차단부가 있는 곳에 배치된다. 또한, 상기 영역에서는 차단부의 존재로 인해 장소가 제공된다. 상기 장소는 제 2 증폭기 유닛(H)을 구현하는데 사용된다. 워드 라인(WLi) 당 다수의 제 2 증폭기 유닛(H)을 제공함으로써, 각각의 제 2 증폭기 유닛(H)이 비교적 작게 설계될 수 있다. 그럼에도 워드 라인(WLi)에서 전달되는 디코더 신호에서 충분한 증폭이 이루어지고, 그에 따라 간섭의 충분한 보상이 이루어진다.
도 2에서 제 2 증폭기 유닛(H)이 도시된 홀딩 회로로 구현되지 않고 디코더 신호의 전달 경로에 직접 배치된 증폭기 유닛으로 구현될 수 있기는 하지만, 이것은 워드 라인(WLi) 또는 그것의 제 1 도전성 구조(WLSi0)로 디코더 신호의 전달 속도가 감소되는 것을 의미하며, 이것은 종종 바람직하지 못하다.
본 발명에 따른 집적 메모리에서는 간섭에 의한 영향이 감소된다.
Claims (4)
- 집적 메모리로서,각각 상이한 와이어링 평면에 배치된 제 1 전도성 구조(WLSi0) 및 제 2 전도성 구조(WLSi1, WLSi2, WLSi3)에 의해 형성되는 워드 라인(WLi);상기 워드 라인과 교차하는 비트 라인;셀 필드(MA)의 내부에서 상기 워드 라인(WLi)과 상기 비트 라인(BL)의 교차점에 배치되고, 메모리 셀의 선택을 위한 선택 소자(T)를 구비하는 메모리 셀(MC);행 어드레스(RADR)에 따라 행 디코더에 의해 발생되는 디코더 신호를 통해 워드 라인(WLi)을 활성화시키는 행 디코더(RDEC); 및관련 제 2 전도성 구조(WLSi1, WLSi2, WLSi3)의 세그먼트 사이의 한 차단부에서, 상기 제 2 전도성 구조가 배치되어 있는 상기 와이어링 평면들 중 하나의 와이어링 평면에 배치되고 상기 제 1 전도성 구조(WLSi0)에 접속되어, 상기 제 1 전도성 구조로 전달되는 디코더 신호를 증폭시키는 제 2 증폭기 유닛(H)을 포함하고,상기 워드 라인(WLi)은 상기 선택 소자(T)의 제어 단자에 접속되고,상기 행 디코더(RDEC)는 출력측에 제 1 증폭기 유닛(DRVi)을 가지고, 상기 제 1 증폭기 유닛(DRVi)은 디코더 신호를 이용하여 상기 워드 라인(WLi)을 구동시키며, 상기 제 1 증폭기 유닛의 출력은 셀 필드(MA)의 에지에서 관련 워드 라인의 단부에 접속되고,제 1 증폭기 유닛(DRVi)에 의해 워드 라인을 구동시키는 디코더 신호를 증폭시키기 위해 상기 워드 라인(WLi)마다 적어도 하나의 제 2 증폭기 유닛(H)이 제공되고, 상기 제 2 증폭기 유닛(H)은 셀 필드(MA)의 내부에 배치되어 관련 워드 라인에 접속되며,상기 제 1 전도성 구조(WLSi0) 각각은 일체로 형성되고,상기 제 2 전도성 구조(WLSi1, WLSi2, WLSi3) 각각은 다수의 세그먼트들을 포함하며, 상기 세그먼트들은 상기 차단부에 의해 서로 분리되어 각각 관련된 제 1 전도성 구조(WLSi0)에 접속되는, 집적 메모리.
- 제 1항에 있어서,상기 제 1 전도성 구조(WLSi0)는 금속을 포함하고, 상기 제 2 전도성 구조(WLSi1, WLSi2, WLSi3)가 폴리실리콘을 포함하는 것을 특징으로 하는 집적 메모리.
- 제 1항에 있어서,상기 제 2 증폭기 유닛(H)은 관련 워드 라인(WLi)의 단부들 중에서 관련 제 1 증폭기 유닛(DRVi)으로부터 멀리 떨어진 단부에 배치되는 것을 특징으로 하는 집적 메모리.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 제 2 증폭기 유닛(H)은 홀딩 회로(holding circuit)인 것을 특징으로 하는 집적 메모리.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19952258A DE19952258A1 (de) | 1999-10-29 | 1999-10-29 | Integrierter Speicher |
| DE19952258.8 | 1999-10-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010051287A KR20010051287A (ko) | 2001-06-25 |
| KR100732266B1 true KR100732266B1 (ko) | 2007-06-25 |
Family
ID=7927387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000063482A KR100732266B1 (ko) | 1999-10-29 | 2000-10-27 | 집적 메모리 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6295219B1 (ko) |
| JP (1) | JP2001167577A (ko) |
| KR (1) | KR100732266B1 (ko) |
| CN (1) | CN1299136A (ko) |
| DE (1) | DE19952258A1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7881126B2 (en) * | 2007-05-31 | 2011-02-01 | Marvell World Trade Ltd. | Memory structure with word line buffers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880003332A (ko) * | 1986-08-27 | 1988-05-16 | 이반 밀러 레르너 | 집적 메모리 회로 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150189A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Memory circuit |
| JPS61194695A (ja) * | 1985-02-22 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | ワ−ド線クランプ回路 |
| JPS62183096A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | ライン駆動回路 |
| JPS648587A (en) * | 1987-07-01 | 1989-01-12 | Hitachi Ltd | Semiconductor device |
| DE58907014D1 (de) | 1989-11-24 | 1994-03-24 | Siemens Ag | Halbleiterspeicher. |
| JP3333352B2 (ja) * | 1995-04-12 | 2002-10-15 | 株式会社東芝 | 半導体記憶装置 |
| US6034913A (en) * | 1997-09-19 | 2000-03-07 | Siemens Microelectronics, Inc. | Apparatus and method for high-speed wordline driving with low area overhead |
| DE19908205C1 (de) * | 1999-02-25 | 2000-04-13 | Siemens Ag | Integrierter Speicher |
-
1999
- 1999-10-29 DE DE19952258A patent/DE19952258A1/de not_active Ceased
-
2000
- 2000-10-26 JP JP2000327457A patent/JP2001167577A/ja active Pending
- 2000-10-27 KR KR1020000063482A patent/KR100732266B1/ko not_active IP Right Cessation
- 2000-10-28 CN CN00133359A patent/CN1299136A/zh active Pending
- 2000-10-30 US US09/699,982 patent/US6295219B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880003332A (ko) * | 1986-08-27 | 1988-05-16 | 이반 밀러 레르너 | 집적 메모리 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19952258A1 (de) | 2001-05-10 |
| CN1299136A (zh) | 2001-06-13 |
| US6295219B1 (en) | 2001-09-25 |
| JP2001167577A (ja) | 2001-06-22 |
| KR20010051287A (ko) | 2001-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4748591A (en) | Semiconductor memory | |
| KR100576844B1 (ko) | 반도체집적회로장치 | |
| US5313426A (en) | Semiconductor memory device | |
| US5815428A (en) | Semiconductor memory device having hierarchical bit line structure | |
| JPH0562461A (ja) | 半導体記憶装置 | |
| EP0778580A1 (en) | Semiconductor memory device | |
| US9406352B2 (en) | Semiconductor memory with sense amplifier | |
| US5966338A (en) | Dram with new I/O data path configuration | |
| JP4171502B2 (ja) | メモリ | |
| KR100732266B1 (ko) | 집적 메모리 | |
| US5274585A (en) | Semiconductor memory device | |
| US8451676B2 (en) | Semiconductor device with signal lines and shield lines | |
| US7675807B2 (en) | Semiconductor memory device having a word line strap structure and associated configuration method | |
| US5497349A (en) | Dynamic random access memory device having first and second I/O line groups isolated from each other | |
| US20020085405A1 (en) | Memory architecture with controllable bitline lengths | |
| US6144590A (en) | Semiconductor memory having differential bit lines | |
| US9443573B2 (en) | Semiconductor device including main amplifers between memory cell arrays | |
| KR100569565B1 (ko) | 분할 비트라인 구동장치 | |
| US20070096156A1 (en) | Semiconductor memory device | |
| KR20020071181A (ko) | 계층적 비트 라인 구조를 갖는 반도체 메모리 소자 | |
| KR20010017198A (ko) | 센싱 잡음 및 센싱 전류를 감소시키는 반도체 메모리장치 | |
| KR970063256A (ko) | 공유 데이터 라인 구조를 갖는 반도체 메모리 장치 | |
| KR20000011217A (ko) | 디바이디드워드선방식의반도체기억장치 | |
| EP0415369B1 (en) | Semiconductor memory device | |
| KR100424497B1 (ko) | 반도체 기억 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130607 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140605 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150612 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |