KR100731091B1

KR100731091B1 - 반도체 소자의 피씨엠

Info

Publication number: KR100731091B1
Application number: KR1020050131628A
Authority: KR
Inventors: 오희성
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2007-06-22

Abstract

본 발명은 반도체 소자의 PCM에 관한 것으로, 본 발명에 의한 반도체 소자의 PCM은 반도체소자의 특성테스트를 위한 PCM에 있어서, 제1 열에 소정 간격 이격되도록 형성된 다수 개의 제1 테스트 패턴과, 상기 제1 열의 테스트 패턴들 사이에서 상기 제1 열과 횡방향으로 이웃한 제2 열에 제2 테스트 패턴을 포함하는 테스트패턴을 포함한다.

PCM, 테스트 패턴

Description

반도체 소자의 피씨엠{PCM of semiconductor device}

도 1은 종래기술에 따른 반도체 소자의 피씨엠을 도시한 구조 단면도

도 2는 본 발명에 따른 반도체 소자의 피씨엠을 도시한 구조 단면도

<도면의 주요부분에 대한 부호의 설명>

100: 스크라이브라인 120: 패드영역

140: 테스트패턴

본 발명은 반도체소자의 PCM(process Control Module)에 관한 것이다.

일반적으로, 웨이퍼 상에 각각의 반도체 칩을 만들고, 각각의 반도체 칩 경계면 사이인 스크라이브 레인(ScribeLane)에서 공정이 제대로 진행되었는지를 검사(monitoring)하게 된다. 이를 위해 트랜지스터 특성이나 저항값 등을 측정할 수 있는 테스트 패턴이 포함된 PCM(process Control Module)을 삽입하여, 공정 완료 후 상기 PCM을 테스트하여 공정이 제대로 진행되었는지 검사하게 된다.

또한, 반도체 웨이퍼 내에 상기 스크라이브 레인이 한정되어 있기 때문에 이러한 PCM을 제한적으로 삽입할 수밖에 없으므로 최대한 패턴을 밀집(Compact)되게 만들기 위해 많은 노력을 기울이고 있다.

도 1은 종래기술에 따른 스크라이브영역에 배치된 PCM의 구조단면도로써, PCM(10)에는 일렬로 배열된 테스트 패턴(14)과 이 테스트 패턴(14)들 사이에 위치된 패드영역(12)이 구비된다.

한편, 반도체소자의 기능이 다양해지면서 반도체소자 내의 다양한 기능들을 검증할 수 있는 다수의 테스트 패턴이 요구되고, 이 테스트 패턴에 의한 다양한 테스트공정이 수행되고 있다.

그러나, 반도체 소자의 다양한 기능들을 검증하기 위한 테스트 패턴들이 포함된 PCM이 스크라이브 영역내에 삽입되어 테스트가 수행되는 데, 상기 테스트 패턴들의 수가 갈수록 증가되고 있고, PCM이 삽입되는 스크라이브 영역은 한정된 공간을 가지게 됨으로써, 다수의 테스트 패턴들을 포함하는 PCM이 요구되고 있다.

상술한 목적을 달성하기 위한 본 발명은 다수의 테스트 패턴들이 포함되는 반도체 소자의 PCM을 제공함에 있다.

상술한 목적을 달성하기 위한 반도체 소자의 PCM은 반도체소자의 특성테스트를 위한 PCM에 있어서, 제1 열에 소정 간격 이격되도록 형성된 다수 개의 제1 테스트 패턴과, 상기 제1 열의 테스트 패턴들 사이에서 상기 제1 열과 횡방향으로 이웃한 제2 열에 제2 테스트 패턴을 포함하는 테스트패턴을 포함한다.

상기 테스트 패턴에는 상기 제1 열의 제1 테스트 패턴과 이웃하도록 제2 열 에 형성된 제1 패드영역와, 상기 제2 테스트 패턴와 이웃하도록 제1 열에 형성된 제2 패드영역을 포함하는 패드영역을 더 포함한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 '상'에 있다고 언급되어 지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.

상기와 같은 특징을 갖는 본 발명에 따른 반도체소자의 테스트패턴배치법에 대한 실시예들을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 반도체 소자의 PCM을 도시한 구조 단면도이다.

도 2에 도시된 바와 같이, PCM(100)에는 지그재그로 배치된 테스트 패턴(140) 및 상기 일렬로 이웃한 테스트 패턴들(140)의 사이에 위치되어 지그재그로 배치된 패드영역(120)을 구비한다.

즉, 테스트 패턴(140)은 제1 열에 소정 간격 이격되도록 제1 테스트 패턴(140a)이 형성되고, 상기 제1 열의 테스트 패턴들 사이의 (제1 열의 종방향으로 이웃한) 제2 열에 제2 테스트 패턴(140b)이 형성된다.

한편, 상기 패드 영역(120)은 제1 열의 제1 테스트 패턴(140a)과 이웃하도록 제2 열에 제1 패드영역(120a)이 형성되고, 상기 제2 열의 제2 테스트 패턴(140b)와 이웃하도록 제1 열에 제2 패드영역(120b)이 형성된다.

따라서, 상기와 같은 테스트 패턴(140)의 배열은 종래기술의 테스트 패턴(도 1의 14)의 수보다 많은 수의 테스트 패턴이 포함되는 PCM을 형성할 수 있게 되고, 이와 같은 PCM을 스크라이브 라인 내에 위치시킴으로써, 다수의 테스트 패턴을 통해 다수의 테스트를 별도의 공간증대없이 주어진 스크라이브라인 내에서만 해결할 수 있게 된다.

본 발명에 의하면, 지그재그형으로 테스트 패턴이 배열된 PCM을 형성함으로써, 다수개의 테스트 패턴이 삽입된 PCM을 형성할 수 있게 되고, 이와 같은 PCM을 스크라이브 라인 내에 위치시킴으로써, 다수의 테스트 패턴을 통해 다수의 테스트를 별도의 공간증대없이 주어진 스크라이브라인 내에서만 해결할 수 있게 되는 효과가 있다.

Claims

반도체소자의 특성테스트를 위한 PCM에 있어서,

제1 열에 일정 간격 이격되도록 형성된 다수 개의 제1 테스트 패턴과, 상기 제1 열의 테스트 패턴들 사이에서 상기 제1 열과 횡방향으로 이웃한 제2 열에 제2 테스트 패턴을 포함하는 테스트패턴을 포함하는 반도체 소자의 PCM.
제1 항에 있어서, 상기 테스트 패턴에는

상기 제1 열의 제1 테스트 패턴과 이웃하도록 제2 열에 형성된 제1 패드영역와, 상기 제2 테스트 패턴와 이웃하도록 제1 열에 형성된 제2 패드영역을 포함하는 패드영역을 더 포함하는 것을 특징으로 하는 반도체 소자의 PCM.