KR20030000960A - 반도체소자의 테스트패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 테스트패턴 형성방법에 관한 것으로서, 보다 상세하게는 전기적이나 물리적인 메탈브리지 등의 패턴을 측정하는 테스트 패턴을 설계에 지장을 주지 않는 범위에서 메인칩 영역에 삽입함으로써 실제와 동일한 조건의 테스트 패턴을 형성하여 신뢰성 있는 소자를 구현할 수 있으며 반도체 소자의 원할한 불량 분석을 통해 제조시 수율을 향상시킬 수 있는 이점이 있다.

Description

반도체소자의 테스트패턴 형성방법{METHOD FOR FORMING TEST PATTERN SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 테스트패턴 형성방법에 관한 것으로서, 보다 상세하게는 전기적이나 물리적인 메탈브리지 등의 패턴을 측정하는 테스트 패턴을 설계에지장을 주지 않는 범위에서 메인칩 영역에 삽입함으로써 실제와 동일한 조건의 테스트 패턴을 형성하여 신뢰성 있는 소자를 구현할 수 있으며 반도체 소자의 원할한 불량 분석을 통해 제조시 수율을 향상시킬 수 있도록 한 반도체소자의 테스트패턴 형성방법에 관한 것이다.

일반적으로, 테스트 패턴이라 함은, 반도체소자에 형성되는 패턴들과 동일하게 스크라이브 지역이나 일정영역을 지정하여 형성되는 패턴으로, 이 테스트 패턴은 메모리소자에 형성된 패턴들이 정확한 위치 또는 정확한 형태로 형성되었는가와 전기적특성을 측정하여 이를 통해 메인칩의 불량한 패턴의 유무, 전기적 특성 등을 분석하게 된다.

이러한 테스트 패턴에는 콘택의 불량 또는 콘택 저항들을 테스트하기 위한 콘택 패턴과, 패턴과 패턴 사이의 간격 등을 테스트하기 위한 스페이싱 패턴 등이 있다.

도 1은 종래의 방법에 의한 반도체소자의 테스트 패턴 형성방법에 의해 형성된 상태를 나타낸 도면이다.

여기에서 보는 바와 같이 이와 같은 방법은 테크놀로지가 크고 칩 사이즈가 작은 경우의 일반적인 방법으로 테스트 패턴(20)의 어느 부분이든 메인칩(10)과의 거리가 가까우므로 물리적으로 칩과 동일한 테스트 패턴(20)을 용이하게 설계할 수 있었다.

그런데, 요즈음의 0.15㎛, 0.13㎛ 등 고도의 테크놀로지와 MML(Merged Memory Logic) 칩처럼 매우 큰 칩 사이즈와 여러 메탈을 인터컨넥션으로 사용하게되면 아무리 메인 칩과 비슷하게 테스트 패턴을 설계하였다 하여도 그 칩의 영역이 커지는 추세이다.

따라서, 도 2에 도시된 바와 같이 테크놀로지가 작아지고 칩사이즈가 커지게 되면 종래의 방법으로 테스트 패턴(20)을 설계하였을 때 테스트 패턴(20)에서 실제 메인칩(10)까지의 거리는 종래구조 보다 거리가 2배 이상 늘어나게 되어 물리적으로 실제 메인칩(10)의 구조와 같이 설계된 테스트 패턴(20)의 구조는 차이가 있기 마련이다.

그래서, 메인칩과 테스트 패턴의 거리가 멀어지게 되어 물리적으로 똑같은 패턴이 형성되지 않아 실제로 패턴이 형성되어지는 모습이나 전기적인 특성이 달라지고 있기 때문에 반도체소자로 구현후 실제의 메인칩에서부터 얻고자 하는 패턴의 전기적 특성을 테스트 패턴에서 측정하기 때문에 오는 오차는 신뢰성 있는 반도체소자의 구현에 문제점으로 대두되고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 전기적이나 물리적인 메탈브리지 등의 패턴을 측정하는 테스트 패턴을 설계에 지장을 주지 않는 범위에서 메인칩 영역에 삽입함으로써 실제와 동일한 조건의 테스트 패턴을 형성하여 신뢰성 있는 소자를 구현할 수 있으며 반도체 소자의 원할한 불량 분석을 통해 제조시 수율을 향상시킬 수 있도록 한 반도체소자의 테스트패턴 형성방법을 제공함에 있다.

도 1내지 도 2는 종래의 방법에 의한 반도체소자의 테스트패턴 형성방법에 의해 형성된 상태를 나타낸 도면이다.

도 3은 본 발명에 의한 반도체소자의 테스트패턴 형성방법에 의해 형성된 상태를 나타낸 도면이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 메인칩 20 : 테스트 패턴

30 : 더미패턴 지역

상기와 같은 목적을 실현하기 위한 본 발명은 반도체소자의 테스트패턴 형성방법에 있어서, 테스트 패턴을 반도체소자의 메인칩 더미패턴 지역에 형성하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 3은 본 발명에 의한 반도체소자의 테스트패턴 형성방법에 의해 형성된 상태를 나타낸 도면이다.

여기에 도시된 바와 같이 테스트 패턴(20)을 반도체소자의 실제 메인칩(10)에서 전기적이나 물리적인 메탈브리지 등의 패턴을 측정하고자 메인칩(10)의 설계에 지장을 주지 않는 지역에 테스트 패턴(20)을 설계하여 삽입하였다.

이와 같이 메인칩(10)의 설계에 지장을 주지 않는 지역으로 메인칩(10)의 평탄화를 위한 메탈 더미패턴 지역(30)에 적용하면서 메탈 더미패턴을 설계하는 대신에 전기적 물리적으로 측정할 수 있는 테스트 패턴(20)을 메인칩(10) 내부에 설계하여 테스트 패턴 기능과 평탄화 기능을 동시에 달성할 수 있도록 한다.

따라서, 고도의 테크놀로지와 MML(Merged Memory Logic) 칩처럼 매우 큰 칩 사이즈와 여러 메탈을 인터컨넥션으로 사용하게 되어 칩의 영역이 커지는 추세에서메인칩과의 거리상의 문제를 해결하고 칩과 물리적 전기적으로 동일한 패턴을 설계하여 신뢰성이 있도록 하였다.

상기한 바와 같이 본 발명은 전기적이나 물리적인 메탈브리지 등의 패턴을 측정하는 테스트 패턴을 설계에 지장을 주지 않는 범위에서 메인칩 영역에 삽입함으로써 실제와 동일한 조건의 테스트 패턴을 형성하여 신뢰성 있는 소자를 구현할 수 있으며 반도체 소자의 원할한 불량 분석을 통해 제조시 수율을 향상시킬 수 있도록 한 이점이 있다.

또한, 메인칩의 평탄화를 위한 더미패턴 지역에 테스트 패턴을 삽입함으로써 테스트 패턴 기능과 평탄화 기능을 동시에 달성할 수 있는 이점이 있다.

Claims (1)

1. 반도체소자의 테스트패턴 형성방법에 있어서,

   상기 테스트 패턴을 반도체소자의 메인칩 더미패턴 지역에 형성하는 것을 특징으로 하는 반도체소자의 테스트패턴 형성방법.