KR100729080B1 - 인쇄회로기판 및 이를 이용한 반도체패키지 - Google Patents

인쇄회로기판 및 이를 이용한 반도체패키지 Download PDF

Info

Publication number
KR100729080B1
KR100729080B1 KR1020000086251A KR20000086251A KR100729080B1 KR 100729080 B1 KR100729080 B1 KR 100729080B1 KR 1020000086251 A KR1020000086251 A KR 1020000086251A KR 20000086251 A KR20000086251 A KR 20000086251A KR 100729080 B1 KR100729080 B1 KR 100729080B1
Authority
KR
South Korea
Prior art keywords
printed circuit
circuit board
resin layer
open area
chip mounting
Prior art date
Application number
KR1020000086251A
Other languages
English (en)
Other versions
KR20020058214A (ko
Inventor
하선호
김성진
손순진
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020000086251A priority Critical patent/KR100729080B1/ko
Publication of KR20020058214A publication Critical patent/KR20020058214A/ko
Application granted granted Critical
Publication of KR100729080B1 publication Critical patent/KR100729080B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

이 발명은 인쇄회로기판 및 이를 이용한 반도체패키지에 관한 것으로, 반도체칩과 인쇄회로기판의 계면(界面)에서 형성되는 수분을 효율적으로 배출할 수 있도록, 대략 판상의 수지층과; 상기 수지층의 상면 중앙에 카파트레이스로 형성된 칩탑재용 패드와; 상기 칩탑재용 패드의 외주연에 카파트레이스로 형성된 다수의 배선패턴과; 상기 수지층의 하면에 상기 배선패턴과 연결되어 형성된 다수의 볼랜드와; 상기 수지층의 상,하면 및 칩탑재용 패드에 일정두께로 코팅되어 있되, 차후 탑재될 반도체칩 하면의 대각선 방향과 상응하는 위치에는 수분배출용 오픈영역이 형성된 솔더마스크와; 상기 수분배출용 오픈영역의 상호 교차 영역에 상기 칩탑재용 패드 및 수지층을 관통하여 형성된 벤트홀을 포함하여 이루어진 것을 특징으로 함.

Description

인쇄회로기판 및 이를 이용한 반도체패키지{Printed circuit board and semiconductor package using it}
도1a 및 도1b는 종래의 인쇄회로기판을 도시한 평면도 및 저면도이고, 도1c는 이를 이용한 반도체패키지의 단면도이다.
도2a는 본 발명의 제1실시예에 의한 인쇄회로기판을 도시한 평면도이고, 도2b는 도2a의 I-I선 단면도이며, 도2c는 도2a의 인쇄회로기판을 이용한 반도체패키지의 단면도이다.
도3은 본 발명의 제2실시예에 의한 인쇄회로기판을 도시한 평면도이다.
도4a는 본 발명의 제3실시예에 의한 인쇄회로기판을 도시한 평면도이고, 도4b는 도4a의 인쇄회로기판을 이용한 반도체패키지의 단면도이다.
- 도면중 주요 부호에 대한 설명 -
101,102,103; 본 발명에 의한 인쇄회로기판
1; 수지층 2; 칩탑재용 패드
3; 배선패턴 3a; 본드핑거
3b; 비아홀 4; 볼랜드
5; 솔더마스크 6; 더미 패드
7; 벤트홀 8; 수분배출용 오픈영역
9; 제2수분배출용 오픈영역
201,202; 본 발명에 의한 반도체패키지
21; 반도체칩 22; 본드패드
23; 접착제 24; 도전성와이어
25; 봉지재 26; 도전성볼
본 발명은 인쇄회로기판 및 이를 이용한 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 반도체칩과 인쇄회로기판의 계면(界面)에서 형성되는 수분을 효율적으로 배출할 수 있는 인쇄회로기판 및 이를 이용한 반도체패키지에 관한 것이다.
통상 반도체패키지용 인쇄회로기판은 수지층을 기본층으로 하여, 그 표면에는 카파트레이스(Copper Trace, Cu)로 각종 배선패턴이 형성된 것을 말한다. 이러한 인쇄회로기판은 반도체칩이 탑재되고, 상기 반도체칩과 배선패턴이 도전성와이어로 연결된 후, 봉지재로 감싸여지며, 마지막으로 마더보드에 실장될 수 있도록 외부 입출력단자(예를 들면, 도전성볼)가 형성되는 공정을 통하여 반도체패키지로 패키징된다.
이러한 인쇄회로기판(100')의 한예가 도1a 및 도1b에 도시되어 있다. 상기 도1a는 평면도이고, 도1b는 저면도이다. 또한, 상기 인쇄회로기판(100')은 통상 스 트립(Strip) 또는 매트릭스 타입(Matrix type)으로 형성되나 도면에는 어느 한 유닛(Unit)만이 도시되어 있다.
먼저, 도1a를 참조하면 수지층(1')(도1c 참조)을 기본층으로, 그 상면의 중앙에는 카파트레이스로 칩탑재용 패드(2')가 형성되어 있으며, 상기 칩탑재용 패드(2')의 외주연에는 다수의 배선패턴(3')이 대략 방사상으로 형성되어 있다. 상기 배선패턴(3')은 칩탑재용 패드(2')와 가장 근접한 부분에 본드핑거(3a')가 형성되어 있고, 중앙에는 수지층(1') 하면으로 관통된 도전성 비아홀(3b')이 형성되어 있다. 또한, 상기 칩탑재용 패드(2')의 어느 한 모서리 쪽에는 제조 공정중 봉지재(25', 도1c 참조)가 흘러가거나 또는 WBMS(Wire Bonding Monitoring System)에 이용되도록 도전성의 골드게이트(10', Gold Gate)가 형성되어 있다. 상기 골드게이트(10')는 통상 칩탑재용 패드(2') 또는 적어도 하나 이상의 배선패턴(3')과 연결되어 있다.
한편, 상기 배선패턴(3')중 본드핑거(3a')와 골드게이트(10')를 제외한 수지층(1')의 상면 전체는 절연성 수지인 솔더마스크(5') 등으로 코팅되어 있다.
계속해서, 도1b를 참조하면, 상기 수지층(1')(도1c 참조)의 하면 중앙에는 상기 칩탑재용 패드(2')와 대응되는 크기의 더미 패드(6', 도1c 참조)가 형성되어 있고, 상기 더미 패드(6')의 외주연에는 다수의 볼랜드(4')가 배열되어 있다. 여기서, 상기 볼랜드(4')는 상기 도전성 비아홀(3b')을 통하여 상면의 배선패턴(3')과 연결되어 있으며, 상기 볼랜드(4')를 제외한 수지층(1')의 저면 전체는 솔더마스크(5')로 코팅되어 있다.
또한, 상기 인쇄회로기판(100')의 중앙에는 솔더마스크(5'), 카파트레이스로 형성된 칩탑재용 패드(2') 및 더미 패드(6')가 일체로 관통되어 소정 직경의 벤트홀(7')이 형성되어 있다. 상기 벤트홀(7')은 반도체패키지(200', 도1c 참조)의 완성후 반도체칩(21')과 솔더마스크(5') 사이의 계면에서 형성되는 수분의 통기구 역할을 한다. 상기 벤트홀(7')은 통상 반도체칩(21')의 크기가 커질수록, 또는 반도체칩(21')의 작동중 발생되는 열량이 많을 수록 그 직경이 크게 형성된다. 또한, 상기 벤트홀(7')은 도1a 내지 도1c에 비록 1개가 형성되어 있으나, 이는 다수개가 형성될 수도 있다.
도면중 미설명 부호 11'는 반도체패키지(200')의 제조 공정중, 인쇄회로기판(100')의 싱귤레이션 공정에서 사용되는 싱귤레이션홀이다.
이러한 인쇄회로기판(100')이 이용된 반도체패키지(200')가 도1c에 도시되어 있다. 여기서, 인쇄회로기판(100')에 대한 구조는 상술했으므로 이에 대한 설명은 생략한다.
인쇄회로기판(100')의 칩탑재용 패드(2') 표면에 형성된 솔더마스크(5') 표면에는 다수의 본드패드(22')가 형성된 반도체칩(21')이 접착제(23')로 접착되어 있다. 또한, 상기 반도체칩(21')의 본드패드(22')는 인쇄회로기판(100')의 본드핑거(3a')와 도전성와이어(24')로 상호 연결되어 있다. 또한, 상기 반도체칩(21'), 도전성와이어(24') 및 인쇄회로기판(100')의 상면 전체는 봉지재(25')로 봉지되어 외부환경으로부터 보호 가능하게 되어 있다. 또한, 상기 인쇄회로기판(100')의 하면에 형성된 다수의 볼랜드(4')에는 각각 도전성볼(26')이 융착되어 차후 마더보드 에 실장 가능한 형태로 되어 있다.
여기서, 상기 반도체칩(21')의 하면에는 인쇄회로기판(100')의 벤트홀(7')이 위치됨으로써, 제조 공정중 예를 들면, 리플로(Reflow, 인쇄회로기판에 도전성볼을 고온(220~240℃)의 분위기에서 융착하는 공정) 공정이나, 반도체칩(21')의 작동중 발생하는 열에 의해 팽창된 수증기가 상기 벤트홀(7')을 통하여 외부로 배출되도록 되어 있다.
즉, 통상 반도체패키지(200')의 제조 공정중 상기 반도체칩(21')과 칩탑재용 패드(2') 상면의 솔더마스크(5') 사이에는 일정량의 수증기가 분포하게 되는데 이 수증기는 고온의 분위기에서 수백배 팽창하여 팝콘(Popcorn) 현상 또는 계면박리 현상을 유발하는 한 원인이 된다. 그러나, 상기와 같이 인쇄회로기판(100')에 벤트홀(7')을 형성하게 되면, 상기 벤트홀(7')을 통하여 상기 수증기가 외부로 유출됨으로써, 상기와 같은 현상을 억제할 수 있게 된다.
그러나, 종래 인쇄회로기판 및 이를 이용한 반도체패키지는 실제로 수증기에 의해 스트레스를 가장 많이 받는 부분이 반도체칩의 코너인데 이 부분의 수증기는 외부로 효율적으로 방출되지 않아 상기 반도체칩의 코너에서 팝콘이나 계면박리 현상이 대량으로 발생하는 문제가 있다.
또한 종래는 반도체칩이 커질수록, 그 반도체칩의 작동중 발생하는 열량이 큼으로, 그만큼 벤트홀의 직경이 커지게 되고, 따라서 제조 공정중 반도체칩을 칩탑재용 패드에 접착시키는 접착제가 상기 벤트홀을 통하여 외부로 대량 누출되는 문제가 있다. 상기 벤트홀을 통하여 외부로 누출된 접착제는 외관상 상품성을 저하 시킬 뿐만 아니라, 볼랜드를 오염시킬 수 있는 여지를 갖고 있다.
또한, 더미패턴 대신 이 부분에도 배선패턴이 형성될 수 있는데, 상기와 같이 벤트홀의 직경이 커지거나 또는 다수개로 형성될 경우에는, 상기와 같은 배선패턴의 디자인에 심각한 제약을 주게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 첫번째 목적은 수증기에 의해 스트레스를 가장 많이 받는 반도체칩 코너에서의 수증기를 외부로 효율적으로 배출할 수 있는 인쇄회로기판 및 이를 이용한 반도체패키지의 제공에 있다.
본 발명의 두번째 목적은 벤트홀의 직경을 반도체칩의 크기에 비례하여 형성하지 않고 최소의 직경으로 형성하더라도, 수분 배출율이 높은 인쇄회로기판 및 이릉 이용한 반도체패키지의 제공에 있다.
본 발명의 세번째 목적은 접착제 또는 봉지재가 벤트홀을 통하여 외부로 유출되지 않토록 억제할 수 있는 인쇄회로기판 및 이를 이용한 반도체패키지의 제공에 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 인쇄회로기판은 대략 판상의 수지층과; 상기 수지층의 상면 중앙에 카파트레이스로 형성된 칩탑재용 패드와; 상기 칩탑재용 패드의 외주연에 카파트레이스로 형성된 다수의 배선패턴과; 상기 수지층의 하면에 상기 배선패턴과 연결되어 형성된 다수의 볼랜드와; 상기 수지층의 상,하면 및 칩탑재용 패드에 일정두께로 코팅되어 있되, 차후 탑재될 반도체칩 하면의 대각선 방향과 상응하는 위치에는 수분배출용 오픈영역이 형성된 솔더마스크와; 상기 수분배출용 오픈영역의 상호 교차 영역에 상기 칩탑재용 패드 및 수지층을 관통하여 형성된 벤트홀을 포함하여 이루어진 것을 특징으로 한다.
상기 수분배출용 오픈영역은 차후 탑재될 반도체칩의 저면 내측에 위치하도록 형성될 수 있다.
상기 수분배출용 오픈영역은 대략"X"자 모양으로 형성될 수 있다.
상기 수분배출용 오픈영역은 그 길이가 최대한 길게 되도록 평면상 대략 웨이브(Wave) 모양으로 형성될 수 있다.
상기 수분배출용 오픈영역은 각 끝단이 그 길이가 최대한 길게 되도록, 상기 수분배출용 오픈영역의 폭보다 작은 제2수분배출용 오픈영역이 평면상 다수회 절곡된 모양으로 형성될 수 있다.
상기 제2수분배출용 오픈영역은 각각의 절곡 각도가 대략 90°가 되도록 함이 바람직하다.
상기 수분배출용 오픈영역은 그 깊이가 더욱 깊어지도록, 상기 오픈영역과 대응되는 위치의 칩탑재용 패드에 일정깊이의 요홈이 더 형성될 수도 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 표면에 다수의 본드패드가 형성된 반도체칩과; 대략 판상의 수지층이 구비되고, 상기 수지층의 상면 중앙에는 상기 반도체칩이 탑재되는 칩탑재용 패드가 형성되며, 상기 칩탑재용 패드의 외주연에 다수의 배선패턴이 형성되고, 상기 수지층의 하면에는 상 기 배선패턴과 연결되어 다수의 볼랜드가 형성되며, 상기 수지층의 상,하면 및 칩탑재용 패드에 일정두께로 솔더마스크가 코팅되어 있되, 상기 반도체칩 하면의 대각선 방향과 상응하는 위치에는 수분배출용 오픈영역이 형성되어 있고, 상기 수분배출용 오픈영역의 상호 교차 영역에는 상기 칩탑재용 패드 및 수지층을 관통하여 벤트홀이 형성된 인쇄회로기판과; 상기 반도체칩의 본드패드와 인쇄회로기판의 배선패턴을 상호 연결하는 도전성와이어와; 상기 반도체칩, 도전성와이어 및 인쇄회로기판의 상면을 감싸는 봉지재와; 상기 인쇄회로기판의 하면에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
따라서, 본 발명에 의한 인쇄회로기판 및 이를 이용한 반도체패키지는 수증기에 의해 스트레스를 가장 많이 받는 반도체칩 코너에서의 수증기를 상기 수분배출용 오픈영역을 통하여 외부로 효율적으로 배출할 수 있게 된다.
또한, 상기 수분배출용 오픈영역에 의해 벤트홀의 직경을 반도체칩의 크기에 비례하여 형성하지 않고 최소의 직경으로 형성하더라도, 수분 배출율이 높다.
또한, 상기 수분배출용 오픈영역을 웨이브형으로 하거나 또는 제2수분배출용 오픈영역을 더 형성함으로써, 상기 접착제 또는 봉지재가 상기 벤트홀까지 용이하게 이르지 못하게 함으로써, 결국, 상기 접착제 또는 봉지재 등이 상기 벤트홀 외측으로 유출되지 않게 된다.
더불어, 더미패턴 대신 이 부분에 배선패턴이 형성될 경우, 상기 벤트홀의 직경이 작게 형성됨으로써, 상기 배선패턴의 디자인에 제약을 주지 않게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이 하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a는 본 발명의 제1실시예에 의한 인쇄회로기판(101)을 도시한 평면도이고, 도2b는 도2a의 I-I선 단면도이다. 여기서, 상기 도2a 및 도2b는 본 발명의 요지가 명확히 나타날 수 있도록 인쇄회로기판(101)중 칩탑재용 패드(2)의 주변 영역만 도시되어 있다.
먼저, 종래와 같이 대략 판상(板狀)의 수지층(1)이 구비되어 있고, 상기 수지층(1)의 상면 중앙에는 카파트레이스로 칩탑재용 패드(2)가 형성되어 있다. 상기 칩탑재용 패드(2)는 도면에서 대략 사각형 모양으로 형성되어 있으나, 이밖에도 다양한 모양으로 형성 가능하며, 경우에 따라서는 별도의 칩탑재용 패드(2)가 형성되지 않을 수도 있다. 또한, 상기 수지층(1)의 하면에는 상기 칩탑재용 패드(2)와 대응되는 크기로 더미 패드(6)가 형성되어 있으며, 경우에 따라서는 상기 더미 패드(6)가 형성되지 않을 수도 있다.
상기 칩탑재용 패드(2)의 외주연에는 카파트레이스로 다수의 배선패턴(3)이 형성되어 있고, 상기 배선패턴(3)의 끝단(칩탑재용 패드(2)를 향하는 부분)에는 본드핑거(3a)가 형성되어 있다.
한편, 상기 수지층(1)의 하면에는 상기 배선패턴(3)과 연결되어 다수의 볼랜드(4), 도2c 참조가 형성되어 있다.
계속해서, 상기 본드핑거(3a)를 제외한 수지층(1)의 상면 및 볼랜드(4)를 제외한 수지층(1)의 하면은 솔더마스크(5)에 의해 일정 두께로 코팅되어 있다. 그러 나, 상기 칩탑재용 패드(2)에는 차후 탑재된 반도체칩(21) 하면의 대각선 방향과 상응하는 위치에 수분배출용 오픈영역(8)이 형성되어 있다. 즉, 도2a에 도시된 바와 같이 가상의 반도체칩(A)(B)과 대응하는 대략 "X"자 모양으로 솔더마스크(5)가 코팅되지 않고 오픈됨으로써 수분배출용 오픈영역(8)이 형성된 것이다.
상기 수분배출용 오픈영역(8)은 도2b에 도시된 바와 같이 칩탑재용 패드(2)는 남겨놓고, 솔더마스크(5)만을 일정영역 오픈시켜 형성하거나, 또는 도시되지는 않았지만 상기 오픈영역(8)과 대응되는 칩탑재용 패드(2)의 일정영역도 오픈시켜(예를 들면, 에칭시켜) 그 깊이를 더 깊게 형성할 수도 있다.
한편, 상기 수분배출용 오픈영역(8)의 교차 영역에는 종래와 같이 벤트홀(7)이 형성되어 있으며, 상기 모든 수분배출용 오픈영역(8)은 상기 벤트홀(7)쪽으로 이어져 있다.
여기서, 상기 수분배출용 오픈영역(8)은 차후 탑재된 반도체칩(21)의 하면 내측에 위치되거나 또는 그 외측으로 연장되어 형성되어도 무방하다.
한편, 도2c는 도2a의 인쇄회로기판(101)을 이용한 반도체패키지(201)의 단면도이다. 여기서, 상기 도2c는 도2a의 인쇄회로기판(101)중 대각선 방향에 대한 단면도와 대응한다.
먼저, 표면에 다수의 본드패드(22)가 형성된 반도체칩(21)이 구비되어 있고, 상기 반도체칩(21)의 하면에는 인쇄회로기판(101)이 위치되어 있다.
상기 인쇄회로기판(101)은 상술한바와 같이 대략 판상의 수지층(1)을 기본층으로, 상면 중앙에는 상기 반도체칩(21)이 접착제(23)로 탑재되는 칩탑재용 패드(2)가 형성되고, 상기 칩탑재용 패드(2)의 외주연에는 다수의 배선패턴(3)이 형성되어 있다. 상기 배선패턴(3)은 상기 칩탑재용 패드(2)를 향하는 쪽에 본드핑거(3a)가 형성되고, 일정부분에는 상기 수지층(1)을 관통하는 도전성 비아홀(3b)이 형성되어 있다. 또한, 상기 비아홀(3b)과 연결된 수지층(1)의 하면에는 다수의 볼랜드(4)가 형성되어 있다. 또한, 상기 수지층(1)의 하면중 볼랜드(4)를 제외한 영역, 수지층(1)의 상면중 수분 배출용 오픈영역(8) 및 본드핑거(3a)를 제외한 영역은 솔더마스크(5)로 코팅되어 있다. 또한, 상기 수분배출용 오픈영역(8)에는 상기 칩탑재용 패드(2) 및 수지층(1)과 그 하면의 더미 패드(6) 및 솔더마스크(5)를 관통하는 벤트홀(7)이 형성되어 있다. 여기서, 상기 더미 패드(6)는 상술한 바와 같이 형성되지 않을 수도 있다.
또한, 상기 반도체칩(21)의 본드패드(22)와 인쇄회로기판(101)의 배선패턴(3)은 도전성와이어(도시되지 않음)로 연결되어 있고, 상기 반도체칩(21), 도전성와이어 및 인쇄회로기판(101)의 상면은 봉지재(25)로 봉지되어 있다.
더불어, 상기 인쇄회로기판(101)의 하면에 형성된 각 볼랜드(4)에는 도전성볼(26)이 융착되어있다.
상기와 같이 하여, 본 발명은 상기 반도체칩(21)의 하면 네 코너부에 형성될 수 있는 수증기가 상기 수분배출용 오픈영역(8) 및 벤트홀(7)을 통하여 외부로 효율적으로 배출됨을 알 수 있다.
계속해서, 도3은 본 발명의 제2실시예에 의한 인쇄회로기판(102)을 도시한 평면도이고, 도4a는 본 발명의 제3실시예에 의한 인쇄회로기판(103)을 도시한 평면 도이며, 도4b는 도4a의 인쇄회로기판(103)을 이용한 반도체패키지(201)의 단면도이다. 상기 도3 내지 도4b는 상술한 제1실시예와 유사하므로 그 차이점을 중심으로 설명한다.
먼저 도3에 도시된 바와 같이 인쇄회로기판(102)에 형성된 수분배출용 오픈영역(8)은 웨이브 또는 물결무늬 모양으로 형성될 수 있다. 상기와 같이 하여, 수분배출용 오픈영역(8)의 길이가 최대한 길게 형성된다. 이와같이 수분배출용 오픈영역(8)의 길이를 길게 한 이유는 상기 수분배출용 오픈영역(8)의 전체적인 크기보다 작은 반도체칩(21)이 탑재될 경우, 봉지재(25)가 상기 오픈영역(8)을 따라 벤트홀(7)쪽으로 유입될 수 있으나, 상기와 같이 그 길이를 최대한 길게 함으로써, 그 유입되는 봉지재(25)의 량을 최소화하기 위함이다. 즉, 수분배출용 오픈영역(8)의 모양을 불규칙하게 형성하고, 그 길이를 최대한 길게 함으로써 봉지재(25)의 유입시 저항이 최대가 되도록 하여 그 유입량을 최소화하기 위함이다. 이러한 효과는 반도체칩(21)의 접착시 사용되는 접착제(23)에도 그대로 적용된다.
한편, 상기 봉지재(25) 또는 접착제(23)의 유입량을 최소화하기 위해, 도4와 같이 수분배출용 오픈영역(8)의 각 단부에, 상기 수분배출용 오픈영역(8)의 폭보다 작은 제2수분배출용 오픈영역(9)을 평면상 다수회 절곡된 모양으로 형성할 수도 있다. 상기 제2수분배출용 오픈영역(9)의 각 절곡 각도는 대략 90°가 되도록 함이 바람직하나, 이것으로 본 발명을 한정하는 것은 아니다.
또한, 상술한 바와 같이 상기 수분배출용 오픈영역(8)은 그 깊이가 더욱 깊어지도록, 상기 오픈영역(8)과 대응되는 위치의 칩탑재용 패드(2)에 일정깊이의 요 홈을 형성할 수도 있다(도시되지 않음). 이는 상기 제1실시예 및 제2실시예에도 그대로 적용 가능하다.
계속해서, 도4b는 도4a의 인쇄회로기판(103)을 이용한 반도체패키지(202)로서, 도4a의 대각선 방향에 대한 단면과 대응한다. 도시된 바와 같이 칩탑재용 패드(2) 상면 중앙에는 수분배출용 오픈영역(8)이 형성되어 있고, 이것의 각 단부에는 다수회 절곡되어 형성된 제2수분배출용 오픈영역(9)이 형성됨으로써, 봉지재(25) 또는 접착제(23)의 유입량이 최소화됨을 알 수 있다. 즉, 봉지재(25) 또는 접착제(23)는 상기 제2수분배출용 오픈영역(9)에 의해 그 흐름에 많은 저항을 받게 됨으로써, 벤트홀(7)까지 이르기가 곤란하다. 그러나, 수분은 상기 벤트홀(7)까지 쉽게 이르게 됨으로써 그 배출이 효율적으로 이루어진다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다. 즉, 본 발명에서는 수분배출용 오픈영역을 대략"X"자 모양으로 한정하였으나, 이밖에도 다양한 모양으로 형성가능하고, 또한 본 발명에서는 솔더마스크를 오픈시켜 상기 수분배출용 오픈영역을 형성하였으나, 상기 오픈영역과 대응되는 칩탑재용 패드의 일정영역에 요홈을 더 형성하여 제조할 수도 있다.
따라서, 본 발명에 의한 인쇄회로기판 및 이를 이용한 반도체패키지는 수증기에 의해 스트레스를 가장 많이 받는 반도체칩 코너에서의 수증기를 상기 수분배 출용 오픈영역을 통하여 외부로 효율적으로 배출할 수 있는 효과가 있다.
또한, 상기 수분배출용 오픈영역에 의해 벤트홀의 직경을 반도체칩의 크기에 비례하여 형성하지 않고 최소의 직경으로 형성하더라도, 수분 배출율이 높은 효과가 있다.
또한, 상기 수분배출용 오픈영역을 웨이브형으로 하거나 또는 제2수분배출용 오픈영역을 더 형성함으로써, 상기 접착제 또는 봉지재가 상기 벤트홀까지 용이하게 이르지 못하게 함으로써, 결국, 상기 접착제 또는 봉지재 등이 상기 벤트홀 외측으로 유출되지 않는 효과가 있다.
더불어, 더미패턴 대신 이 부분에 배선패턴이 형성될 경우, 상기 벤트홀의 직경이 작게 형성됨으로써, 상기 배선패턴의 디자인에 제약을 주지 않는 부가적인 효과가 있다.

Claims (8)

  1. 판상(板狀)의 수지층과;
    상기 수지층의 상면 중앙에 카파트레이스로 형성된 칩탑재용 패드와;
    상기 칩탑재용 패드의 외주연에 카파트레이스로 형성된 다수의 배선패턴과;
    상기 수지층의 하면에 상기 배선패턴과 연결되어 형성된 다수의 볼랜드와;
    상기 수지층의 상,하면 및 칩탑재용 패드에 일정두께로 코팅되어 있되, 차후 탑재될 반도체칩 하면의 대각선 방향과 상응하는 위치에는 수분배출용 오픈영역이 형성된 솔더마스크와;
    상기 수분배출용 오픈영역의 상호 교차 영역에 상기 칩탑재용 패드 및 수지층을 관통하여 형성된 벤트홀을 포함하여 이루어진 인쇄회로기판.
  2. 제1항에 있어서, 상기 수분배출용 오픈영역은 차후 탑재될 반도체칩의 저면 내측에 위치하도록 형성된 것을 특징으로 하는 인쇄회로기판.
  3. 제1항에 있어서, 상기 수분배출용 오픈영역은 "X"자 모양으로 형성된 것을 특징으로 하는 인쇄회로기판.
  4. 제1항에 있어서, 상기 수분배출용 오픈영역은 그 길이가 최대한 길게 되도록 평면상 웨이브(Wave) 모양으로 형성된 것을 특징으로 하는 인쇄회로기판.
  5. 제1항에 있어서, 상기 수분배출용 오픈영역은 각 끝단이 그 길이가 최대한 길게 되도록, 상기 수분배출용 오픈영역의 폭보다 작은 제2수분배출용 오픈영역이 평면상 다수회 절곡된 모양으로 형성된 것을 특징으로 하는 인쇄회로기판.
  6. 제5항에 있어서, 상기 제2수분배출용 오픈영역은 각각의 절곡 각도가 90°인 것을 특징으로 하는 인쇄회로기판.
  7. 제1항에 있어서, 상기 수분배출용 오픈영역은 그 깊이가 더욱 깊어지도록, 상기 오픈영역과 대응되는 위치의 칩탑재용 패드에 일정깊이의 요홈이 형성된 것을 특징으로 하는 인쇄회로기판.
  8. 표면에 다수의 본드패드가 형성된 반도체칩과;
    판상(板狀)의 수지층이 구비되고, 상기 수지층의 상면 중앙에는 상기 반도체칩이 탑재되는 칩탑재용 패드가 형성되며, 상기 칩탑재용 패드의 외주연에 다수의 배선패턴이 형성되고, 상기 수지층의 하면에는 상기 배선패턴과 연결되어 다수의 볼랜드가 형성되며, 상기 수지층의 상,하면 및 칩탑재용 패드에 일정두께로 솔더마스크가 코팅되어 있되, 상기 반도체칩 하면의 대각선 방향과 상응하는 위치에는 수분배출용 오픈영역이 형성되어 있고, 상기 수분배출용 오픈영역의 상호 교차 영역에는 상기 칩탑재용 패드 및 수지층을 관통하여 벤트홀이 형성된 인쇄회로기판과;
    상기 반도체칩의 본드패드와 인쇄회로기판의 배선패턴을 상호 연결하는 도전성와이어와;
    상기 반도체칩, 도전성와이어 및 인쇄회로기판의 상면을 감싸는 봉지재와;
    상기 인쇄회로기판의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
KR1020000086251A 2000-12-29 2000-12-29 인쇄회로기판 및 이를 이용한 반도체패키지 KR100729080B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000086251A KR100729080B1 (ko) 2000-12-29 2000-12-29 인쇄회로기판 및 이를 이용한 반도체패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000086251A KR100729080B1 (ko) 2000-12-29 2000-12-29 인쇄회로기판 및 이를 이용한 반도체패키지

Publications (2)

Publication Number Publication Date
KR20020058214A KR20020058214A (ko) 2002-07-12
KR100729080B1 true KR100729080B1 (ko) 2007-06-14

Family

ID=27689319

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000086251A KR100729080B1 (ko) 2000-12-29 2000-12-29 인쇄회로기판 및 이를 이용한 반도체패키지

Country Status (1)

Country Link
KR (1) KR100729080B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100858338B1 (ko) * 2008-03-31 2008-09-11 (주)삼일피엔유 반도체 패키지 실장용 인쇄회로기판

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251498A (ja) * 1991-10-22 1993-09-28 Oki Electric Ind Co Ltd 基板間接続端子及びその製造方法
JPH05259362A (ja) * 1992-03-11 1993-10-08 Oki Electric Ind Co Ltd 樹脂封止型半導体装置
JPH104173A (ja) * 1996-04-17 1998-01-06 Matsushita Electron Corp リードフレームとそれを用いた半導体装置およびその製造方法
KR20020004241A (ko) * 2000-07-04 2002-01-16 윤종용 증기를 배출하는 인쇄회로기판 및 그를 이용한 볼 그리드어레이 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251498A (ja) * 1991-10-22 1993-09-28 Oki Electric Ind Co Ltd 基板間接続端子及びその製造方法
JPH05259362A (ja) * 1992-03-11 1993-10-08 Oki Electric Ind Co Ltd 樹脂封止型半導体装置
JPH104173A (ja) * 1996-04-17 1998-01-06 Matsushita Electron Corp リードフレームとそれを用いた半導体装置およびその製造方法
KR20020004241A (ko) * 2000-07-04 2002-01-16 윤종용 증기를 배출하는 인쇄회로기판 및 그를 이용한 볼 그리드어레이 패키지

Also Published As

Publication number Publication date
KR20020058214A (ko) 2002-07-12

Similar Documents

Publication Publication Date Title
US6607942B1 (en) Method of fabricating as grooved heat spreader for stress reduction in an IC package
KR100260997B1 (ko) 반도체패키지
KR100716871B1 (ko) 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법
US6246124B1 (en) Encapsulated chip module and method of making same
US20080296751A1 (en) Semiconductor package
KR100729080B1 (ko) 인쇄회로기판 및 이를 이용한 반도체패키지
KR100393094B1 (ko) 지지각을 갖는 기판을 이용한 반도체 패키지
JP5149688B2 (ja) 半導体パッケージ
KR100646474B1 (ko) 반도체패키지 및 그 제조방법
KR100337455B1 (ko) 반도체패키지
KR100533761B1 (ko) 반도체패키지
KR20020004241A (ko) 증기를 배출하는 인쇄회로기판 및 그를 이용한 볼 그리드어레이 패키지
KR100708052B1 (ko) 반도체패키지
KR200239641Y1 (ko) 반도체패키지용 가요성회로기판의 구조
KR100421777B1 (ko) 반도체패키지
KR100325179B1 (ko) 마이크로 비지에이 패키지
KR100337460B1 (ko) 반도체 장치
KR0182071B1 (ko) Bga 반도체 패키지의 습기침투 방지구조
KR100716867B1 (ko) 반도체패키지 및 히트싱크의 그라운딩 방법
KR100379085B1 (ko) 반도체장치의봉지방법
JP2020150172A (ja) 半導体装置
KR100694455B1 (ko) 반도체패키지
KR100639210B1 (ko) 볼 그리드 어레이 패키지
KR100357885B1 (ko) 반도체패키지
KR100331074B1 (ko) 반도체패키지용 필름의 솔더볼랜드 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130607

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee