KR100723393B1 - 전계방출 소자의 제조방법 - Google Patents

전계방출 소자의 제조방법 Download PDF

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KR100723393B1
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강호석
백찬욱
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    • H01J3/021—Electron guns using a field emission, photo emission, or secondary emission electron source

Abstract

포토마스크 패터닝 공정수를 줄이고 전계방출 소자의 제조수율을 높일 수 있는 전계방출 소자의 제조방법이 개시된다. 본 발명에 따른 전계방출 소자의 제조방법은 기판 위에 순차로 캐소드층, 제1 절연층 및 게이트 전극층을 형성하는 단계, 상기 게이트 전극층 상에 그 상면을 덮는 보호층을 형성하는 단계, 상기 보호층 및 게이트 전극층의 소정영역을 식각하여 다수의 제1 개구홀들을 적어도 일렬로 형성함으로써 상기 제1 절연층의 일부영역을 노출시키는 단계, 상기 제1 개구홀들 및 보호층을 매립하는 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 포커스 전극층을 형성하는 단계, 상기 포커스 전극층 위에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층을 패터닝하여 이를 식각마스크로 이용함으로써 상기 포커스 전극층에 상기 제1 개구홀들의 각 열에 대응되는 크기로 제2 개구홀을 형성하여 상기 제2 절연층의 일부영역을 노출시키는 단계, 상기 제2 절연층의 노출면에서부터 제1 절연층의 바닥면까지 에칭하여 상기 캐소드층의 일부영역을 노출시키는 에미터홀을 형성하는 단계, 상기 포토레지스트층을 제거하는 단계 및 상기 캐소드층의 노출면 상에 전자방출 에미터를 형성하는 단계를 포함한다.

Description

전계방출 소자의 제조방법{Method of manufacturing field emission device}
도 1은 본 발명의 실시예에 따라 제조된 전계방출 소자의 사시도이다.
도 2는 도 1에서 지시선(A-A')에 따른 단면도이다.
도 3내지 도 13은 본 발명에 따른 전계방출 소자의 제조방법을 보여주는 공정흐름도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10: 기판 12: 캐소드층
14: 제1 절연층 16: 게이트 전극층
18: 보호층 24: 제2 절연층
26: 포커스 전극층 30: 전자방출 에미터
100: 포토마스크층 h1: 제1 개구홀
h2:제2 개구홀 h3:에미터홀
본 발명은 전계방출 소자에 관한 것으로, 보다 상세하게는 포토마스크 패터 닝 공정수를 줄이면서도 에미터홀의 형성공정을 미세하게 제어하여 전계방출 소자의 제조수율을 높일 수 있는 전계방출 소자의 제조방법에 관한 것이다.
전계방출 소자(field emission device, 이하 'FED'라고 함)란 전극 위에 형성된 에미터(emitter)에 전계를 인가하여 상기 에미터로부터 전자빔을 방출시키고, 이렇게 방출된 전자빔을 형광물질에 충돌시켜 컬러영상을 구현하는 장치이다.
FED의 핵심 기술은 전자가 방출되는 에미터 팁(emitter tip)의 가공기술과 그 안정성에 바탕을 두고 있다. 종래 FED에서 실리콘 팁이나 몰리브덴 팁이 에미터 팁으로 사용되고 있었으나, 상기 실리콘 팁이나 몰리브덴 팁은 수명이 짧고 안정성이 낮으며 전자방출 효율이 좋지 못하다는 문제점이 있었기 때문에, 최근에는 전자방출특성이 우수한 탄소나노튜브가 FED의 에미터로서 이용되는 추세이다. FED는 넓은 시야각, 높은 해상도, 저전력 및 온도 안정성 등에 있어서 장점을 가지므로, 자동차 항법(var navigation) 장치, 전자적인 영상장치의 뷰 파인더(view finder) 등의 다양한 분야에 이용 가능성이 있다. 특히, 개인용 컴퓨터, PDA(Personal Data Assistants) 단말기, 의료기기, HDTV(High Definition Television) 등에서 대체 디스플레이 장치로서 이용될 수 있다.
상기 FED는 다수의 에미터 어레이들을 구비하게 되며, 여기에서 각각의 에미터는 에미터홀 내에 설치되어야 한다. 따라서, 종래 FED 제조공정은 상기 에미터의 설치를 위한 에미터홀의 패터닝공정을 필연적으로 포함하게 되는데, 미세한 에미터홀의 패턴형성을 위해서는 매우 정밀한 포토리소그래피 공정이 요구된다. 특히, 에미터홀의 패턴형성을 위해, 종래 FED 제조공정은 적어도 두 단계(2-step) 이상의 포토리소그래피 공정을 요구하였다. 그러나, 다수의 포토리소그래피 공정을 거쳐 에미터홀을 형성할 경우, FED의 제조공정이 복잡해지고, 제조비용이 증가될 수 있으며, 특히 다수의 포토리소그래피 공정하에서는 직경 15㎛이하의 미세한 에미터홀 사이즈를 구현하기가 곤란하며, 이들 문제점들은 FED의 제조수율에도 악영향을 미칠 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로, 포토마스크 패터닝 공정수를 줄이면서도 에미터홀의 형성공정을 미세하게 제어하여 전계방출 소자의 제조수율을 높일 수 있는 전계방출 소자의 제조방법을 제공함에 있다.
본 발명에 따른 전계방출 소자의 제조방법은,
기판 위에 순차로 캐소드층, 제1 절연층 및 게이트 전극층을 형성하는 단계, 상기 게이트 전극층 상에 그 상면을 덮는 보호층을 형성하는 단계, 상기 보호층 및 게이트 전극층의 소정영역을 식각하여 다수의 제1 개구홀들을 적어도 일렬로 형성함으로써 상기 제1 절연층의 일부영역을 노출시키는 단계, 상기 제1 개구홀들 및 보호층을 매립하는 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 포커스 전극층을 형성하는 단계, 상기 포커스 전극층 위에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층을 패터닝하여 이를 식각마스크로 이용함으로써 상기 포커스 전극층에 상기 제1 개구홀들의 각 열에 대응되는 크기로 제2 개구홀을 형성하여 상 기 제2 절연층의 일부영역을 노출시키는 단계, 상기 제2 절연층의 노출면에서부터 제1 절연층의 바닥면까지 에칭하여 상기 캐소드층의 일부영역을 노출시키는 에미터홀을 형성하는 단계, 상기 포토레지스트층을 제거하는 단계 및 상기 캐소드층의 노출면 상에 전자방출 에미터를 형성하는 단계를 포함한다.
바람직하게, 상기 제2 절연층의 노출면에서부터 제1 절연층의 바닥면까지 에칭하여 상기 캐소드층의 일부영역을 노출시키는 에미터홀을 형성하는 단계는, 상기 제2 절연층의 노출면에서부터 제1 절연층의 바닥면까지 등방성 언더컷 에칭하여 상기 캐소드층의 일부영역을 노출시키는 에미터홀을 형성하는 단계 및 상기 언더컷 에칭 결과로 상기 에미터홀의 벽면상에 돌출한 상기 포커스 전극층, 게이트 전극층 및 보호층 각각의 돌출부를 제거하여 상기 에미터홀의 벽면을 평탄화하는 단계를 포함할 수 있다.
여기에서, 상기 언더컷 에칭 결과로 상기 에미터홀의 벽면상에 돌출한 상기 게이트 전극층, 포커스 전극층 및 보호층 각각의 돌출부를 제거하여 상기 에미터홀의 벽면을 평탄화하는 단계는, 상기 포토레지스트층을 식각마스크로 이용하여 상기 에미터홀의 벽면상에 돌출한 상기 포커스 전극층의 돌출부를 에칭하여 제거하는 단계, 상기 보호층을 식각마스크로 이용하여 상기 에미터홀의 벽면상에 돌출한 상기 게이트 전극층의 돌출부를 에칭하여 제거하는 단계 및 상기 에미터홀의 벽면상에 돌출한 상기 보호층의 돌출부를 에칭하여 제거하는 단계를 포함할 수 있다. 바람직하게, 상기 포토레지스트층을 식각마스크로 이용하여 상기 에미터홀의 벽면상에 돌출한 상기 포커스 전극층의 돌출부를 에칭하여 제거하는 단계와 상기 보호층을 식 각마스크로 이용하여 상기 에미터홀의 벽면상에 돌출한 상기 게이트 전극층의 돌출부를 에칭하여 제거하는 단계가 동시에 수행될 수 있다. 그리고, 여기에서 상기 에미터홀의 벽면상에 돌출한 상기 포커스 전극층, 게이트 전극층 및 보호층 각각의 돌출부의 제거는 습식에칭 공정에 의해 수행될 수 있다.
상기 게이트 전극층, 보호층 및 포커스 전극층 각각은 Cr, Al, Mo, Ag, Cu 및 Au으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 원소를 포함하는 금속물질 또는 이들의 합금으로 형성될 수 있다. 여기에서, 특히 상기 게이트 전극층과 보호층 각각은 상호 습식에칭 선택성이 있는 서로 다른 물질로 형성되는 것이 바람직하다. 그리고, 상기 제1, 제2 절연층은 실리콘 산화물 또는 실리콘 질화물로 형성된다. 예를 들어, 상기 제1, 제2 절연층은 SiOx(x<2) 또는 Si3N4 으로 형성될 수 있다. 그리고, 상기 전자방출 에미터는 카본나노튜브 물질로 형성될 수 있다.
이와 같은 본 발명에 따르면, 그 직경이 15㎛ 이하인 미세하고 균일한 크기의 에미터홀 패턴을 갖는 전계방출 소자를 얻을 수 있다.
이하에서는, 본 발명에 따른 전계방출 소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되게 도시되었다.
도 1은 본 발명의 실시예에 따라 제조된 전계방출 소자의 사시도이며, 도 2는 도 1에서 지시선(A-A')에 따른 단면도이다.
도 1 및 도 2를 함께 참조하면, 기판(10) 상에 다수의 에미터홀들(h3)이 일 렬로 배열되어 있으며, 각각의 에미터홀(h3) 내에 전자방출 에미터(30)가 형성되어 있다. 바람직하게, 상기 전자방출 에미터(30)는 카본나노튜브 물질로 형성될 수 있다.
상기 전자방출 에미터(30)와 기판(10) 사이에 캐소드층(12)이 개재되어 있으며, 상기 캐소드층(12) 상에 전자방출 에미터(30)를 회피하여 순서대로 제1 절연층(14), 게이트 전극층(16), 보호층(18), 제2 절연층(24) 및 포커스 전극층(26)이 적층되었다. 그 결과, 이들 적층물들(제1 절연층, 게이트 전극층, 보호층, 제2 절연층 및 포커스 전극층)을 관통하는 다수의 에미터홀들(h3)이 마련될 수 있으며, 상기 각각의 에미터홀(h3) 내에 전자방출 에미터(30)가 설치될 수 있다.
여기에서, 상기 제1 절연층(14) 및 제2 절연층(24) 각각은 실리콘 산화물 또는 실리콘 질화물, 구체적으로 SiOx(x<2) 또는 Si3N4 으로 형성된다. 그리고, 상기 게이트 전극층(16), 보호층(18) 및 포커스 전극층(26) 각각은 Cr, Al, Mo, Ag, Cu 및 Au으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 금속물질 또는 이들의 합금으로 형성될 수 있다. 여기에서, 상기 게이트 전극층(16)과 보호층(18) 각각은 상호 습식에칭 선택성이 있는 서로 다른 물질로 형성되는 것이 바람직하다. 예를 들어, 상기 게이트 전극층(16)이 Cr으로 형성되는 경우, 상기 보호층(18)은 Al으로 형성되는 것이 바람직하며, 반대로 상기 게이트 전극층(16)이 Al으로 형성되는 경우, 상기 보호층(18)은 Cr으로 형성되는 것이 바람직하다. 상기 게이트 전극층(16)과 보호층(18) 각각이 서로 다른 물질로 형성되어야 하는 이유는, 이하 제조공정에 대한 상세한 설명에서 구체적으로 밝히기로 하고 여기서는 상세한 설명을 생략하기로 한다.
도 1 및 도 2에 도시된 바와 같은 전계방출 소자의 동작을 살펴보면, 다음과 같다. 상기 캐소드층(12)과 게이트 전극층(16) 사이에 소정의 전압이 인가되면, 상기 전자방출 에미터(30)로부터 전자빔이 방출되며, 상기 전자빔은 상기 에미터홀(h3) 외부로 추출된다. 이 때, 상기 포커스 전극층(26)은 상기 전자빔을 집속시켜주는 전자빔 집속기 역할을 할 수 있다. 이를 위해 상기 포커스 전극층(26)에 상기 전자빔과 동일한 극성의 전압을 인가해야 한다. 이 경우, 상기 포커스 전극층(26)에 인가되는 전압의 절대값 크기는 상기 게이트 전극층(16)에 인가되는 전압의 절대값 크기 보다 작아야 한다. 예를 들어, 상기 캐소드층(12)과 게이트 전극층(16) 및 포커스 전극층(26) 각각에 0V, +80V, -10V의 전압이 인가되는 것이 바람직하다.
도 3내지 도 13은 본 발명에 따른 전계방출 소자의 제조방법을 보여주는 공정흐름도이다. 본 제조공정에서, 각각의 적층물은 반도체 제조공정 또는 전계방출 소자의 제조공정에서 일반적으로 널리 이용되는 박막증착 방법, 예를 들어 PVD(physical vapor deposition) 또는 CVD(chemical vapor deposition)에 의해 형성되는 것으로 이해하기로 하며, 이들 방법에 대한 상세한 설명은 생략한다.
도 3 및 도 4를 참조하면, 기판(10) 위에 순차로 캐소드층(12), 제1 절연층(14) 및 게이트 전극층(16)을 형성한다. 그리고나서, 상기 게이트 전극층(16) 상에 그 상면을 덮는 보호층(18)을 형성한다. 여기에서, 상기 제1 절연층(14)은 실리콘 산화물 또는 실리콘 질화물, 구체적으로 SiOx(x<2) 또는 Si3N4 으로 형성될 수 있다. 그리고, 상기 캐소드층(12), 게이트 전극층(16) 및 보호층(18) 각각은 Cr, Al, Mo, Ag, Cu 및 Au으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 금속물질 또는 이들의 합금으로 형성될 수 있다. 이 때, 상기 게이트 전극층(16) 및 보호층(18) 각각은 상호 습식에칭 선택성이 있는 서로 다른 물질로 형성되어야 한다. 후술하는 에칭공정에서 상기 게이트 전극층(16) 및 보호층(18) 각각은 선택적으로 에칭되어 제거되어야 하기 때문이다. 예를 들어, 상기 게이트 전극층(16)이 Cr으로 형성되는 경우, 상기 보호층(18)은 Al으로 형성되어야 하며, 반대로 상기 게이트 전극층(16)이 Al으로 형성되는 경우, 상기 보호층(18)은 Cr으로 형성되어야 한다.
도 5a 및 도 5b를 참조하면, 상기 보호층(18) 및 게이트 전극층(16)의 소정영역을 순서대로 또는 동시에 식각하여 다수의 제1 개구홀들(h1)을 적어도 일렬로 형성함으로써 상기 제1 절연층(14)의 일부영역을 노출시킨다. 도 5b는 도 5a에서 지시선(B-B')에 따른 단면도이다. 여기에서, 상기 제1 개구홀(h1)의 직경은 15㎛ 이하로 형성되는 것이 바람직하다.
도 6을 참조하면, 상기 제1 개구홀들(h1) 및 보호층(18)을 매립하는 제2 절연층(24)을 형성한다. 그리고나서, 상기 제2 절연층(24) 상에 포커스 전극층(26)을 형성한다. 상기 제2 절연층(24)은 상기 제1 절연층과 습식에칭 특성이 동일한 물 질, 즉 실리콘 산화물 또는 실리콘 질화물, 구체적으로 SiOx(x<2) 또는 Si3N4 으로 형성된다. 그리고, 상기 포커스 전극층(26)은 Cr, Al, Mo, Ag, Cu 및 Au으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 금속물질 또는 이들의 합금으로 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 포커스 전극층(26) 위에 포토레지스트층(100)을 형성한 후, 상기 포토레지스트층(100)을 패터닝하여 상기 포토레지스트층(100)에 상기 제1 개구홀들(h1)의 각 열에 대응되는 크기로 라인형태의 개구홀을 형성하여 상기 포커스 전극층(26)의 일부영역(26a)을 노출시킨다. 여기에서, 도 7b는 도 7a에서 지시선(C-C')에 따른 단면도이다.
도 8 및 도 9를 참조하면, 상기 패터닝된 포토레지스트층(100)을 식각마스크로 이용하여 상기 포커스 전극층(26)의 노출된 영역(26a)을 식각함으로써, 상기 포커스 전극층(26)에 상기 제1 개구홀들(h1)의 각 열에 대응되는 크기로 라인형태의 제2 개구홀(h2)을 형성하여 상기 제2 절연층(24)의 일부영역을 노출시킨다.
그리고나서, 상기 제2 절연층(24)의 노출면에서부터 제1 절연층(14)의 바닥면까지 에칭하여 상기 캐소드층(12)의 일부영역을 노출시키는 에미터홀(h3)을 형성할 수 있다. 구체적으로, 상기 제2 개구홀(h2)을 통해 에천트를 주입하여, 상기 제2 개구홀(h2)을 통해 노출된 상기 제2 절연층(24)의 일부영역(24a)와 상기 제1 개구홀들(h1)을 통해 노출된 상기 제1 절연층(14)의 일부영역(14a)을 등방성 언더컷 에칭 한다. 그 결과, 상기 제1 절연층(14), 게이트 전극층(16), 보호층(18), 제2 절연층(24) 및 포커스 전극층(26)을 관통하는 다수의 에미터홀들(h3)이 마련될 수 있다.
도 10 및 도 11을 참조하면, 상기 에미터홀들(h3)을 형성하는 공정의 진행 중에, 상기 등방성 언더컷 에칭 결과로 상기 에미터홀(h3)의 벽면상에 돌출한 상기 포커스 전극층(26), 게이트 전극층(16) 및 보호층(18) 각각의 돌출부(26a, 16a, 18a)를 제거하여 상기 에미터홀(h3)의 벽면을 평탄화한다. 상기 에미터홀(h3)의 벽면상에 돌출한 포커스 전극층(26), 게이트 전극층(16) 및 보호층(18) 각각의 돌출부(26a, 16a, 18a)의 제거는 습식에칭 공정에 의해 수행될 수 있다. 구체적으로, 상기 포토레지스트층(100)을 식각마스크로 이용하여 상기 에미터홀(h3)의 벽면상에 돌출한 상기 포커스 전극층(26)의 돌출부(26a)를 에칭하여 제거한다. 이와 함께, 상기 보호층(18)을 식각마스크로 이용하여 상기 에미터홀(h3)의 벽면상에 돌출한 상기 게이트 전극층(16)의 돌출부(16a)를 에칭하여 제거하는 공정이 순차로 또는 동시에 수행될 수 있다. 그리고나서, 상기 에미터홀(h3)의 벽면상에 돌출한 상기 보호층(18)의 돌출부(18a)를 에칭하여 제거한다. 여기에서, 상기 보호층(18)의 돌출부(18a)는 상기 게이트 전극층(16)의 에칭시에 식각마스크로 이용되어야 하기 때문에, 상기 게이트 전극층(16)의 돌출부(16a)를 에칭한 후에 상기 보호층(18)의 돌출부(18a)가 제거되어야 한다. 특히, 상기 보호층(18)은 상기 게이트 전극층(16)의 형성물질과 상호 습식에칭 선택성이 있는 물질로 형성되었기 때문에, 이들은 상호 선택적으로 에칭되어 제거될 수 있다. 이와 같은 공정과정에 의하여, 그 최종직경이 15㎛ 이하인 에미터홀(h3)들을 형성할 수 있다. 바람직하게, 상기 에미터홀(h3)의 직경은 3㎛ 내지 15㎛의 크기이다.
도 12 및 도 13을 참조하면, 상기 포토레지스트층(100)을 제거한 후, 상기 에미터홀(h3) 내의 상기 캐소드층(12)의 노출면 상에 전자방출 에미터(30)를 형성한다. 상기 전자방출 에미터(30)는 카본나노튜브 물질로 형성되는 것이 바람직하다. 이와 같은 공정과정을 통하여 본 발명에 따른 전계방출 소자를 얻을 수 있다.
본 발명에 따르면, 미세하고 균일한 크기의 에미터홀 패턴을 갖는 전계방출 소자를 얻을 수 있다. 구체적으로는, 그 직경이 15㎛ 이하인 에미터홀들을 균일하게 형성할 수 있으며, 그 재현성과 신뢰성이 우수하다. 상기와 같은 본 발명에 따르면, 포토마스크 패터닝 공정수를 종전의 공정보다 단축할 수 있어 전계방출 소자의 제조비용을 낮출 수 있으며, 특히 포토마스크 공정수 단축에 따라 에미터홀의 형성공정이 종래보다 미세하고 재현성있게 제어될 수 있다. 그 결과로, 전계방출 소자의 제조수율이 종래보다 향상될 수 있다.
이상에서, 이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 예시적인 것에 불과하며 당해 분야에서 통상적 지식을 가진 자라면 상기 실시예로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점이 이해되어야 할 것이다. 따라서, 본 발명은 도 시되고 설명된 구조와 공정순서에만 국한되는 것은 아니며, 특허청구범위에 기재된 발명의 기술사상을 중심으로 보호되어야 할 것이다.

Claims (16)

  1. 기판 위에 순차로 캐소드층, 제1 절연층 및 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 상에 그 상면을 덮는 보호층을 형성하는 단계;
    상기 보호층 및 게이트 전극층의 소정영역을 식각하여 다수의 제1 개구홀들을 적어도 일렬로 형성함으로써 상기 제1 절연층의 일부영역을 노출시키는 단계;
    상기 제1 개구홀들 및 보호층을 매립하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 포커스 전극층을 형성하는 단계;
    상기 포커스 전극층 위에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 패터닝하여 이를 식각마스크로 이용함으로써 상기 포커스 전극층에 상기 제1 개구홀들의 각 열에 대응되는 크기로 제2 개구홀을 형성하여 상기 제2 절연층의 일부영역을 노출시키는 단계;
    상기 제2 절연층의 노출면에서부터 제1 절연층의 바닥면까지 에칭하여 상기 캐소드층의 일부영역을 노출시키는 에미터홀을 형성하는 단계;
    상기 포토레지스트층을 제거하는 단계; 및
    상기 캐소드층의 노출면 상에 전자방출 에미터를 형성하는 단계;를 포함하는 것을 특징으로 하는 전계방출 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 절연층의 노출면에서부터 제1 절연층의 바닥면까지 에칭하여 상기 캐소드층의 일부영역을 노출시키는 에미터홀을 형성하는 단계는,
    상기 제2 절연층의 노출면에서부터 제1 절연층의 바닥면까지 등방성 언더컷 에칭하여 상기 캐소드층의 일부영역을 노출시키는 에미터홀을 형성하는 단계; 및
    상기 언더컷 에칭 결과로 상기 에미터홀의 벽면상에 돌출한 상기 포커스 전극층, 게이트 전극층 및 보호층 각각의 돌출부를 제거하여 상기 에미터홀의 벽면을 평탄화하는 단계;를 포함하는 것을 특징으로 하는 전계방출 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 언더컷 에칭 결과로 상기 에미터홀의 벽면상에 돌출한 상기 게이트 전극층, 포커스 전극층 및 보호층 각각의 돌출부를 제거하여 상기 에미터홀의 벽면을 평탄화하는 단계는,
    상기 포토레지스트층을 식각마스크로 이용하여 상기 에미터홀의 벽면상에 돌출한 상기 포커스 전극층의 돌출부를 에칭하여 제거하는 단계;
    상기 보호층을 식각마스크로 이용하여 상기 에미터홀의 벽면상에 돌출한 상기 게이트 전극층의 돌출부를 에칭하여 제거하는 단계; 및
    상기 에미터홀의 벽면상에 돌출한 상기 보호층의 돌출부를 에칭하여 제거하는 단계;를 포함하는 것을 특징으로 하는 전계방출 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 포토레지스트층을 식각마스크로 이용하여 상기 에미터홀의 벽면상에 돌 출한 상기 포커스 전극층의 돌출부를 에칭하여 제거하는 단계;와
    상기 보호층을 식각마스크로 이용하여 상기 에미터홀의 벽면상에 돌출한 상기 게이트 전극층의 돌출부를 에칭하여 제거하는 단계;가 동시에 수행되는 것을 특징으로 하는 전계방출 소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 에미터홀의 벽면상에 돌출한 상기 포커스 전극층, 게이트 전극층 및 보호층 각각의 돌출부의 제거는 습식에칭 공정에 의해 수행되는 것을 특징으로 하는 전계방출 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트 전극층은 Cr, Al, Mo, Ag, Cu 및 Au으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 금속물질 또는 이들의 합금으로 형성되는 것을 특징으로 하는 전계방출 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 보호층은 Cr, Al, Mo, Ag, Cu 및 Au으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 금속물질 또는 이들의 합금으로 형성되는 것을 특징으로 하는 전계방출 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 포커스 전극층은 Cr, Al, Mo, Ag, Cu 및 Au으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 금속물질 또는 이들의 합금으로 형성되는 것을 특징으로 하는 전계방출 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 게이트 전극층과 보호층 각각은 상호 습식에칭 선택성이 있는 서로 다른 물질로 형성되는 것을 특징으로 하는 전계방출 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 절연층은 실리콘 산화물 또는 실리콘 질화물로 형성되는 것을 특징으로 하는 전계방출 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 실리콘 산화물은 SiOx(x<2) 물질이고, 상기 실리콘 질화물은 Si3N4 인 것을 특징으로 하는 전계방출 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 제2 절연층은 실리콘 산화물 또는 실리콘 질화물로 형성되는 것을 특징 으로 하는 전계방출 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 실리콘 산화물은 SiOx(x<2) 물질이고, 상기 실리콘 질화물은 Si3N4 인 것을 특징으로 하는 전계방출 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 전자방출 에미터는 카본나노튜브 물질로 형성되는 것을 특징으로 하는 전계방출 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 제1 개구홀의 직경은 3㎛ 내지 15㎛의 크기로 형성되는 것을 특징으로 하는 전계방출 소자의 제조방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항의 방법으로 제조된 전계방출 소자.
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