KR100722012B1 - 반도체 디바이스 - Google Patents

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

고전압 디바이스(high-voltage device)의 성능은 때때로 패키지(package)내의 충전 크리프 효과에 의한 영향을 받는다. 그로 인한 성능 저하(degradation)를 회피하기 위하여, 디바이스와 패키지 사이에 블리더(bleeder)를 이용할 수 있다. 그러나, 실제로 고저항 블리더의 사용은 작동 중에 디바이스의 소정의 불안정성을 초래할 수 있다는 것이 확인되었다. 본 발명에 따르면, 블리더(8)는 복수의 도전 영역(12, 13)을 구비하고, 이러한 복수의 도전 영역(12, 13)은 블리더 양단에 고전압이 인가될 때, 블리더 양단에 선형 프로파일이 아닌 비선형 전위 프로파일(non-linear potential profile)이 획득되도록 분포되는데, 이러한 비선형 전위 프로파일은 블리더가 없는 상태에서의 이상적인 전위 프로파일과 일치되고, 선형 프로파일은 상기 도전 영역이 없는 경우에 충전 부하 효과(charge-loading effects)에 기인하여 획득되고, 상술된 불안정 효과를 초래한다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE COMPRISING A HIGH-VOLTAGE CIRCUIT ELEMENT}
본 발명은 반도체 본체(semiconductor body)를 구비하는 반도체 디바이스에 관한 것으로서, 반도체 본체는 반도체 본체의 표면에 인접한 표면 영역을 갖는 고전압 회로 소자(high-voltage circuit element)를 포함하고, 표면 영역은 상기 반도체 본체의 상기 표면에 인접한 실질적으로 단일 도전 타입의 영역이고, 전기적 절연층으로 피복되며, 그 내부에는 서로에 대해 소정 거리만큼 이격된 2개의 구역(zones)이 형성되어, 작동 중에 그 사이에 고전압이 인가될 수 있으며, 2개의 구역 사이에 위치한 실질적으로 단일 도전 타입의 표면 영역의 일부분 위에 위치된 상기 절연층의 일부분은 2개의 접속부를 갖는 반절연층(semi-insulating layer)을 구비하고, 2개의 접속부에 의해 반절연층의 양단에 고전압이 인가될 수 있다. 이러한 디바이스는, 특히 미국 특허 제 US-A 5,107,323 호에 공지되어 있다.
고전압 회로 소자는, 예를 들면, 다이오드 또는 접합 전계 효과 트랜지스터(junction field-effect transistor : JFET)이거나, DMOST 타입의 횡형 전계 효과 트랜지스터(lateral field-effect transistor)일 수 있다.
추가적인 조치가 취해지지 않는다면, 이러한 고전압 디바이스는 특히 상당히 높은 온도에서의 고전압 작동 중에, 합성 수지 외피(synthetic resin envelope)에 의한 충전 크리프 효과(charge-creep effects)에 의해서 때때로 악영향을 받을 것이다. 상기 높은 전압에서, 예를 들면, 외피에서의 이온의 이동 등과 같은 전하 이동이 발생되면 전압 분포가 변동된다. 보호 스크린(protective screen)이 제공되지 않는다면, 이것은 디바이스의 특성과 품질에 영향을 줄 것이다. 예를 들면, 브레이크다운 전압(breakdown voltage)이 감소되고/또는 온-저항(on-resistance)이 증가되어, 디바이스가 불안정해진다.
합성 수지 내에서 충전 크리프의 영향은, 미국 특허 제 US-A 5,107,323 호에 설명된 바와 같이 디바이스 상에 저항층 또는 반절연층을 제공함으로써 제한될 수 있고, 그 결과로 상기 디바이스에 특정한 전압 분포가 디바이스 상에 나타난다. 그러나, 실제적으로 이러한 경우에도 불안정성이 때때로 발생하며, 결과적으로 시간이 경과함에 따라 온-저항이 증가되고/또는 브레이크다운 전압이 감소된다는 것이 확인되었다.
EP-A-0182422는 시작 단락에 정의된 구조와는 매우 상이한 구조의 반도체 디바이스를 기술하고 있으며, 여기서, 제 1 도전 타입의 표면 영역은 제 2 도전 타입의 고리 모양 영역을 갖는 반도체 본체의 표면에 인접하여 제공되고, 도전 영역이 고리 모양 영역에 대하여 제공되어, 반절연층과 제 1 도전 타입의 표면 영역 사이의 전위 부정합(mismatching)이 제거된다.
발명의 개요
본 발명의 목적은 특히 연장된 시간 주기 동안 작동한 후에 안정된 상태를 유지하는, 시작 단락에 정의된 타입의 고전압 반도체 디바이스를 제공하는 것이다. 본 발명은 또한 부가적인 공정 단계를 도입하지 않고서 통상적인 공정을 이용하여 제조될 수 있는 디바이스를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여, 본 발명에 따르면 도입 단락에서 설명된 타입의 반도체 디바이스는 반절연층의 2개의 접속부 사이에 전기 도전 영역을 구비하고, 상기 전기 도전 영역의 분포는 반절연층 내에 비선형 전위 분포가 획득되게 한다는 것을 특징으로 한다.
본 발명은 특히 소정 시간 주기 동안에 저항층 양단에 전압이 인가되는 경우에, 반절연층이 결과적으로 디바이스 상에 선형 전위 구배(linear potential gradient)를 부여한다는 인식을 기초로 한다. 이러한 상황이 발생하는 레이트는 저항율(resistivity)에 의존한다. 그러나, 이러한 선형 전위 구배가, 때때로 비선형적이 되는 반도체 본체 표면의 전위 구배와 반드시 대응되어야 하는 것은 아니다. 저항층 양단에서 고전압이 사라질 때, 저항층 내의 전하는 즉시 사라지지 않기 때문에 소정 시간 동안 계속하여 영향을 줄 것이다. 이는 회로 소자의 온-저항을 증가시킬 것이다. 저항층에 비선형 분포된 도전 영역을 제공함으로써, 저항층 내에 비선형 전위 구배를 획득할 수 있는데, 이러한 비선형 전위 구배는 반도체 본체의 표면에서의 전위 구배에 적응되기 때문에, 상술된 불안정성이 회피된다.
본 발명에 따른 디바이스의 실시예는 이러한 구역이 공통 도전 금속층으로부터의 도전 영역과 결합하여 형성된 컨택트를 구비한다는 것을 특징으로 한다. 도전 영역과, 이러한 구역의 금속 컨택트는 동시에 형성될 수 있기 때문에, 도전 영역을 형성하는 추가적인 공정 단계가 회피된다.
본 발명에 따른 디바이스의 바람직한 실시예에서, 반절연층은 패시베이션층(passivating layer)의 제공 동안에 형성되고, 이러한 전기 절연층 및 도전층에 도포되는 실리콘 풍부형(enriched by silicon) 패시베이션층에 의해서 반절연층을 형성한다는 것을 특징으로 한다. 반절연층의 저항은 패시베이션층에 추가되는 실리콘량에 의해서 조절될 수 있어서 유리하다. 패시베이션층은, 예를 들면, 반도체 기법에 있어서 통상적인 재료인 실리콘 질화물로 형성될 수 있다.
본 발명은 다양한 고전압 구조물의 제조에 유용하게 이용될 수 있다. 특정한 이점이 획득되는 본 발명에 따른 반도체 디바이스는, 상기 구역이 전계 효과 트랜지스터의 소스 구역과, 중간 채널 영역에 의해서 그로부터 격리되는 드레인 구역을 형성하고, 반절연층의 접속부가 소스 구역 및 드레인 구역에 접속된다는 것을 특징으로 한다. 트랜지스터는, 예를 들면, JFET, 횡형 MOS 트랜지스터, 횡형 DMOS 트랜지스터 또는 횡형 IGBT(lateral Isolated Gated Bipolar Transistor)일 수 있다.
본 발명에 따른 반도체 디바이스의 중요한 바람직한 실시예는, 회로 소자가 RESURF 타입이라는 것을 특징으로 한다. 잘 알려진 바와 같이, 반도체 본체의 표면에서 전계가 감소되는 것에 의해서 RESURF 디바이스 내에 높은 브레이크다운 전압이 발생된다. 이를 달성하기 위하여, 디바이스는 이러한 전계가 전개되는 층에서 브레이크다운이 발생하기 전에 그 전체 두께에 걸쳐 공핍(deplete)되도록 수행된다. 이론적인 조사에 의하면, 이러한 목적을 위하여 이 층은 도핑 농도(N)와 층의 두께의 곱이 대략 1012atoms/cm2의 조건을 충족해야만 한다. 본 발명에 따른 디바이스에 RESURF 원리를 적용함으로써, 특히 매우 급격한 전압 상승의 경우에, 반절연층이 영향을 줄 수 없다고 할지라도 브레이크다운이 회피된다는 이점이 획득된다.
본 발명의 이러한 측면 및 다른 측면은 이후에 기술되는 실시예를 참조함으로써 명확해지고 명백해질 것이다.
도 1은 본 발명에 따른 제 1 반도체 디바이스에 대한 단면도.
도 2는 도 1에 도시된 디바이스의 작동 중에 저항층에서 발생하는 전위 분포(potential distribution)를 개략적으로 도시하는 도면.
도 3은 도 1에 도시된 디바이스 내에서 상이한 필드 플레이트 분포(field plate distribution)가 존재하는 경우에 전위 분포를 도시하는 도면.
도 4는 본 발명에 따른 반도체 디바이스의 제 2 실시예에 대한 단면도.
다음에서, 본 발명은 때때로 LDMOST로 지칭되는 횡형 DMOS(lateral DMOS) 타입의 고전압 전계 효과 트랜지스터를 이용하여 설명될 것이다. 트랜지스터에 대한 단면도가 도 1에 도시되어 있는데, 이 도면에는 오로지 하나의 트랜지스터만이 도시되어 있지만, 본 기술 분야의 당업자라면 이러한 트랜지스터가 통상적인 반도체 본체 내에 형성된 다른 회로 소자와 결합된 집적 회로의 일부분이 될 수 있다는 것이 명확할 것임을 유의해야 한다.
상기 디바이스는 반도체 본체(1)를 포함하고, 본 실시예에서 반도체 본체는 실리콘으로 이루어지지만, 이와 다르게 SiC 등과 같은 다른 적절한 반도체 재료로 이루어질 수도 있다. 표면(2)에 인접하게, 본체(1)는 2개의 표면 구역(4, 5)이 서로에 대해 소정 거리만큼 이격되어 형성되어 있는 표면층(3)을 포함하고, 이 구역 사이에는 작동중에, 예를 들면, 수백 볼트(volts)의 고전압이 인가될 수 있다. 외피(envelope)의 통상적인 에폭시 수지 내에서 트랜지스터의 특성에 대한 충전 크리프 효과를 감소시키기 위해서, 고저항층 또는 반절연층(8)은 우세한 특정 도전 타입을 갖고 전기적 절연층(6, 7)으로 피복된 표면 영역(3)의 일부분(11) 위에서 표면 구역(4, 5) 사이에 제공된다. 이러한 실시예에서, 영역(11)은 전체적으로 n-타입이며, 트랜지스터의 드리프트 영역(drift region)을 형성한다. 저항층(8)의 어느 한 쪽에는 2개의 전기 접속부(9, 10)가 존재하는데, 이것에 의해서 층(8) 양단에 전위차가 인가될 수 있다.
이러한 실시예에서, 반도체 본체는 비교적 약하게 도핑된 p-타입 기판(14)과, 기판(14) 위에서 표면 영역(3)을 형성하는 n-타입 애피텍셜층(epitaxial layer)을 포함한다. 예를 들면, 에피텍셜층(epi layer)의 두께는 대략 7㎛이다. 층(3)은 에피텍셜 성장 동안에, 또는 에피텍셜 성장 후에 주입(implantation)에 의해서 도핑될 것이다. 주입량(implant dose)으로는 1012atoms/cm2과 2×1012atoms/cm2 사이의 값을 선택한다. 따라서, 층(3)은 RESURF 효과를 위한 조건을 충족하는데, 이는 층(3)이, 예를 들면, 층(3)과 기판(14) 사이의 pn-접합(15)으로부터 그 두께 전체에 걸쳐 브레이크다운없이 공핍될 수 있다는 것을 의미한다. 결과적으로, 표면에서의 전계 강도에서의 어떠한 피크(peaks) 값도, 전기적 브레이크다운이 매우 높은 전압에서만 발생되게 하는 정도까지 감소된다. RESURF 효과를 향상시키기 위하여, 0.6×1012atoms/cm2의 도핑 농도를 가지는 p-타입 매립층(buried p-type layer)(16)을 에피텍셜층(3)과 기판(14) 사이에 국부적으로 제공한다. 트랜지스터는 층(3) 내에 형성된 p-타입 백 게이트 영역(back gate region)(17)을 포함하는데, 이 영역 내에는 영역(4)에 의해 형성된 n-타입 소스(n-type source)가 제공된다. 트랜지스터의 드레인은 중간의, 비교적 약하게 도핑된 드리프트 영역(11)에 의해서 구역(4, 17)으로부터 격리된 n-타입 구역(5)에 의해서 형성된다. 저항층(8)의 접속부(9)는 소스 컨택트에 의해 형성되고, 이 소스 컨택트는 또한 도면에 도시된 바와 같이, 강하게 도핑된 p-타입 컨택트 구역을 통해 백 게이트 영역(17)에 접속되어 있다. 드레인 컨택트는 저항층(8)의 다른 접속부(10)에 의해서 형성된다.
트랜지스터는 다결정 실리콘으로 이루어진 게이트(18)를 포함하는데, 이는 얇은 게이트 산화물에 의해서 백 게이트 영역 내의 채널로부터 격리되고, 채널을 통과하여 두꺼운 산화물(6)의 일부분까지 연장된다. 이러한 실시예에서, 산화물 층(6)은 LOCOS 공정에 의해서 획득된다. 게이트(18) 상에서 연장되는 유전층(7)은 증착에 의해서 획득된 산화물층에 의해서 형성된다. 컨택트 윈도우(contact windows)는 산화물층(7) 내에 형성되며, 이 컨택트 윈도우를 통해 금속 접속부(9, 10)가 각각 구역(4, 17, 5)에 접속된다.
본 발명에 따르면, 다수의 (본 실시예에서는 2개의) 전기 도전 영역(12, 13)이 접속부(9, 10) 사이에 제공되고, 충분히 긴 시간 동안 접속부(9, 10) 사이에 전압이 인가될 때, 비선형 전위 분포가 저항층(8) 내에서 정적인 상태로 획득되게 하는 방식으로 분포된다. 도전 영역 또는 필드 플레이트(12, 13)는 접속부(9, 10)와 동시에 형성될 수 있고, 그에 따라서 부가적인 공정 단계를 필요로 하지 않는다. 반절연 저항층(8)이 패시베이션 실리콘 질화물층으로서 제공되고, 이 층은 실리콘이 풍부하기 때문에 층 내에 몇몇 전기 도전부가 획득된다. 층의 두께는, 예를 들면, 800nm이다. 비도전 실리콘 질화물층(19) 형태의 패시베이션층의 제 2 서브층(sub-layer)은 층(8) 위에 제공된다.
저항층(8)과 결합된 필드 플레이트(12, 13)의 효과는 도 2를 참조하여 설명되어 있는데, 여기에서 저항층 내의 전위 분포는 도 1에 따라 도시된 디바이스에서 필드 플레이트(12, 12)가 포함될 때와 포함되지 않는 경우로 도시되어 있다. 접속 단자(9, 10) 사이의 위치는 수평축 상에 도시되고, 저항층 내의 전위(Ф)는 수직축 상에 도시된다. 또한, 도면은 컨택트(9, 10)와 필드 플레이트(12, 13)의 위치를 도시한다. 전체 전위 상승(potential jump)(ΔФ)은, 접속 단자(9, 10) 사이의 전압과 같고, 예를 들면, 수백 볼트가 될 수 있다. 라인(20)은 단자(9, 10) 사이에 전압이 인가될 때에, t=0인 순간에 필드 플레이트가 없는 경우의 저항층 내의 전위 분포를 도시한다. 전위 분포는 비선형이지만, 도면에 나타난 바와 같이, 소스에서 드레인을 향하는 방향으로 점차 경사가 완만하게 된다. 이것은 드리프트 영역(11) 내에서 전계 강도를 감소시키기 위한 이상적인 전위 분포이다. 층(8) 내의 전위 분포는 충전 효과(charging effects)에 기인하여 시간에 따라 변동되어 실제로는 저항층(8) 내에 선형 전위 구배가 획득되는데, 이는 도 2의 라인(21)에 의해서 표시되어 있다. 이러한 전위 분포의 결과로서, 전계 강도는 드리프트 영역 내의 표면에서 국부적으로 상당히 증가된다는 것이 확인되는데, 이는 브레이크다운 전압의 감소 및 그에 따라 작동 중에 드레인에 인가될 수 있는 최대 허용 가능 전압의 실질적인 감소를 초래한다. 추가하여, 충전 효과는 종종 트랜지스터의 온-저항에 바람직하지 못한 영향을 미친다. 전위 분포(22)는 필드 플레이트(12, 13)의 존재에 의해 획득된다. 필드 플레이트의 비선형 분포의 결과로서, 전위 분포(21)에 비해 이상적인 분포에 보다 근접한 전위 분포가 획득되는데, 이는 라인(20)으로 표시되어 있다. 특히, 전위 분포는 플레이트(12, 13)에 의해서, 도 2에 도시된 바와 같이 저항층(8)의 소스측 상의 전위 강하(potential drop)가 드레인 상의 전위 강하보다 더 커지게 하는 방식으로 조절될 수 있다.
간단히 하기 위하여, 도 1은 오로지 2개의 도전 영역 또는 필드 플레이트(12, 13)만을 포함하는 실시예를 도시하였다. 그러나, 필드 플레이트의 개수를 증가시켜서 층(8) 내의 전위 분포의 스텝(steps)을 감소시킴으로써 저항층(8) 내의 이상적인 전위 분포에 보다 근접할 수 있다는 것은 명확할 것이다. 도 3은 800V의 전압에서 대략 100㎛의 길이를 가지는 저항층(8) 내의 전위 분포를 도시한다. 상기 도면은 실제로 5개의 필드 플레이트를 이용하여 이상적인 분포에 접근할 수 있다는 것을 도시한다(도면에서, 곡선(22)의 수평부).
본 발명은 LDMOST 타입의 트랜지스터에서 뿐만 아니라 접합 전계 효과 트랜지스터(junctin field-effect transistors)(JFET) 또는 공핍형 전계 효과 트랜지스터(depletion field-effect transistors)(깊은 공핍형(deep depletion) MOST) 등과 같은 다른 타입의 트랜지스터에서도 유용하게 이용될 수 있다. 예로써, 도 4는 본 발명에 따른 트랜지스터의 단면도를 도시하는데, 이것은 JFET 및 깊은 공핍형 MOST로서 작동하거나 2가지 타입의 조합으로서 작동할 수 있다. 편의 상, 대응하는 부분에는 도 1과 동일한 참조 번호를 부여하였다. 또한 이 경우에도, 트랜지스터는 p-타입 기판(14)을 포함하고 그 위에는 n-타입 에피텍셜층(3)이 제공된다. 또한 이러한 경우에도, 에피텍셜층(3)의 두께 및 도핑 농도는 RESURF 조건에 부합하도록 선택된다. 이러한 에피텍셜층(3) 내에서, 소스 구역(4) 및 드레인 구역(5)은 강하게 도핑된 n-타입 표면 구역으로 형성된다. 트랜지스터의 채널은 소스(4)에 인접한 에피텍셜층(3)의 일부분(23)에 의해서 형성되는데, 이 일부분(23)은 트랜지스터의 드리프트 영역을 형성하는 에피텍셜층의 일부분(11)에 의해서 드레인으로부터 격리된다. JFET의 게이트는 비교적 가볍게 도핑된 p-타입 기판(14)보다 더 높은 도핑 농도를 가지는 p-타입 매립 구역(24)에 의해서 형성된다. 또한 트랜지스터는 상대적으로 두꺼운 필드 산화물(6) 상에서 도핑된 폴리 층(doped poly layer)의 형태로 제공된 절연 게이트(25)를 이용하여 MOS 작업에 의해서 제어될 수 있다. 게이트(25)는 TEOS 층(7) 내의 컨택트 윈도우를 통하여 게이트에 접속된 금속 컨택트(26)를 구비한다. 금속 컨택트(9, 26, 10)에 추가하여, 도 1에 따른 실시예에서와 동일하게 TEOS 층(7)상에 컨택트와 동시에 필드 플레이트(12, 13)가 제공된다. 또한, 이러한 경우에, 그 전체는 반절연층이며 저항층을 형성하는 실리콘 풍부형 서브층(8)을 포함하는 패시베이션 실리콘 질화물층과, 전기적 절연층(19)으로 피복된다. 우측에서, 저항층(8)은 드레인 컨택트(10)에 접속되고, 좌측에서, 층(8)은 이전 실시예에서와 같이 소스 접속부(9)에 접속되지 않고 게이트 컨택트(26)에 접속된다. 물론, 층(8)은 게이트 컨택트 대신에 소스 컨택트에도 접속될 수 있다. 층(8)은 합성 수지 외피 내의 충전 크리프가 트랜지스터의 특성에 대해 미치는 영향을 감소시킬 수 있다. 필드 플레이트(12, 13)는 여기에서도 도 1에서 도시된 바와 유사하게 드리프트 영역(11) 내의 전위 분포에 적합한 비선형 전위 분포가 획득될 수 있게 한다.
본 발명은 상기 실시예에 한정되지 않으며, 본 기술 분야의 당업자에 있어 본 발명의 범주 내에서 많은 변형이 가능하다는 것에 명확할 것이다. 예를 들면, 도 4에 도시된 실시예에서 2개 이상의 필드 플레이트를 제공하여 이상적인 전위 분포에 보다 가까이 근접하여 트랜지스터의 특성을 개선할 수 있다. 실리콘 풍부형 실리콘 질화물층(8) 대신에, 산소 도핑형(oxygen-doped) 다결정 실리콘 등과 같이 낮은 전도도를 갖는 다른 층을 이용할 수 있다. 또한 본 발명은 고전압 다이오드 또는 IGBT(Insulated Gated Bipolar Transistor) 타입의 트랜지스터 등과 같이 상술된 것 이외의 다른 회로 소자 내에서 이용될 수 있어서 유리하다.

Claims (9)

  1. 반도체 본체(semiconductor body)(1)를 구비하는 반도체 디바이스에 있어서,
    상기 반도체 본체(1)는 상기 반도체 본체(1)의 표면(2)에 인접한 표면 영역(3)을 갖는 고전압 회로 소자(high-voltage circuit element)를 포함하고,
    상기 표면 영역(3)은 상기 반도체 본체(1)의 상기 표면(2)에 인접한 실질적으로 단일 도전 타입의 영역이고, 전기적 절연층(7)으로 피복되며, 그 내부에는 서로에 대해 소정 거리만큼 이격된 2개의 구역(zones)(4, 5)이 형성되어, 작동 중에 그 사이에 고전압이 인가될 수 있고,
    상기 2개의 구역(4, 5) 사이에 위치한 실질적으로 단일 도전 타입의 표면 영역(3)의 일부분(11) 위에 위치된 상기 절연층(7)의 일부분은 2개의 접속부(9, 10)를 갖는 반절연층(semi-insulating layer)(8)을 구비하며, 상기 2개의 접속부(9, 10)에 의해 상기 반절연층(8)의 양단에 고전압이 인가될 수 있고,
    상기 반절연층(8)의 상기 2개의 접속부(9, 10) 사이에 전기 도전 영역(electroconductive regions)(12, 13)이 제공되며, 상기 전기 도전 영역(12, 13)은 상기 반절연층(8) 내에 비선형 전위 분포(non-linear potential distribution)가 획득되도록 분포되는 것을 특징으로 하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 구역(4, 5)은 공통 도전 금속층으로부터의 상기 전기 도전 영역(12, 13)과 결합하여 형성된 컨택트(contacts)(9, 10)를 구비하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 반절연층(8)은 상기 전기 절연층(6, 7) 및 상기 전기 도전 영역(12, 13)에 도포되는 실리콘 풍부형 패시베이션층(passivating layer)에 의해서 형성되는 것을 특징으로 하는 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 패시베이션층(8)은 실리콘 풍부형 실리콘 질화물층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 실리콘 풍부형 실리콘 질화물층(8)은 실리콘이 풍부하지 않은 제 2 실리콘 질화물층을 구비하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 구역은 전계 효과 트랜지스터의 소스 구역(4)과, 중간 채널 영역에 의해 그로부터 격리된 드레인 구역(5)을 형성하고, 상기 반절연층(8)의 상기 접속부(9, 10)는 상기 소스 구역(4) 및 상기 드레인 구역(5)에 접속되는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 트랜지스터는 DMOST-타입 또는 JFET-타입 트랜지스터이고, 상기 반절연층(8)은 상기 트랜지스터의 상기 드레인 구역(4)과 상기 채널 영역(23) 사이에 위치한 상기 트랜지스터의 드리프트 영역(drift region)(11) 위에 위치하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 전기 도전 영역(12, 13)의 분포는 상기 반절연층(8) 내의 전위 강하(potential drop)가 상기 드레인 구역(5)측에서보다 상기 소스 구역(4)측에서 더 커지게 하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 회로 소자는 RESURF 타입인 것을 특징으로 하는 반도체 디바이스.
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