KR100703645B1 - 무선 통신 시스템에서 초기 셀 검색을 수행하는 개선된 장치 및 방법 - Google Patents

무선 통신 시스템에서 초기 셀 검색을 수행하는 개선된 장치 및 방법 Download PDF

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Abstract

본 발명의 시스템 및 방법은, 각각이 시스템 프레임(도 2) 내에서 일차 동기화 채널의 공통된 일차 동기화 코드(PSC)와 기지국에 특정된 이차 동기화 코드(SSC)를 함께 전송하는 복수 개의 기지국을 구비한 통신 시스템에서 사용자 장치(4)와 기지국(2) 사이에 통신 링크(도 3)를 수립한다. 상기 복수 개의 기지국 중 적어도 하나의 기지국으로부터 상기 PSC 및 SSC를 포함하는 입력 신호를 UE가 수신한다. 상기 UE는 상기 입력 신호를 분석하여, 시스템 프레임의 길이에 대응하는 지속 기간을 갖는 선택된 시간 주기 내에서 수신된 PSC들을 검출하고, 상기 선택된 시간 주기 내에서 최대 강도인 PSC(26)의 상대 위치를 결정한다. 이어서, 상기 입력 신호를 처리하여, 적어도 상기 결정된 PSC의 위치로부터 상기 PSC를 제거한다. 이어서, 상기 처리된 신호로부터 상기 결정된 위치에 대하여 이차 동기화 코드(SSC)를 검출한다. 이어서, 상기 검출된 SSC를 이용하여 상기 통신 링크가 수립된다.

Description

무선 통신 시스템에서 초기 셀 검색을 수행하는 개선된 장치 및 방법{AN IMPROVED APPARATUS AND METHOD FOR PERFORMING INITIAL CELL SEARCH IN WIRELESS COMMUNICATION SYSTEMS}
본 발명은 기지국에 대한 사용자 장치(UE; user equipment, 이하 "UE"라 함) 동기화에 대한 것이며, 특히 개선된 셀 검색 방법 및 시스템에 관한 것이다.
도 1은 무선 통신 시스템을 도시하고 있다. 상기 무선 통신 시스템은 복수 개의 기지국(2)(21 내지 2n)을 구비하고 있다. 각 기지국(2)은 자신의 동작 구역 또는 셀(6)(61 내지 6n) 내의 사용자 장치(UE)(4)(41 내지 4n)와 통신을 수행한다.
UE(4)가 처음으로 활성화되면, 자신의 위치 및 통신을 수행할 기지국(2)[또는 셀(6)]을 인식하지 못한다. UE(4)가 통신할 셀(6)을 결정하는 프로세스를 "셀 검색(cell search)"이라 한다.
통상적인 코드분할 다중접속(CDMA) 통신 시스템에서는 셀 검색을 위해 다수 단계의 프로세스를 이용한다. 제1 단계의 경우에, 각 기지국(2)은 일차 동기화 채널(PSCH; primary synchronization channel)로 동일한 일차 동기화 코드(PSC; primary synchronization code)를 전송한다. CDMA를 이용하는 시분할 다중화(TDD) 통신 시스템에서, PSCH는 도 2a에 도시된 제1 케이스의 셀 검색의 경우에 15개의 시간 슬롯 중 하나이며, 예컨대 슬롯 0 또는 일반적으로 슬롯 K이다. 또한, 도 2b에 도시된 제2 케이스의 셀 검색의 경우에는 두 개의 시간 슬롯이며, 예컨대 슬롯 0 및 슬롯 8, 일반적으로는 슬롯 K 및 슬롯 K+8이다. 각 기지국은 PSCH 시간 슬롯(들)으로 동일한 PSC를 전송한다. 제2 단계에서 사용되는 이차 동기화 코드(SSC; secondary synchronization code) 사이의 간섭을 저감하기 위해서, 각 PSC는 서로 상이한 시간 오프셋(offset)으로 전송된다. PSC 오프셋은 설정 개수의 칩(a set number of chips)이다.
UE(14)는 수신된 PSC에 대하여 PSCH를 검색함으로써(예컨대, 정합 필터를 이용함), 동기화할 기지국(12)을 결정한다. 이러한 검색의 결과가 도 3에 예시되어 있다. 도 3에 도시된 바와 같이, 피크(261 내지 262)는 PSC 코드와 높은 상관도가 존재하는 PSCH에서 발생한다. 통상적으로, 상기 검색 결과는 정확도를 향상시키기 위해 다수의 프레임에 걸쳐서 축적된다. 이렇게 축적된 결과를 이용하여, PSCH에서 PSC 피크 위치들이 결정된다.
도 2a 및 도 2b를 참조하면, 각 기지국은 PSC 전송과 동시에, 이차 동기화 코드(SSC), 예컨대 TDD 제1 케이스 및 제2 케이스의 경우에 세 개의 SSC 코드도 함께 전송한다. 각 기지국(14)에 의해 전송되는 SSC는 셀에 의해 사용되는 코드 그룹 및 프레임 타이밍 등과 같은 소정의 셀 파라미터를 식별하기 위해 사용된다. UE(14)는 단계 1에서 식별된 각 PSC 피크에서 SSC와, 이에 변조되어 있는 데이터를 검출하기 위해 상관기(correlator)를 사용하는 것이 일반적이다. UE(14)는 브로드캐스트 제어 채널을 검색한다. 상기 제1 케이스 및 제2 케이스 모두에 대하여 TDD 제3 단계에서, UE(14)는 브로드캐스트 채널에서 사용되는 미드앰블(midamble)을 검출하며, 이어서 브로드캐스트 채널을 판독한다.
전술한 초기 셀 검색 시스템의 단점은 제2 단계(SSC 검출)의 성능이 수신 신호의 품질에 의해 좌우되며, 이로 인하여 수신 신호의 품질이 불량하면 검출 오류(false detection)가 일어날 수 있다는 것이다. 종전의 시스템에서, 제2 단계는 제1 단계의 성공적 실행으로부터 혜택을 얻지 못한다.
따라서, 보다 정확하게 SSC를 검출하면서, 제2 단계의 성능이 수신 입력 신호에 의해서만 좌우되는 것이 아닌 초기 셀 검색 시스템이 요구된다.
본 발명의 시스템 및 방법은, 각각이 시스템 프레임 내에서 일차 동기화 채널의 공통된 일차 동기화 코드(PSC)와 기지국에 특정된 이차 동기화 코드(SSC)를 함께 전송하는 복수 개의 기지국을 구비한 통신 시스템에서 사용자 장치(UE)와 기지국간에 통신 링크를 수립한다. 상기 복수 개의 기지국 중 적어도 하나의 기지국으로부터 상기 PSC 및 SSC를 포함하는 입력 신호를 UE가 수신한다. 상기 UE는 상기 입력 신호를 분석하여, 시스템 프레임의 길이에 대응하는 지속 기간을 갖는 선택된 시간 주기 내에서 수신된 PSC들을 검출하고, 상기 선택된 시간 주기 내에서 최대 강도인 PSC의 상대 위치를 결정한다. 이어서, 상기 입력 신호를 처리하여, 적어도 상기 결정된 PSC의 위치로부터 상기 PSC를 제거한다. 이어서, 상기 처리된 신호로 부터 상기 결정된 위치에 대하여 이차 동기화 코드(SSC)를 검출한다. 이어서, 상기 검출된 SSC를 이용하여 상기 통신 링크가 수립된다.
도 1은 무선 통신 시스템의 예시도.
도 2a 및 도 2b는 제1 케이스 및 제2 케이스 각각에 대한 일차 동기화 채널(PSCH)의 예시도.
도 3은 PSCH에서 피크의 예시도.
도 4는 본 발명의 초기 셀 검색 시스템에 대한 블록도.
도 5는 단계 2 프로세서를 예시한 블록도.
도 6은 단계 3 프로세서를 예시한 블록도.
도 7은 본 발명의 초기 셀 검색 시스템에 대한 흐름도.
도 8은 초기 셀 검색 시스템의 제2 실시예에 대한 블록도.
도 9는 초기 셀 검색 시스템의 제3 실시예에 대한 블록도.
도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 하며, 첨부된 도면에서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 4에는 본 발명의 바람직한 실시예에 따른 초기 셀 검색 시스템(10)이 도시되어 있다. 상기 시스템(10)은 제1 단계 프로세서(12), 소거 장치(cancellation device)(18), 제2 단계 프로세서(14) 및 제3 단계 프로세서(16)를 포함하여, 사용자 장치(UE)와 기지국간의 초기 동기화를 수행한다.
초기 셀 검색 알고리즘의 제1 단계는 제1 단계 프로세서(12)를 사용하여 수행된다. 도 4는 제1 단계 프로세서에 대한 한가지 구현을 도시하고 있으나, 다른 구현을 사용할 수도 있다. 제1 단계 프로세서(12)는 계층적 골레이 상관기(HGC; Hierarchical Golay Correlator)(21) 및 PSC 판정 장치(22)를 포함하고 있다. 제1 단계 프로세서(12)의 목적은 하나 또는 다수의 프레임으로 된 샘플들에서 최대 강도의 기지국 PSC를 발견하는 것이다. 칩(chip) 샘플링된 입력 신호(I)가 UE에 의해 수신되고, HGC(21)에 의해 프로세싱된다. HGC(21)는 연속된 칩 위치에서 PSC와 입력 신호 사이의 상관 프로세스의 복잡도를 감소시키도록 구현된 것이다. HGC(21)의 출력은 HGC(21)에 의해 검출된 기지국들에 대한 PSC 전력 레벨(power level)의 검출 크기를 나타낸다. 수신된 전력 레벨이 높은 기지국 PSC들은 프레임에서 피크들로 나타난다. HGC(21)로부터의 출력은 PSC 판정 장치(22)로 인가된다.
HGC(21)에 연결된 PSC 판정 장치(22)는 한 프레임 분량의 칩들에서 각 칩에 대하여 HGC(21)가 출력하는 상관값을 수신한다. 일 프레임 분량의 칩들은 시스템 프레임과 일치하는 것이 바람직하며, 예컨대 38,400 칩에 상응한다. 당업자라면, 시스템 프레임이 본 명세서에서 사용되는 것보다 더 크거나 더 작을 수 있다는 것을 알 것이다.
판정 장치(22)는 미리 지정된 개수(N)의 프레임에 걸쳐 HGC(21)로부터의 각 칩 상관값을 저장하며, 각 칩의 상관값을 평균화한다. 예컨대, 시스템 프레임이 4 칩이고, N=2라고 하자. HGC(21)는 네 개의 칩 각각에 대하여, 상관값(A1, B1, C1, D1)을 각각 출력한다. 판정 장치(22)는 이들 값을 저장하며, HGC(21)로부터 각 칩 에 대하여 다음 프레임의 상관값(예컨대, A2, B2, C2, D2)을 수신한다. 각 칩의 상관값들은 평균화된다. [즉, (A1 + A2)/2, (B1 + B2)/2, (C1 + C2)/2, (D1 + D2)/2].
판정 장치(22)가 한 프레임에서 각 평균 상관 칩에 대한 평균 상관값을 알아내면, 이들 프레임의 최대 평균에 대한 위치가 결정되며, 그 값이 지정된 임계값(threshold)과 비교된다. 상기 임계값은 수신기에서의 잡음(noise) 레벨(즉, 열잡음 및 간섭)에 기초한다. 잡음 추정기(noise estimator)(24)는 PSC 및 SSC와의 상호 상관이 매우 낮은 코드에 기초하는 보조 HGC(도시되지 않음)를 구비한다. 잡음 추정기(HGC)는 시스템 프레임의 각 칩에 대한 잡음 추정값을 계산한다. 잡음 추정기는 HGC(21)와 동일한 개수의 프레임에 걸쳐 반복 계산(iteration)을 하며, 추정된 PSCH 위치 주변의 윈도우에서 몇 개의 잡음 추정값들을 평균화한다. 상기 윈도우의 크기는 대략 128 칩인 것이 바람직하며, 이는 PSCH 위치의 양쪽에서 각각 64 칩이 된다. 당업자라면 상기 윈도우 크기가 128 칩보다 더 크거나 더 작을 수 있다는 것을 알 것이다.
최대 평균이 상기 임계값보다 크면, 판정 장치(22)는 상기 최대 평균과 관련된 기지국의 전송 패턴이 제1 케이스인지 또는 제2 케이스인지를 결정한다. 이러한 결정은 최대 위치 + (8 * 2560) 또는 최대 위치 + (7 * 2560)에서 칩의 상관값을 비교함으로써 이루어진다. 이 값이 임계값보다 크면 전송 패턴은 제2 케이스이며, 그렇지 않으면 전송 패턴은 제1 케이스이다.
최대 위치 값이 상기 임계값 미만이면, 제1 단계 프로세서(12)는 상관값이 임계값보다 크거나 조건 만족이 실패할 때가지, 입력 신호(I)에 대한 프로세싱을 지속한다. 당업자라면 판정 프로세서(22)가 최대 강도의 PSC 코드 위치를 결정하기 위한 다수의 방법 중 임의의 방법을 사용할 수 있음을 알 것이다. 최대 위치가 발견되면, 판정 프로세서(22)는 그 위치 및 그 PSC를 소거 장치(18)와 제2 단계 프로세서(14)로 포워딩한다.
제1 단계 프로세서(12) 및 제2 단계 프로세서(14)에 연결된 소거 장치(18)는 최대 위치, PSC 및 입력 신호(I)를 취하고, 상기 입력 신호(I)에서 PSC를 차감한다. 이러한 차감은 입력 신호(I)의 최대 위치에서의 칩으로부터 PSC를 제거하는 것이다. 입력 신호(I)로부터 PSC의 차감은 간섭 소거 등의 몇 가지 소거 방법 중 하나에 의해 이루어진다. 간섭 소거를 이용하면, PSC는 입력 신호(I)에 대한 기여분의 추정치로 변환되며, 이는 간섭 구성 장치(interference construction device)(도시되지 않음)를 이용하여 수행된다. 수신된 PSC의 기여분은 예컨대, 차감기(subtractor)에 의해 차감된다. 이에 따른 결과적 신호는 최대 위치에서 입력 신호(I)로부터 PSC의 기여분(성분)이 제거된다. 코드 다중화 시스템에서, 하나의 코드는 다른 코드들에 대하여 잡음으로 나타난다. 따라서, PSC는 SSC에 대하여 실질적으로 잡음이 된다. 그 결과로서, PSC가 입력 신호(I)로부터 소거되면, 제2 단계 프로세서(14)는 보다 정확하고 신속하게 SSC의 위치 및 슬롯 오프셋의 위치를 결정할 수 있다.
소거 장치(18), 제1 단계 프로세서(12) 및 제3 단계 프로세서(16)에 연결된 제2 단계 프로세서(14)는 소거 장치(18)로부터 상기 수정된 입력 신호를 수신하고, 제1 단계 프로세서(22)로부터 PSC의 위치를 수신한다.
제2 단계 장치의 일례가 도 5에 도시되어 있으며, 다른 것들도 사용될 수 있다. 상기 제2 단계 장치는 상관기(31), 고속 하다마드 변환 장치(FHT; fast Hadamard transform)(33), 위상 추정 장치(37), 역회전 장치(derotate device)(34), 누산기(accumulator)(36) 및 판정 장치(39)를 포함하고 있다. PSC의 위치는 제1 단계 프로세서(12)에 의해 결정되었기 때문에, 제2 단계 프로세서(14)는 제1 단계 프로세서(12)로부터의 최대 위치에서 SSC들을 검색하기만 하면 된다. 이 단계에서, UE는 최대 위치에서 기지국과 관련된 코드 그룹 및 toffset를 식별한다. 또한, 제2 단계 프로세서(14)는 두 개 프레임의 인터리빙 주기 내에서 프레임 인덱스 번호를 결정하며, 슬롯 인덱스(K 또는 K+8)를 결정한다. 당업자라면 본 단계에서 결정된 toffset이 UE로 하여금 슬롯 경계(slot boundary) Cr(i) = C1(i) * z(i) (i=..., 255)에 동기화될 수 있도록 한다는 것을 알 것이다. 상기 수정된 입력 신호 및 PSC의 위치는 상관기(31)에 입력된다. FHT(33) 및 소거 장치(18)에 연결된 상관기(31)는 상기 PSC 위치에서, 수신된 입력 신호와 길이가 256인 칩 코드를 상관시켜서, 16 개의 상관값을 얻는다. 이 코드(CR)는 마스킹 순열(sequence)(Z)과 제1 SSC(C1)의 칩-대-칩 곱(multiplication)으로부터 얻어진다. 이는 다음의 수학식 1과 같다.
Figure 112003048384790-pct00001
16 개의 복소 상관 값[Rc(K)]은 전술한 코드를 이용하여 얻어진다. Rc(K)는 다음의 수학식 2에 의하여 얻어진다.
Figure 112003048384790-pct00002
이 때, tcp는 제1 단계 프로세서(12)로부터 얻어진 PSC 위치이며, N은 평균화에 사용된 PSCH 시간 슬롯의 최대 개수이다.
상관기(31)의 출력에서 얻어진 상관값은 FHT(33)에 인가된다. 상관기(31) 및 역회전 장치(34)에 연결된 FHT(33)는 16 개의 SSC와 수신 신호의 상관에 대응하는 16 개의 복소 상관값을 얻는다. 즉,
Figure 112003048384790-pct00003
당업자라면, Rc(K)의 FHT를 취하는 것은 마스킹되지 않은 SSC와 수신 신호의 상관에 대응한다. 이는 16 개의 SSC의 특별한 구조로 인하여 가능한 것이다. 제1 케이스 신호는 여섯 개의 SSC를 이용하며, 제2 케이스의 신호는 12 개의 SSC를 이용한다는 것을 유념하기 바란다. 네 개의 SSC 신호는 이용되지 않는다.
위상 추정기(37)는 제1 단계 프로세서(12)로부터 PSC 뿐만 아니라, 상기 수 정된 칩 샘플링 수신 신호를 수신한다. PSC 위치에서 제1 단계 HGC(21)의 출력은 상기 PSC 위치에서 PSC와 수신 신호의 상관에 대응한다. 이러한 복소 상관값은 위상 추정기(37)에 입력된다. 위상 추정기(37)에서, 복소 상관값은 정규화(normalization)되고, 이어서 공액화(conjugation)된다. 위상 추정기는 SSC의 역회전에 필요하다.
위상 추정기(37) 및 FHT(33)에 연결된 역회전 장치(34)는 FHT(33)로부터 16 개의 SSC를 수신하고, 위상 추정기(37)로부터 위상 추정값을 수신한다. 역회전 장치(34)는 FHT(33)의 출력을 역회전한다. 역회전 위상은 PSC의 위상이다. 복소 상관값은 위상과 복소 곱셈된다.
역회전된 상관값은 이어서 누산기(36)로 포워딩된다. 누산기(36)는 역회전 장치(34) 및 제2 단계 판정 장치(39)에 연결된다. 역회전된 상관값은 수학식 4에 따른 N 회의 반복 계산에 대하여, 2(제1 케이스) 또는 4(제2 케이스)의 주기로 코히런트(coherent) 가산된다.
Figure 112003048384790-pct00004
이 때, N은 신뢰 가능한 신호값을 얻기 위한 최대 반복 계산 회수이며, K는 SSC가 사용되는 개수(제1 케이스는 K=6이며, 제2 케이스는 K=12임)이며, L은 PSCH의 주기(제1 케이스는 L=2이며, 제2 케이스는 L=4임)이다. 이들 상관값은 초기에 0으로 설정된다. 판정 변수(variables)는 SSC 전송 패턴에 따라 상관값으로부터 형 성된다.
누산기(36)에서 획득된 판정 변수는 판정 장치(39)로 포워딩된다. 케이스 1에 대한 64 개의 판정 변수와, 32 개의 코드 그룹 및 2 개의 프레임 인덱스가 존재한다. 케이스 2의 경우에는 128 개의 판정 변수와, 32 개의 코드 그룹 및 2 개의 프레임 인덱스, 그리고 2 개의 슬롯(K 또는 K+8)이 존재한다. 판정 장치(39)는 모든 판정 변수를 순차적(하나씩)으로 비교한다. 이러한 방법은 판정 변수가 크지 않은 경우에 효율적이며, 그다지 복잡하지 않게 구현할 수 있다. 최대 판정 변수가 속하는 전송 패턴은 케이스 1 및 케이스 2의 코드 그룹 번호와, 케이스 2에 대한 PSCH 슬롯 인덱스를 나타낸다.
toffset, 스크램블링 코드 그룹 번호, SSC 및 PSC의 위치가 제3 단계 프로세서(16)로 포워딩된다. 제2 단계 프로세서(14)에 연결된 제3 단계 프로세서(16)는 UE에 의해 사용되는 미드앰블 및 기본 스크램블링 코드를 검색한다. 제2 단계 프로세서(14)에 의해 검색된 코드 그룹 번호는 네 개의 셀 파라미터와 연관된다. 따라서, 코드 그룹 번호의 식별은 그 셀에 의해서 사용되는 미드앰블을 식별하게 한다. 코드 그룹과 관련된 네 개의 셀 파라미터는 테이블 1에 개시된 바와 같이, 시스템 프레임 번호(SFN; System Frame Number)에 걸쳐 순환된다.
코드 그룹 i = 1, ..., 32 셀 파라미터 (초기 할당) 셀 파라미터 (SFN mod 2 = 0) 셀 파라미터 (SFN mod 2 = 1)
4(i-1) 4(i-1) 4(i-1) + 1
4(i-1) + 1 4(i-1) +1 4(i-1)
4(i-1) + 2 4(i-1) +2 4(i-1) + 3
4(i-1) + 3 4(i-1) + 3 4(i-1) + 2
도 6은 제3 단계 프로세서(16)를 예시하고 있다. 하나의 제3 단계 프로세서가 예시되어 있지만, 임의의 제3 단계 프로세서가 사용될 수 있다. 제3 단계 프로세서(16)는 상관 장치(41), 누산 장치(42) 및 판정 장치(43)를 포함하고 있다. 제2 단계 프로세서(14)로부터의 코드 그룹 및 프레임 인덱스, 그리고 제1 단계 프로세서(12)로부터의 PSC 위치가 상관 장치(41)로 포워딩된다. 주기적 윈도우 크기(pWS) 및 다중경로 윈도우 크기(mpWS)도 상관 장치(41)에 입력된다. 입력 신호(I)는 상관 장치(41)에 의해, 코드 그룹과 관련된 네 개의 미드앰블과 상관된다. 이러한 상관은 코드 그룹의 toffset, 주기적 윈도우 크기(pWS) 및 다중경로 윈도우 크기(mpWS)에 의해 결정되는 P-CCPCH 상의 WS3 계산 후보 미드앰블 위치들에서 수행된다(WS3 = pWS + 2mpWS임).
기본 미드앰블 코드는 SFN과 함께 토글된다[홀수(odd)/짝수(even)]. SFN이 짝수이면, 상관 장치(41)는 기본 미드앰블 코드에 대하여 상관을 수행한다. SFN이 홀수이면, 상관 장치(41)는 주기화된 미드앰블 코드에 대하여 상관을 수행한다. 예컨대, 코드 그룹 0의 경우에, 상관 장치(41)는 짝수 SFN에서 미드앰블 코드 0, 1, 2, 3에 대하여 상관을 수행하고, 홀수 SFN에서 미드앰블 코드 1, 0, 3, 2에 대하여 상관을 수행한다. 셀 검색은 SFN을 알지 못하지만, 제2 단계 프로세서(14)에 의해서 발견된 프레임 인덱스(1 또는 2)에 기초하여 SFN이 짝수인지 홀수인지는 알고 있다는 것을 유념하여야 한다.
상관 장치(41)는 4xWS3 상관값을 계산한다. 상기 주기적 윈도우는 상관 장치(41)가 최대 상관값을 발견할 수 있도록 한다. 다중경로 윈도우의 목적은 PSCH 위치가 최대 크기의 다중경로를 포함하도록 PSCH를 조정하기 위한 것이다. 이는 최대 강도의 다중경로 성분이 제1 중요 다중경로 성분이 아닌 경우에 필요하다.
상관 장치(14)로부터 출력되는 이들 상관값은 상관 장치(41) 및 판정 장치(43)에 연결된 누산 장치(42)로 포워딩된다. 누산 장치(42)는 미리 지정된 수의 프레임(N3)에 걸쳐 상관값들을 축적(누산)한다. 초기 셀 검색은 프레임 경계를 알지 못하기 때문에 프레임 대신에 38400 칩(2560 칩 * 15 슬롯)의 블록을 이용하는 것이 일반적이라는 것을 유념하여야 할 것이다. 누산 장치(42)는 상관값을 나타내는 복소수의 실수부 및 허수부의 절대값을 가산함으로써 판정 변수를 형성한다. 판정 변수는 대응하는 상관값의 크기를 측정한 것이다. 보다 신뢰 가능한 판정을 구비하기 위해서, 이들 판정 변수는 N3 반복 계산 동안에 누산될 수 있으며, 이 때 N3는 신뢰 가능한 신호 대 잡음 레벨을 위한 최대 반복 계산 회수이다.
누산 장치(42)에 의해 생성되는 판정 변수는 판정 장치(43)로 포워딩된다. 누산 장치(42)에 연결되는 판정 장치(43)는 간단한 순차적 비교에 의해 최대 판정 변수를 결정한다. 최대 판정 변수는 그 셀에 사용되는 기본 미드엠블에 대응한다. 상기 식별된 미드앰블과 관련된 스크램블링 코드 번호는 그 셀의 스크램블링 코드이다. 상기 스크램블링 코드는 이어서 브로드캐스트 채널 프로세싱을 위해 UE에 의해 사용된다.
도 7에는 초기 셀 검색 시스템에 대한 흐름도가 도시되어 있다. UE는 공통 다운링크 채널에 걸쳐 입력 신호를 수신한다(단계 601). 제1 단계 프로세서(12)는 최대 강도의 기지국과 관련된 PSC의 위치를 검출한다(단계 602). 제1 단계 프로세서(12)는 PSC를 소거 장치(18)로 포워딩한다(단계 603). 이어서, 소거 장치(18)는 입력 신호(I)에서, 제1 단계 프로세서(12)로부터 검출된 PSC를 차감하며(단계 604), 이렇게 수정된 신호를 제2 단계 프로세서(14)로 포워딩한다(단계 605). 소거 장치(18)로부터의 수정된 입력 신호와, 제1 단계 프로세서(12)로부터의 PSC 위치를 이용하여, 제2 단계 프로세서(14)는 SSC들을 검색하며, 최대 강도의 기지국과 관련된 코드 그룹 번호 및 toffset을 결정한다(단계 607). 이어서, 코드 그룹 번호는 제3 단계 프로세서(16)로 포워딩되며(단계 608), 제3 단계 프로세서는 이로부터 미드앰블 및 기본 스크램블링 코드를 검색한다(단계 609). 이들 코드는 이어서 기지국에 동기화하기 위해 UE에 의해 사용된다(단계 610).
초기 셀 검색의 제2 단계가 가장 취약하기 때문에, 제2 단계 프로세서(14)에 입력되는 신호로부터 PSC를 소거하는 것은 보다 분명한 신호를 제공하며, SSC 시간을 양호하게 추정할 수 있도록 한다. 이는 보다 정확하게 슬롯 오프셋 및 코드 그룹 번호를 결정할 수 있게 한다. 궁극적으로, 이러한 절차는 UE에 의한 검출 오류의 회수를 감소시킨다.
도 8에는 제2 실시예가 도시되어 있다. 제2 실시예의 시스템은 도 1의 시스템과 유사하게, 소거 장치(18)를 이용하여, 제3 단계 프로세서(16)에 의한 프로세싱 이전에 입력 신호(I)로부터 PSC 및 SSC를 차감한다. 제2 단계는 PSC가 제거된 입력 신호를 수신하지 않으며, 대신에 제3 단계 프로세서(16)에 대한 수정 입력 신호는 검출된 기지국의 미드앰블 및 코드 그룹을 보다 정확하게 검출할 수 있다.
도 9에는 제3 실시예가 도시되어 있다. 상기 제3 실시예는 소거 장치(181, 182)를 이용하여, 초기 셀 검색 시스템(10)의 정확도를 개선한다. 소거 장치(181)는 제2 단계 프로세서(14)에 앞서, 입력 신호에서 검출된 위치로부터 PSC를 제거한다. 소거 장치(182)는 제3 단계 프로세서(16)에 앞서 SSC를 제거한다.

Claims (14)

  1. 복수 개의 기지국을 구비한 통신 시스템에서 사용자 장치(UE)와 기지국간에 통신 링크를 수립을 위한 셀 검색 방법으로서, 상기 각 기지국은 시스템 프레임 내에서 일차 동기화 채널의 공통된 일차 동기화 코드(PSC)와 기지국에 특정된 이차 동기화 코드(SSC)를 함께 전송하는 것인, 상기 셀 검색 방법에 있어서
    상기 복수 개의 기지국 중 적어도 하나의 기지국으로부터 상기 PSC 및 SSC를 포함하는 입력 신호를 상기 UE가 수신하는 단계와;
    제 1 프로세서에 의해 상기 입력 신호를 분석하여, 선택된 시간 주기 프레임 내에서 수신된 PSC들을 검출하고, 상기 시스템 프레임 내에서 최대 강도인 PSC의 상대 위치를 결정하는 단계와;
    상기 입력 신호를 처리하여, 적어도 상기 결정된 PSC의 위치로부터 상기 PSC및 SSC를 제거하는 단계와;
    상기 입력 신호로부터 상기 PSC의 제거 후에 상기 처리된 신호로부터 상기 결정된 위치에서 제 2 프로세서에 의해 상기 입력신호 내의 SSC를 검출하는 단계와;
    상기 검출된 SSC와 연관된 기지국의 셀 파라미터를 결정하기 위하여 상기 처리된 신호로부터 스크램블링 코드를 검출하는 단계를 포함하고
    이로써 상기 처리된 신호로부터의 상기 SSC 신호의 제거에 의해 상기 스크램블링 코드 검출이 더 강화되는 것인, 통신 링크 수립을 위한 셀 검색 방법.
  2. 제1항에 있어서,
    상기 검출된 PSC 및 SSC를 제거하는 것은 간섭 소거를 포함하는 것인 통신 링크 수립을 위한 셀 검색 방법.
  3. 제1항에 있어서, 상기 제 2 프로세서에 의해 상기 PSC 위치 및 SSC에 기초하여 타임 오프셋 및 스크램블링 코드 그룹 번호를 결정하는 단계를 더 포함하고,
    이로써 상기 스크램블링 코드는, 상기 스크램블링 코드 그룹 번호를 이용하는 제 3 프로세서에서 결정되는 것인 통신 링크 수립을 위한 셀 검색 방법.
  4. 복수 개의 기지국과 사용자 장치(UE)를 포함하는 통신 시스템으로서, 상기 각 기지국은 시스템 프레임 내에서 일차 동기화 채널의 공통된 일차 동기화 코드(PSC)와 기지국에 특정된 이차 동기화 코드(SSC)를 함께 전송하며, 상기 사용자 장치는 기지국과의 통신 링크를 수립하는 셀 검색 시스템을 포함하고 상기 복수 개의 기지국 중 적어도 하나의 기지국으로부터 상기 PSC 및 SSC를 포함하는 입력 신호를 수신하는 것인 상기 통신 시스템에 있어서, 상기 셀 검색 시스템은
    상기 입력 신호를 분석하여, 수신된 PSC들을 선택된 시간 주기 내에서 검출하고, 상기 시스템 프레임 내에서 최대 강도인 PSC의 상대 위치를 결정하는 제1 프로세서와;
    상기 입력 신호를 처리하여, 적어도 상기 결정된 PSC의 위치로부터 상기 PSC를 제거하는 제1 소거 프로세서와;
    상기 제1 소거 프로세서에 의해 처리된 신호로부터 상기 결정된 위치에서 SSC들을 검출하는 제2 프로세서와;
    적어도 상기 결정된 PSC 위치로부터 SSC를 제거하도록 상기 입력 신호를 처리하는 제2 소거 프로세서와;
    상기 제2 소거 프로세서에 의해 소거되어진 SSC들에 응답하여, 상기 기지국의 스크램블링 코드를 검출하는 제3 프로세서
    를 포함하는 것인 통신 시스템.
  5. 제4항에 있어서, 상기 소거 프로세서는 간섭 소거를 이용하여, 상기 입력 신호로부터 상기 PSC 및 SSC를 제거하는 것인 통신 시스템.
  6. 제 4 항에 있어서, 상기 제 2 프로세서는 상기 PSC 위치 및 SSC에 기초하여 타임 오프셋 및 스크램블링 코드 그룹 번호를 결정하고, 이로써 상기 스크램블링 코드는, 상기 스크램블링 코드 그룹 번호를 이용하는 제 3 프로세서에서 결정되는 것인 통신 시스템.
  7. 복수 개의 기지국을 구비하고, 상기 각 기지국이 시스템 프레임 내에서, 일차 동기화 채널의 공통된 일차 동기화 코드(PSC)와 기지국에 특정된 이차 동기화 코드(SSC)를 함께 전송하는 통신 시스템에서, 기지국과의 통신 링크를 수립하는 셀 검색 시스템을 포함하는 사용자 장치(UE)로서,
    상기 복수 개의 기지국 중 적어도 하나의 기지국으로부터 상기 PSC 및 SSC를 포함하는 입력 신호를 수신하며,
    상기 셀 검색 시스템은
    상기 입력 신호를 분석하여, 시스템 프레임의 길이에 대응하는 지속 기간을 갖는 선택된 시간 주기 내에서, 수신된 PSC을 검출하고, 상기 선택된 시간 주기 내에서 최대 강도인 PSC의 상대 위치를 결정하는 제1 프로세서와;
    상기 입력 신호를 처리하여, 적어도 상기 결정된 PSC의 위치로부터 상기 PSC를 제거하는 제1 소거 프로세서와,
    상기 제1 소거 프로세서에 의해 처리된 입력 신호로부터 상기 결정된 위치에서 SSC를 검출하는 제2 프로세서와;
    적어도 상기 결정된 PSC 위치로부터 상기 SSC를 제거하도록 상기 입력 신호를 처리하는 제2 소거 프로세서와;
    상기 제2 소거 프로세서에 의해 처리된 입력 신호로부터, 상기 기지국의 스크램블링 코드를 검출하는 제3 프로세서를 포함하는 것인, 사용자 장치.
  8. 제7항에 있어서, 상기 소거 프로세서는 간섭 소거를 이용하여, 상기 입력 신호로부터 상기 PSC 및 SSC를 제거하는 것인 사용자 장치.
  9. 제7항에 있어서, 상기 제 2 프로세서는 상기 PSC 위치 및 SSC에 기초하여 타임 오프셋 및 스크램블링 코드 그룹 번호를 결정하고, 이로써 상기 스크램블링 코드는, 상기 스크램블링 코드 그룹 번호를 이용하는 제 3 프로세서에서 결정되는 것인 사용자 장치.
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