KR100702564B1 - Semiconductor device and the method of testing the same - Google Patents
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Abstract
본 출원에 포함되는 발명의 하나가 해결하고자 하는 과제는, 복수의 출력 핀을 집약하여, 반도체 장치의 출력 핀 수보다 적은 반도체 시험 장치의 채널 수로, 복수의 출력 핀의 동시 시험을 실시하는 것이 가능한 반도체 장치, 및 그 시험 방법을 제공하는 것이다. 그 대표적인 발명의 하나에는, 액정 패널의 게이트선을 구동하는 기능을 가진 반도체 장치인 LCD 드라이버에 있어서, 게이트선을 구동하는 정전압 및 부전압의 극성을 반전시키는 Ex-OR 회로(6)와, 게이트선을 구동하기 위한 출력 회로를 고 임피던스 상태로 제어 가능한 트라이 스테이트형 인버터 회로(9)와, Ex-OR 회로(6)와 트라이 스테이트형 인버터 회로(9)의 상태를 제어하기 위하여, 적어도 1개의 테스트 제어 단자 TEST를 구비하고, 시험 시에 게이트 출력 중의 1단자만이 정전압 VGH 또는 부전압 VGL 출력, 그 밖에는 고 임피던스 상태로서, 복수의 게이트 출력의 동시 시험을 실시하도록 구성한 것이 있다. One problem to be solved by one of the inventions included in the present application is that a plurality of output pins can be collected and the simultaneous test of the plurality of output pins can be performed with the number of channels of the semiconductor test apparatus smaller than the number of output pins of the semiconductor device. A semiconductor device and a test method thereof are provided. One of the typical inventions includes an Ex-OR circuit 6 for inverting the polarity of the constant voltage and the negative voltage for driving a gate line in an LCD driver which is a semiconductor device having a function of driving a gate line of a liquid crystal panel. In order to control the state of the tri-state type inverter circuit 9 and the Ex-OR circuit 6 and the tri-state type inverter circuit 9 which can control the output circuit for driving a line in a high impedance state, at least one The test control terminal TEST is provided, and at the time of testing, only one terminal of the gate output is configured to perform a simultaneous test of a plurality of gate outputs as a constant voltage VGH or a negative voltage VGL output and other high impedance states.
Ex-OR 회로, 트라이 스테이트형 인버터 회로, 테스트 제어 단자, 출력 핀Ex-OR circuit, tri-state inverter circuit, test control terminal, output pin
Description
도 1은 실시예 1에서의 LCD 드라이버의 구성을 나타내는 도면.BRIEF DESCRIPTION OF THE DRAWINGS The figure which shows the structure of the LCD driver in Example 1. FIG.
도 2는 실시예 1에서의 시험 시의 등가 회로를 나타내는 도면.FIG. 2 is a diagram showing an equivalent circuit during testing in Example 1. FIG.
도 3은 실시예 1에 있어서, 고장을 상정했을 때의 등가 회로를 나타내는 도면.FIG. 3 is a diagram showing an equivalent circuit when a failure is assumed in Example 1. FIG.
도 4는 실시예 1에서의 제어 신호의 설정 상태를 나타내는 도면.4 is a diagram showing a setting state of a control signal in Example 1. FIG.
도 5는 실시예 1에서의 테스트 제어 회로의 진리값표를 나타내는 도면.FIG. 5 is a diagram showing a truth table of a test control circuit in Example 1. FIG.
도 6의 (a) 및 (b)는, 실시예 1에 있어서, 시험 시의 동작을 나타내는 도면으로, 도 6의 (a)는 테스트 모드(1)에, 도 6의 (b)는 테스트 모드(2)에 각각 대응하는 도면.6 (a) and 6 (b) are diagrams showing the operation during the test in Example 1, FIG. 6 (a) is in the
도 7은 실시예 1에 있어서, 회로 규모를 작게 하는 예의 LCD 드라이버의 구성을 나타내는 도면.FIG. 7 is a diagram showing a configuration of an LCD driver of an example in which the circuit scale is reduced in Example 1. FIG.
도 8은 실시예 1에 있어서, 도 7의 인버터 회로의 회로 구성을 나타내는 도면.FIG. 8 is a diagram showing a circuit configuration of the inverter circuit of FIG. 7 according to the first embodiment. FIG.
도 9는 실시예 2에서의 LCD 드라이버의 구성을 나타내는 도면.9 is a diagram showing the configuration of an LCD driver in Example 2. FIG.
도 10의 (a) 및 (b)는 실시예 2에 있어서, 시험 시의 등가 회로를 나타내는 도면으로, 도 10의 (a)는 카운터값이 1일 때의 등가 회로를, 도 10의 (b)는 카운터값이 1 이외일 때의 등가 회로를 각각 도시하는 도면.10A and 10B show an equivalent circuit during testing in Example 2, and FIG. 10A shows an equivalent circuit when the counter value is 1, and FIG. Are diagrams showing equivalent circuits when the counter value is other than 1, respectively.
도 11은 실시예 2에 있어서, 비교 전압을 재설정할 필요가 없는 예의 LCD 드라이버의 구성을 나타내는 도면.FIG. 11 is a diagram showing a configuration of an example LCD driver in which the comparison voltage does not need to be reset in Example 2. FIG.
도 12는 실시예 2에서의 테스트 패턴을 나타내는 도면.12 is a view showing a test pattern in Example 2. FIG.
도 13은 실시예 3에서의 LCD 드라이버의 구성을 나타내는 도면.
도 14는 실시예 3에 있어서, 시험시의 등가 회로를 나타내는 도면.FIG. 13 is a diagram showing the configuration of an LCD driver in Example 3. FIG.
FIG. 14 is a diagram showing an equivalent circuit during testing in Example 3. FIG.
도 15는 실시예 4에서의 LCD 드라이버의 구성을 나타내는 도면.FIG. 15 is a diagram showing a configuration of an LCD driver in Example 4. FIG.
도 16은 본 발명의 전제로서 검토한 기술에 있어서, 액정 패널과 LCD 드라이버의 접속 관계를 나타내는 도면.Fig. 16 is a diagram showing a connection relationship between a liquid crystal panel and an LCD driver in the technology examined as a premise of the present invention.
도 17은 본 발명의 전제로서 검토한 기술에 있어서, LCD 드라이버와 반도체 시험 장치의 접속 관계를 나타내는 도면.Fig. 17 is a diagram showing a connection relationship between an LCD driver and a semiconductor test apparatus in the technology examined as a premise of the present invention.
도 18은 본 발명의 전제로서 검토한 기술에 있어서, 도 17의 인버터 회로의 구성을 나타내는 도면.FIG. 18 is a diagram showing the configuration of the inverter circuit of FIG. 17 in the technique examined as a premise of the present invention. FIG.
도 19는 본 발명의 전제로서 검토한 기술에 있어서, LCD 드라이버의 게이트 출력의 동작을 나타내는 도면.Fig. 19 is a view showing the operation of the gate output of the LCD driver in the technique examined as a premise of the present invention.
도 2O은 실시예 5에서의 인버터 회로의 구성도. 2O is a configuration diagram of an inverter circuit in
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : LCD 드라이버1: LCD Driver
2 : 테스트 제어 회로2: test control circuit
3 : 인터페이스 회로/레지스터3: interface circuit / register
4 : 카운터4: counter
5 : 디코더 회로5: decoder circuit
6 : Ex-OR 회로6: Ex-OR circuit
7 : 래치 회로7: latch circuit
9 : 트라이 스테이트형 인버터 회로9: tri-state inverter circuit
11 : 전원 회로11: power circuit
12 : 제1 저항12: first resistance
13 : 제2 저항13: second resistance
100 : 반도체 시험 장치100: semiconductor test apparatus
103 : 비교기103: comparator
<관련 출원><Related application>
이 출원은 2003년 12월 3일에 출원한 일본 특허 출원 제2003-404691호의 우선권을 주장하며, 그 내용은 본 명세서에 포함된다.This application claims the priority of Japanese Patent Application No. 2003-404691 for which it applied on December 3, 2003, The content is taken in here.
본 발명은, 반도체 장치 및 그 시험 방법에 관한 것으로, 특히, 액정 패널의 게이트선을 구동하는 기능을 가진 LCD 드라이버 등과 같은 반도체 장치 및 그 시험 방법에 적용하기에 유효한 기술에 관한 것이다. BACKGROUND OF THE
본 발명자가, 본 발명의 전제로서 검토한 기술을, 도 16∼도 19를 이용하여 설명한다. 도 16은 액정 패널과 LCD 드라이버의 접속 관계, 도 17은 LCD 드라이버와 반도체 시험 장치의 접속 관계, 도 18은 도 17의 인버터 회로(30)의 구성, 도 19는 LCD 드라이버의 게이트 출력의 동작을 각각 나타내는 도면이다.EMBODIMENT OF THE INVENTION The technique which this inventor examined as a premise of this invention is demonstrated using FIGS. 16-19. Fig. 16 shows the connection relationship between the liquid crystal panel and the LCD driver, Fig. 17 shows the connection relationship between the LCD driver and the semiconductor test apparatus, Fig. 18 shows the configuration of the
도 16에 도시한 바와 같이, 액정 패널(500)과, 이 액정 패널을 구동하는데 필요한 LCD 드라이버가 접속되어 있다. 액정 패널(500)의 각 화소(510)에는, 트랜지스터(511)와 컨덴서(512)가 도시하는 모양으로 배치되어 있고, 도시하는 수직 방향의 각 트랜지스터의 소스 단자는 공통화되어 있다. 동일하게, 도시하는 수평 방향의 각 트랜지스터의 게이트 단자도 공통화되어 있다. As shown in FIG. 16, the
일반적으로, 액정 패널(500)을 구동하기 위해서는, 소스 공통 단자에 접속하여, 색 표시 정보로 되는 계조 전압을 인가하는 기능을 가진 소스 드라이버(501)와, 게이트 공통 단자에 접속하고, 도시하는 수평 방향의 화소의 표시 제어를 행하는 기능을 가진 게이트 드라이버(502)와, 소스 드라이버(501)와 게이트 드라이버(502)를 동작시키는데 필요한 전압을 생성하는 기능을 가진 전원 회로(503)가 필요해진다. 이들은 일반적으로 LCD 드라이버라고 불리며, 소스 드라이버(501), 게이트 드라이버(502), 전원 회로(503)는 각각이 개별적으로 집적화하는 경우와, 몇가지의 기능을 집약하여 1칩 상에 집적화하는 경우가 있다. In general, in order to drive the
도 17에 도시한 바와 같이, 전기적 동작 시험을 실시할 때에는, 액정 패널의 게이트 공통 단자를 구동하는데 필요한 기능을 가진 LCD 드라이버(전원 회로 내장형 게이트 드라이버)(1f)와, 반도체 시험 장치(100)가 접속되고, 이 접속 상태에서 전기적 동작 시험이 실시된다. LCD 드라이버(1f)의 출력단의 인버터 회로(출력 회 로)(30)는, 도 18에 도시한 바와 같이, 레벨 시프트 회로(40)와, p채널 트랜지스터(50)와, n채널 트랜지스터(51)로 구성되고, 입력 레벨 H/L에 따라서 정전압 VGH 또는 부전압 VGL을 게이트 출력 단자 Gx로부터 출력하는 구성으로 되어 있다. As shown in Fig. 17, when conducting an electrical operation test, an LCD driver (gate driver with built-in power circuit) 1f and a
도 17에 있어서, LCD 드라이버(1f)의 게이트 출력 단자 G1∼Gn는, 액정 패널의 1라인(도 16에 도시하는 수평 방향의 1열의 화소)마다의 표시/비표시의 제어를 행한다. 이를 위해, 도 19에 도시한 바와 같이, LCD 드라이버(1f)의 카운터값(설정 상태)가 변해도, 복수의 게이트 출력 G1∼Gn 중, 반드시 1단자가 정전압 VGH(표시 전압) 출력으로, 그 밖에는 부전압 VGL(비표시 전압) 출력으로 되도록, 배타적으로 전압을 출력하도록 동작한다. In Fig. 17, the gate output terminals G1 to Gn of the LCD driver 1f control display / non-display for each line of the liquid crystal panel (pixels in one column in the horizontal direction shown in Fig. 16). For this purpose, as shown in FIG. 19, even if the counter value (setting state) of the LCD driver 1f changes, one terminal among the plurality of gate outputs G1 to Gn must be a constant voltage VGH (display voltage) output, and otherwise. The voltage is output exclusively so as to be the negative voltage VGL (non-display voltage) output.
이러한 LCD 드라이버(1f)의 시험은, 도 17에 도시한 바와 같이, 각 게이트 출력 단자 G1∼Gn를 반도체 시험 장치(100)의 비교기(103)에 각각 접속하여, 각 게이트 출력 단자 G1∼Gn의 전압값이 정전압 VGH인지 부전압 VGL인지를 반도체 시험 장치(100)에서 판정한다. 그리고, LCD 드라이버(1f)가, 도 19에 도시하는 모든 카운터값(설정 상태) 상태에서, 도시하는 전압값이 각 게이트 출력 단자 G1∼Gn 로부터 출력되어 있으면, 이 LCD 드라이버(1f)의 게이트 출력에 관한 기능에 불량이 없다고 판정되어, 게이트 출력에 관한 시험을 종료한다. In the test of the LCD driver 1f, as shown in Fig. 17, the gate output terminals G1 to Gn are connected to the
한편, 액정 패널의 고정밀화가 진전되어, LCD 드라이버의 출력 핀 수가 증가하는 경향이 있다. 종래의 LCD 드라이버의 시험 방법은, 상술한 바와 같이, 각 게이트 출력 단자를 반도체 시험 장치의 비교기와 접속하여 시험을 실시한다. 또한, LCD 드라이버를 동작시키기 위한 입력 핀에도 마찬가지로 반도체 시험 장치로부터 인가하기 때문에, 입력 핀 수에도 반도체 시험 장치의 채널 수를 할당할 필요가 있다. 이 때문에, LCD 드라이버의 입출력 핀 수 이상의 채널을 구비한 반도체 시험 장치가 필요해져, 예를 들면, 256 채널을 탑재한 반도체 시험 장치에서는, 게이트 출력 수 350핀의 LCD 드라이버를 시험할 수 없어, 그 반도체 시험 장치에서는 시험할 수 없다는 문제가 있었다. On the other hand, the high precision of liquid crystal panels advances, and there exists a tendency for the output pin count of an LCD driver to increase. In the conventional LCD driver test method, as described above, each gate output terminal is connected to a comparator of a semiconductor test apparatus for testing. In addition, since the same applies to the input pins for operating the LCD driver from the semiconductor test apparatus, it is necessary to assign the number of channels of the semiconductor test apparatus to the number of input pins. For this reason, a semiconductor test apparatus having a channel equal to or greater than the input / output pin number of the LCD driver is required. For example, in a semiconductor test apparatus equipped with 256 channels, an LCD driver with 350 pins of gate output cannot be tested. There was a problem that the semiconductor test apparatus could not be tested.
또한, 휴대 전화 등의 소형 기기에 탑재하는 액정 패널을 구동하는 LCD 드라이버에서는, 기기의 소형화를 목적으로 하여, 액정 패널을 구동하는데 필요한 모든 기능(소스, 게이트, 전원 회로 등)을 1칩 상에 집적화하는 경향이 있어, LCD 드라이버의 핀 수의 총합이 증대되고 있다. 이 때문에, 많은 채널 수를 탑재한 고가의 반도체 시험 장치의 신규 구입이나, 반도체 시험 장치 제조 업체가 판매하고 있는 옵션품 등의 구입에 의해서 반도체 시험 장치의 채널 수를 증가시킬 필요가 있어, LCD 드라이버의 제조 코스트를 저감할 수 없다는 문제가 있다. In addition, in the LCD driver which drives the liquid crystal panel mounted in small devices, such as a mobile telephone, all functions (source, gate, a power supply circuit, etc.) which are required to drive a liquid crystal panel for the purpose of miniaturization of a device are carried out on one chip. There is a tendency to integrate, and the total number of pins of an LCD driver is increasing. For this reason, it is necessary to increase the number of channels of a semiconductor test apparatus by newly purchasing an expensive semiconductor test apparatus equipped with a large number of channels or by purchasing an optional product sold by a semiconductor test apparatus manufacturer. There is a problem that the manufacturing cost of the product cannot be reduced.
이 문제를 해결하는 방법으로서, 예를 들면, 특허 문헌 1에, 피시험 소자와 반도체 시험 장치의 사이에 전환 스위치를 설치하는 기술이 개시되어 있다. 구체적으로는, 이 전환 스위치가, 반도체 시험 장치 내의 CPU로부터의 전환 신호에 기초하여, 반도체 시험 장치 내의 비교기와 반도체 장치의 출력 핀의 각 접속을 순차적으로 전환하면서 시험을 행하는 것이 개시되어 있다. 이 때문에, 반도체 장치의 출력 핀 수가 반도체 시험 장치의 채널 수를 상회하여도 시험을 행할 수가 있다. As a method of solving this problem, for example,
[특허 문헌 1] 일본 특개평10-26655호 공보[Patent Document 1] Japanese Patent Application Laid-Open No. 10-26655
그러나, 상기 특허 문헌 1에 기재된 기술을 이용하여, 반도체 시험 장치의 채널을 상회하는 출력 핀 수의 반도체 장치를 시험하는 경우, 스위치로 순차적으로 전환하면서 시험을 실시하기 때문에, 종래부터 시험 시간의 증대를 초래하여, 테스트 코스트를 높이는 요인으로 된다. 예를 들면, 350핀의 게이트 출력을 갖는 LCD 드라이버의 게이트 출력 시험에서, 특허 문헌 1의 기술을 이용하여 반도체 시험 장치의 10채널을 사용하여 시험한 경우에는, 종래의 35배의 시험 시간을 필요로 하게 된다. 이 때문에, 반도체 장치의 제조 코스트를 저감할 수 없다는 문제가 발생한다. However, when testing a semiconductor device with an output pin number that exceeds the channel of the semiconductor test apparatus using the technique described in
그래서, 본 발명은, 상기 문제를 감안하여, 복수의 출력 핀을 집약하여, 반도체 장치의 출력 핀 수보다 적은 반도체 시험 장치의 채널 수로, 복수의 출력 핀의 동시 시험을 실시하는 것이 가능한 반도체 장치, 및 그 시험 방법을 제공하는 것을 목적으로 한다. 특히, 액정 패널의 게이트선을 구동하는 기능을 가진 LCD 드라이버에 적합한 반도체 장치, 및 그 시험 방법을 제공하는 것을 목적으로 한다. Therefore, in view of the above problem, the present invention provides a semiconductor device capable of simultaneously testing a plurality of output pins by aggregating a plurality of output pins and using a channel number of a semiconductor test device smaller than the number of output pins of the semiconductor device; And the test method thereof. In particular, it aims at providing the semiconductor device suitable for the LCD driver which has a function which drives the gate line of a liquid crystal panel, and its test method.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다. Among the inventions disclosed herein, an outline of representative ones will be briefly described as follows.
즉, 본 발명은, 액정 패널의 게이트선을 구동하는 기능을 가진 반도체 장치에 적용되고, 게이트선을 구동하는 정전압 및 부전압의 극성을 반전시키는 극성 반전 회로와, 게이트선을 구동하기 위한 출력 회로를 고 임피던스 상태로 제어 가능한 상태 설정 회로와, 극성 반전 회로와 상태 설정 회로의 상태를 제어하기 위하여, 적어도 1개의 제어 단자를 갖춘 것이다. That is, the present invention is applied to a semiconductor device having a function of driving a gate line of a liquid crystal panel, the polarity inversion circuit for inverting the polarity of the positive voltage and the negative voltage for driving the gate line, and the output circuit for driving the gate line. At least one control terminal is provided for controlling the state of the state setting circuit which can be controlled to a high impedance state, and the states of the polarity inversion circuit and the state setting circuit.
또한, 본 발명은, 액정 패널의 게이트선을 구동하는 기능을 가진 반도체 장치에 적용되고, 게이트선을 구동하는 정전압 및 부전압의 극성을 반전시키는 극성 반전 회로와, 게이트선을 구동하기 위한 출력 회로를 고 임피던스 상태로 제어 가능한 트랜지스터와, 극성 반전 회로와 트랜지스터의 상태를 제어하기 위하여, 적어도 1개의 제어 단자를 갖춘 것이다. Moreover, this invention is applied to the semiconductor device which has a function which drives the gate line of a liquid crystal panel, The polarity inversion circuit which inverts the polarity of the positive voltage and negative voltage which drive a gate line, and the output circuit for driving a gate line. At least one control terminal for controlling the state of the transistor capable of controlling the transistor to a high impedance state, the polarity inversion circuit and the state of the transistor.
또한, 본 발명은, 액정 패널의 게이트선을 구동하는 기능을 가진 반도체 장치의 시험 방법에 적용되고, 게이트선을 구동하는 복수의 출력 단자의 출력을 정전압 출력 및 고 임피던스 상태, 또는 음전압 출력 및 고 임피던스 상태로 제어하고, 반도체 장치의 내부 또는 외부에 설치된 저항 회로망을 통하여, 반도체 장치의 출력 단자 수보다도 적은 반도체 시험 장치의 채널 수로, 반도체 장치의 복수의 출력 단자의 시험을 실시하는 것이다. Further, the present invention is applied to a test method of a semiconductor device having a function of driving a gate line of a liquid crystal panel, and the output of the plurality of output terminals for driving the gate line is a constant voltage output and a high impedance state, or a negative voltage output and A plurality of output terminals of a semiconductor device are tested by controlling a high impedance state and using a resistance network provided inside or outside the semiconductor device with the number of channels of the semiconductor test device smaller than the number of output terminals of the semiconductor device.
이하, 본 발명의 실시예를 도면을 기초하여 상세히 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 원칙적으로 동일한 부호를 붙여, 그 반복의 설명은 생략한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, in the whole figure for demonstrating an Example, the same code | symbol is attached | subjected to the member which has the same function in principle, and the description of the repetition is abbreviate | omitted.
<실시예 1><Example 1>
본 발명에 따른 반도체 장치의 실시예 1인 LCD 드라이버를 도 1∼도 8을 이용하여 설명한다. 도 1은 LCD 드라이버의 구성, 도 2는 시험 시의 등가 회로, 도 3은 고장을 상정했을 때의 등가 회로, 도 4는 제어 신호의 설정 상태, 도 5는 테스트 제어 회로의 진리값표의 일례, 도 6은 시험 시의 동작, 도 7은 회로 규모를 작 게 하는 예의 LCD 드라이버의 구성, 도 8은 도 7의 인버터 회로의 회로 구성을 각각 나타내는 도면이다. An LCD driver as
본 실시예 1의 LCD 드라이버는, 상술한 도 16에 도시한 바와 같은, 액정 패널을 구동하는데 필요한 소스 드라이버, 게이트 드라이버, 전원 회로 중, 게이트 공통 단자에 접속하고, 수평 방향의 화소의 표시 제어를 행하는 기능을 갖는 게이트 드라이버에 적용되는 것으로, 상술한 도 17에 도시하는 LCD 드라이버와 다른 점은, 도 1에 도시한 바와 같이, 출력단의 인버터 회로의 출력을 고 임피던스 상태로 전환 가능한 트라이 스테이트형 인버터 회로(상태 설정 회로)(9)로 변경하고, 디코드 회로(5)와 래치 회로(7)의 사이에 Ex-OR 회로(극성 반전 회로)(6)를 설치하고, 이들을 제어하기 위한 테스트 제어 회로(제어 회로)(2)와 테스트 제어 단자(제어 단자) TEST를 설치한 것이다. The LCD driver according to the first embodiment is connected to a gate common terminal among a source driver, a gate driver, and a power supply circuit required to drive a liquid crystal panel as shown in FIG. 16 described above, and performs display control of pixels in the horizontal direction. The difference from the LCD driver shown in FIG. 17 described above, which is applied to a gate driver having a function of performing the same, is a tri-state inverter capable of switching the output of the inverter circuit at the output stage to a high impedance state as shown in FIG. A test control circuit for changing to a circuit (state setting circuit) 9 and providing an Ex-OR circuit (polar inversion circuit) 6 between the
따라서, 본 실시예의 LCD 드라이버에서는, 상세한 내용은 후술하겠지만, 반도체 시험 장치에 의한 시험 시에, 게이트 출력 내의 1단자만이 정전압 VGH 또는 부전압 VGL 출력, 그 밖에는 고 임피던스 상태로서, 복수의 게이트 출력을 저항 회로망을 통해 집약함으로써, 게이트 출력 수보다도 적은 반도체 시험 장치의 채널 수로, 복수의 게이트 출력의 동시 시험을 실시하는 것을 가능하게 하는 것이다. Therefore, in the LCD driver of the present embodiment, details will be described later. However, in the test by the semiconductor test apparatus, only one terminal in the gate output is a constant voltage VGH or negative voltage VGL output, and otherwise, a plurality of gate outputs. By integrating these through the resistance network, it is possible to perform simultaneous test of a plurality of gate outputs with the number of channels of the semiconductor test apparatus smaller than the number of gate outputs.
즉, 본 실시예 1의 LCD 드라이버(1)는, 테스트 제어 단자 TEST에 접속된 테스트 제어 회로(2)와, 이 테스트 제어 회로(2)에 접속되고, 입력 신호가 입력되는 인터페이스 회로/레지스터(3)와, 이 인터페이스 회로/레지스터(3)에 접속된 카운터(4)와, 이 카운터(4)에 병렬로 접속된 복수의 디코더 회로(DEC)(5)와, 각 디코더 회로(5)에 접속되고, 테스트 제어 회로(2)로부터의 신호 M이 입력되는 복수의 Ex-OR 회로(6)와, 각 Ex-OR 회로(6)에 접속되고, 클럭 CLK에 동기하는 복수의 래치 회로(7)와, 각 래치 회로(7)에 접속되고, 테스트 제어 회로(2)로부터의 설정 신호 EnH/EnL에 의해 제어되는 복수의 트라이 스테이트형 인버터 회로(9)와, 전원 단자 Vcc에 접속되고, 정전압 VGH 및 부전압 VGL을 발생하는 전원 회로(11) 등으로 구성된다. That is, the
이 LCD 드라이버(1)에서, 입력 신호는, 액정 패널의 다음 라인의 화소 표시로 이행하기 위한 정보가 포함된 신호로서, 액정 패널을 구동하는 각 기능이 동일 칩 상에 집적화되어 있는지, 별도의 칩에 집적되어 있는지에 따라서, 내부 회로로부터 입력되는 경우와 외부로부터 입력되는 경우가 있다. 이 입력 신호는, 인터페이스 회로/레지스터(3)를 통해 카운터(4)에 입력되고, 입력 신호의 변화에 따라서 카운터(4)의 값이 인크리먼트되어 가고, 디코더 회로(5)에 출력된다. 그리고, 디코드 회로(5)에서는, 카운터(4)의 값에 따라서, Ex-OR 회로(6), 래치 회로(7), 트라이 스테이트형 인버터 회로(9)를 통해, 통상 동작(도 4)에서는, 각 게이트 출력 단자 G1∼Gn가 VGH/VGL(입력 레벨 L/H)의 출력 전압으로 되도록 출력한다. 이 통상 동작 시는, 테스트 제어 회로(2)로부터의 신호 M은 "H"(High 레벨), EnH는 "L"(Low 레벨), EnL은 "H"이다. 테스트 모드에서의 동작에 대해서는, 후술한다. In this
Ex-OR 회로(6)는, 액정 패널의 게이트선를 구동하는 정전압 및 부전압의 극성을 반전시키는 극성 반전 회로이고, 트라이 스테이트형 인버터 회로(9)는, 게이트선을 구동하기 위한 출력 회로를 고 임피던스 상태로 제어 가능한 상태 설정 회 로이다. 또한, 래치 회로(D-플립플롭 회로)(7)는, 액정 패널의 라인마다의 화소의 표시 기간 중, 디코드 회로(5)의 출력값을 유지해 둘 목적으로 설치되어 있다. The
트라이 스테이트형 인버터 회로(9)는, 이른바 클럭드 인버터 회로의 구성으로, 도 2에 도시한 바와 같이, 레벨 시프트 회로(40)와, 통상의 인버터 회로를 구성하는 고 내압의 p채널 트랜지스터(50) 및 p채널 트랜지스터(60)와, 고 내압의 n 채널 트랜지스터(51) 및 n채널 트랜지스터(61)로 구성된다. 이 트라이 스테이트형 인버터 회로(9)에서는, 트랜지스터(60) 및 트랜지스터(61)의 게이트 단자(EnH/EnL)에는 H/L의 신호를 입력함으로써, 도 4에 도시한 바와 같이 입력 레벨 H/L에 따라서 고 임피던스 상태로 제어하는 것이 가능해진다. The tri-state
또한, 레벨 시프트 회로(40) 및 고 내압의 트랜지스터를 이용하는 목적은, 이하와 같다. 즉, 게이트 출력 전압 VGH/VGL은, 예를 들면, +16.5/-16.5V라는 LCD 드라이버(1)를 동작시키기 위한 전원 전압 Vcc보다도 몇배나 높은 전압이기 때문에, p채널 트랜지스터(50) 및 p채널 트랜지스터(60)와 n채널 트랜지스터(51) 및 n채널 트랜지스터(61)는, VGH로부터 VGL의 전압, 즉 33V의 전압(통상은 그 이상의 전압)이 인가된 경우에도 동작 보증된 고 내압의 트랜지스터를 이용한다. The purpose of using the
도 2에 도시하는 원으로 둘러싸인 트랜지스터(50, 60) 및 트랜지스터(51, 61)는, 고 내압의 트랜지스터를 사용하고 있음을 나타낸다. 고 내압의 트랜지스터는, 통상의 전원 전압 인가로 동작 보증된 통상의 트랜지스터 사이즈보다도 크다. 이 때문에, 도 2에 도시한 바와 같이 레벨 시프트 회로(40)를 설치하고, 레벨 시프트 회로(40)보다 전단의 회로를 통상의 트랜지스터로, 레벨 시프트 회로(40)보다 후단의 회로에 고 내압 트랜지스터를 이용함으로써, LCD 드라이버(1)의 칩 면적을 작게 하고 있다. The
시험을 실시하는 경우에는, 도 4에 도시하는 테스트 모드(1)와 같이, 트라이 스테이트형 인버터 회로(9)에의 설정 신호 EnH=EnL=L로 한다. 이 때, Ex-OR 회로(6)의 입력 신호 M=L로 해 두면, 디코드 회로(5)의 출력 레벨은 변화하지 않고, 래치 회로(7)를 통해 트라이 스테이트형 인버터 회로(9)에 입력된다. 따라서, 본 설정 상태에서는, 도 6의 (a)에 도시한 바와 같이, 통상 동작으로 부전압 출력 VGL로 되는 부분을 고 임피던스 상태로 변경할 수 있다. 또한, 트라이 스테이트형 인버터 회로(9)에의 설정 신호 EnH/EnL 및 Ex-OR 회로(6)의 신호 M의 설정 방법의 상세한 내용에 대해서는 후술한다. In the case of performing the test, as in the
이러한 테스트 모드의 상태로 LCD 드라이버를 설정하고, 도 1에 도시한 바와 같이 각 게이트 출력 단자 G1∼Gn에, 제1 저항(R1)(12)을 각각 접속하고, 제1 저항(12)의 또 한쪽 단을 공통 접속하여, 그 공통 접속점 A에서 제2 저항(R2)(13)으로 종단하는 저항 회로망을 설치한다. 그리고, 접속점 A를 반도체 시험 장치(100)의 비교기(103)에 접속하여 시험을 실시한다. LCD 드라이버(1)에 불량이 없는 경우에는, 도 6의 (a)에 도시한 바와 같이, 카운터(4)의 값에 상관없이 게이트 출력의 1단자만이 VGH 출력, 그 밖에는 고 임피던스 상태로 되므로, 등가적으로 도 2에 도시하는 회로로 된다. 즉, 비교기(103)의 입력 전압은, 저항(12)의 저항값 R1과 저항(13)의 저항값 R2의 비, 즉, The LCD driver is set in the state of such a test mode, and as shown in Fig. 1, the first resistors R1 and 12 are respectively connected to the gate output terminals G1 to Gn, and the
로 되고, 제1 저항(12)과 제2 저항(13)의 저항값이 동값(Rl=R2=R)으로 한 경우에는, VA=(1/2)VGH〔V〕로 된다. When the resistance values of the
디코드 회로(5) 등의 고장에 의해, 도 6의 (a)에 도시하는 출력 전압 상태와 달리, 2이상의 게이트 출력에 정전압 VGH가 출력된 경우, 혹은 모든 게이트 출력에 전압이 출력되지 않는 경우에는, 도 1에 도시한 저항 회로망에 의해서 상기 전압과는 다른 전압값이 비교기(103)에 입력된다. 예를 들면, 고장에 의해 게이트 출력 중의 2단자에 정전압 VGH가 출력된 경우에는, 등가적으로 도 3에 도시하는 회로로 된다. 이 때, 비교기(103)에 입력되는 접속점 A의 전압은, 밀만의 정리를 적용하면, When the constant voltage VGH is output to two or more gate outputs or the voltage is not output to all gate outputs, unlike the output voltage state shown in Fig. 6A due to a failure of the
로 된다. 제1 저항(12)과 제2 저항(13)의 저항값을 동값(R1=R2=R)으로 한 경우에는, VA=(2/3)VGH〔V〕로 되어, 접속점 A에서의 전압값에 의해 고장의 유무를 판정할 수 있다. It becomes When the resistance values of the
상기에서 설명한 시험에서는, 본래, 부전압 VGL을 출력하는 경우에는, 트라이 스테이트형 인버터 회로(9)에의 설정 신호를 EnH=EnL=L로 설정함으로써 고 임피던스로 변경하고 있다. 이러한 시험을 실시한 경우, 도 2에 도시하는 n채널 트랜지스터(50)는 항상 동작하지 않는다. 이 때문에, n채널 트랜지스터(50)의 동작 시험을 실시하기 위하여, Ex-OR 회로(6)에 입력하는 M신호를 H레벨로 설정하고, 트라 이 스테이트형 인버터 회로(9)에 입력하는 H/L의 레벨을 반전시킨다. 그리고, 도 4의 테스트 모드(2)에 도시한 바와 같이, 트라이 스테이트형 인버터 회로(9)에의 설정 신호를 EnH=EnL=H라고 하면, 도 6(b)에 도시한 바와 같이 게이트 출력의 1단자만이 VGL 출력으로 된다. 비교기(103)에 입력되는 접속점 A의 전압은, 상기에서 설명한 (수학식 1) 및 (수학식 2)의 VGH를 VGL로 변경한 값이 되기 때문에, 마찬가지로 고장의 유무를 판정할 수 있다. In the test described above, originally, when the negative voltage VGL is outputted, the setting signal to the
이와 같이, Ex-OR 회로(6)에의 극성 반전 신호 M, 및 트라이 스테이트형 인버터 회로(9)의 설정 신호 EnH 및 EnL을, 도 4에 도시하는 테스트 모드(1) 및 테스트 모드(2)와 같이 설정함으로써, 반도체 시험 장치의 1채널로 복수의 게이트 출력의 시험을 동시에 행할 수 있다. Thus, the polarity inversion signal M to the
다음으로, Ex-OR 회로(6)에의 M신호, 및 트라이 스테이트형 인버터 회로(9)에의 EnH 및 EnL 신호의 설정에 대하여 설명한다. 도 1은, M, EnH 및 EnL의 신호를 테스트 제어 회로(2)에서 생성하는 회로 구성을 나타내고 있다. 구체적으로는, 인터페이스 회로/레지스터(3) 내에 테스트용 레지스터(도시하지 않음)와, 테스트 제어 단자 TEST를 준비한다. 테스트용 레지스터에의 기입은 입력 신호선을 이용하여 행한다. 테스트 제어 단자 TEST는, 통상 동작/테스트 모드를 선택하기 위한 제어 단자로서 이용한다. 테스트 제어 회로(2)는, 예를 들면 도 5에 도시한 바와 같이, 테스트 제어 단자와 테스트용 레지스터의 설정값에 따라서 M, EnH 및 EnL 신호를 출력하는 회로를 구성하면 된다. Next, the setting of the M signal to the
또한, 도 5의 테스트 제어 단자 TEST 및 테스트용 레지스터의 설정값과 M, EnH 및 EnL 신호의 대응은 일례를 나타낸 것으로, 이에 한정되는 것이 아니다. 또한, 테스트 제어 회로(2)는 독립적으로 도시하고 있지만, 예를 들면, 인터페이스 회로/레지스터(3)에 포함되어 있는 구성이어도 상관 없다. 제2 저항(13)은 GND(접지)로 종단하고 있지만, 어떤 임의의 전압으로 종단해도 상관 없다. Incidentally, the correspondence between the setting values of the test control terminal TEST and the test register of FIG. 5 and the M, EnH, and EnL signals is an example, and is not limited thereto. In addition, although the
본 실시예에서는, 테스트 제어 단자 TEST와, 테스트용 레지스터의 설정값에 따라서, 테스트 제어 회로(2)에서 테스트 모드의 전환용의 신호(M, EnH, EnL)를 생성하는 예에 대하여 도시하여 설명했지만, 본 발명의 목적은 시험 실시 시에 도 6의 출력 상태(테스트 모드(1),(2))로 설정하여 시험을 실시하는 것에 있으며, 이들 테스트 모드의 전환용의 신호의 생성 회로 구성을 한정하는 것이 아니라, 다양하게 변경해도 상관 없다. 예를 들면, M, EnH 및 EnL의 제어 단자를 설치하고, 외부로부터 H/L의 레벨을 전환 제어하도록 하여도 된다. In this embodiment, an example in which the
Ex-OR 회로(6)는, 상술한 설명으로 분명히 알 수 있는 바와 같이, 트라이 스테이트형 인버터 회로(9)에의 입력 레벨을 반전시키기 위한 목적으로, M신호에 의해 입출력 레벨을 반전할 수 있는 회로 구성이면, Ex-OR 회로(6)가 아니어도 상관 없다. 전원 전압 Vcc로부터 게이트 출력 전압 VGH/VGL을 생성하는 전원 회로(11)가 포함되어 있도록 도시하고 있지만, LCD 드라이버의 종류에 따라서 전원 회로가 포함되는 구성이거나, 외부로부터 게이트 출력 전압 VGH/VGL을 입력하는 구성이어도 상관 없다. As apparent from the above description, the
또한, 도 1은 게이트 출력에 관한 LCD 드라이버의 구성의 일례를 들은 것으로, 도시하는 구성에 한하는 것은 아니다. 또한, 도시하지 않은 기능을 갖는 회로 가 동일 칩 상에 집적화되어 있어도 된다. 또한, 도 2에서 트라이 스테이트형 인버터 회로(9) 내에 레벨 시프트 회로가 내장되어 있도록 도시되어 있지만, 반드시 동일 회로 내에 설치할 필요는 없다. 1 illustrates an example of the configuration of the LCD driver related to the gate output, and is not limited to the configuration shown. In addition, a circuit having a function not shown may be integrated on the same chip. In addition, although shown in FIG. 2 so that the level shift circuit may be built in the tri-state
본 실시예에서는, LCD 드라이버의 전체 게이트 출력을, 반도체 시험 장치의 1채널에서 동시에 시험하도록 도시 및 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 복수의 게이트 출력을 저항 회로망을 통해 하나로 집약하여, 게이트 출력 수보다도 적은 반도체 시험 장치의 채널 수를 이용하여 시험을 실시하는 것이 가능하다. LCD 드라이버의 입출력 핀 수와 사용하는 반도체 시험 장치의 전체 채널 수의 관계나, 게이트 출력 핀의 칩 상의 배치 등을 고려하여, 게이트 출력의 집약 수와 반도체 시험 장치의 사용 채널 수를 결정하면 된다. In the present embodiment, although the entire gate output of the LCD driver is shown and described to simultaneously test in one channel of the semiconductor test apparatus, the present invention is not limited to this, but a plurality of gate outputs are aggregated into one through a resistor network, It is possible to perform a test using the number of channels of a semiconductor test apparatus smaller than the number of gate outputs. In consideration of the relationship between the number of input / output pins of the LCD driver and the total number of channels of the semiconductor test apparatus to be used, the arrangement of the gate output pins on the chip, and the like, the number of gate output aggregation and the number of channels of the semiconductor test apparatus may be determined.
이후에서 설명하는 다른 실시예에서는, 이러한 점을 특기하지 않겠지만, 본 발명에 따른 실시예에서는 모두 마찬가지임이 분명하다. In the other embodiments described below, this point will not be specifically described, but it is obvious that the same is true in the embodiments according to the present invention.
마지막으로, 본 실시예에서, 추가 회로의 칩 점유 면적을 감소시키는 방법에 대하여 설명한다. 도 1에 도시한 트라이 스테이트형 인버터 회로(9)의 구성은, 도 2에 도시하는 트랜지스터의 조합으로 실현할 수 있지만, 이미 설명한 바와 같이, 이 회로에 사용하는 트랜지스터는 고 내압의 것을 이용할 필요가 있다. 이 때문에, 본 발명의 전제인 LCD 드라이버에 비해 p채널, n채널의 고 내압 트랜지스터가, 각각 게이트 출력 단자 수만큼 추가할 필요가 있어, 칩 면적이 증대하고, LCD 드라이버의 가격의 저감이 어려워지게 된다. Finally, in this embodiment, a method of reducing the chip occupation area of the additional circuit will be described. The structure of the
그래서, 도 7 및 도 8에 도시한 바와 같이, 회로 규모를 작게 하는 예의 LCD 드라이버(1a)는, 고 임피던스로 제어하기 위한 트랜지스터(65) 및 트랜지스터(66)를, 트라이 스테이트형 인버터 회로(10)와는 별도로 설치하고, 트랜지스터(65) 및 트랜지스터(66)의 VGH2 및 VGL2을 각 트라이 스테이트형 인버터 회로(10)에 분배함으로써, 도 1 및 도 2에 도시한 회로와 마찬가지의 동작을 시킬 수 있다. 도 7 및 도 8에 도시하는 구성으로 변경함으로써, 추가하는 고 내압의 트랜지스터 수는, 도 1 및 도 2에 도시한 경우보다도 적어져, 본 발명의 적용에 의한 LCD 드라이버의 칩 면적의 증가의 영향을 적게할 수 있다. Therefore, as shown in Figs. 7 and 8, the LCD driver 1a in the example of reducing the circuit scale controls the
도 7에서, 고 임피던스 제어하기 위한 트랜지스터(65) 및 트랜지스터(66)는, 다른 회로와 독립적으로 배치되어 있도록 도시되어 있지만, 테스트 제어 회로(2)나 전원 회로(11) 내에 포함되는 구성이어도 상관 없다. 또한, 트랜지스터(65) 및 트랜지스터(66)는, 각각 1개의 트랜지스터로 도시하고 있지만, 트랜지스터의 전류 제한이나 저항값 등을 고려하여, 복수개 병렬로 트랜지스터를 설치하는 등, 최적의 설정계를 구성하여 행하면 되고, 다양하게 변경해도 상관 없다. In FIG. 7, the
이후에 설명하는 실시예에서는, 도 1 및 도 2에서 도시한 트라이 스테이트형 인버터 회로로 도시 및 설명을 행하지만, 도 7 및 도 8과 같은 회로 구성으로 변경해도 되는 것은 물론이다. In the embodiments to be described later, the tri-state inverter circuit shown in Figs. 1 and 2 is shown and described, but the circuit configuration as shown in Figs. 7 and 8 may be changed.
<실시예 2><Example 2>
본 발명에 따른 반도체 장치의 실시예 2인 LCD 드라이버를 도 9∼도 12를 이용하여 설명한다. 도 9는 LCD 드라이버의 구성, 도 10은 시험 시의 등가 회로, 도 11은 비교 전압을 재설정할 필요가 없는 예의 LCD 드라이버의 구성, 도 12는 테스 트 패턴을 각각 나타내는 도면이다. An LCD driver which is a second embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. FIG. 9 shows the configuration of the LCD driver, FIG. 10 shows the equivalent circuit during the test, FIG. 11 shows the configuration of the LCD driver of the example in which it is not necessary to reset the comparison voltage, and FIG. 12 shows the test pattern.
본 실시예 2의 LCD 드라이버(1b)는, 도 9에 도시한 바와 같이, 상기 실시예 1에서 LCD 드라이버와 반도체 시험 장치의 사이에 설치하고 있었던 저항 회로망을 LCD 드라이버 내에 집적화시킨 일례로서, 시험을 실시하지 않을 때에는 저항 회로망을 분리할 수 있도록, 제1 저항(12)과 직렬로 접속한 스위치(스위치 수단)(17)를 설치하고 있다. 시험 실시(테스트 모드) 시의 각 게이트 출력 전압, 및 M, EnH, EnL의 각 신호의 설정에 대해서는, 상기 실시예 1에서 설명한 것과 마찬가지이기 때문에 설명을 생략한다. 상기 실시예 1과 다른 것은, 저항 회로망을 LCD 드라이버(1b) 내에 집적화시킴으로써, 시험 시의 출력 전압은 모두 게이트 출력 단자 G1를 경유하여 반도체 시험 장치(100)의 비교기에 입력하여 판정한다는 것과, 그 출력 전압값이다. As shown in FIG. 9, the LCD driver 1b of the second embodiment is an example in which a resistance network provided between the LCD driver and the semiconductor test apparatus in the first embodiment is integrated in the LCD driver. When not implemented, a switch (switch means) 17 connected in series with the
구체적으로 설명하면, LCD 드라이버(1b)에 고장이 없는 경우, 상술한 도 6에 도시하는 카운터값이 1일 때의 등가 회로는 도 1O의 (a)와 같이 되고, 카운터값이 1 이외인 경우에는 도 10의 (b)의 등가 회로로 된다. 상기 실시예 1에서는, 정상 동작인 경우에는 카운터값에 상관 없이, 항상 제1 저항(12)과 제2 저항(13)의 저항비로 결정한 전압으로 일정했지만, 본 실시예에서는 도 10의 등가 회로에서 알 수 있는 바와 같이, 카운터값이 1인 경우만 출력 전압은 VGH 또는 VGL로 된다. 전압값의 양부 판정은 반도체 시험 장치(100)에서 행하지만, LCD 드라이버(1b)의 카운터값 1의 상태와, 그 밖의 상태에서 반도체 시험 장치(100)의 비교기(103)의 비교 전압값을 변경함으로써 올바르게 시험을 실시하는 것이 가능하다. 또한, 비교기 (103)의 비교 전압 설정은, 테스트 프로그램이라고 불리는 반도체 시험 장치(100)를 제어하기 위한 프로그램에 의해서 임의로 행할 수 있다. Specifically, when the LCD driver 1b has no failure, the equivalent circuit when the counter value shown in Fig. 6 is 1 is as shown in Fig. 10A, and the counter value is other than 1. Is equivalent circuit of FIG. In the first embodiment, in the case of normal operation, regardless of the counter value, it is always constant at the voltage determined by the resistance ratio of the
또한, 본 실시예에서 도시한 스위치(17)는, 일반적으로 1개 또는 복수의 트랜지스터로 구성한다. 또한, 제1 저항(12) 및 제2 저항(13)을 함께 LCD 드라이버(1) 내에 집적화한 것으로 도시하고 있지만, 제2 저항(13)은 집적화하지 않고, 시험 시에 외부 접속하도록 변경해도 상관 없다. In addition, the
이상으로 설명한 바와 같이, 본 실시예에서는, 카운터값이 1일 때와 그 이외일때, 반도체 시험 장치(100)의 비교기(103)에 입력되는 전압이 서로 다르다. 상기 실시예 1과 같이, LCD 드라이버(1)의 설정 상태에 상관 없이, 비교기(103)의 입력 전압이 일정한 경우에는, 시험 시에 비교기의 비교 전압을 변화시킬 필요가 없지만, 본 실시예의 경우에는, 시험 시에 비교기의 비교 전압을 1회 변경할 필요가 있다. 이 때문에, 상기 실시예 1에 비해 비교기의 비교 전압 설정 분만큼, 시험 시간이 증가하게 된다. 그래서, 본 실시예에 나타내는 LCD 드라이버(1b)에서, 비교기(103)의 비교 전압을 재설정하지 않고 시험을 행하는 예를 도 11에 도시한다. As described above, in this embodiment, when the counter value is 1 and when the counter value is other than that, the voltage input to the
도 11의 LCD 드라이버(1c)에서는, 반도체 시험 장치(100)의 비교기(Cp1, Cp2)(103)를 2개 사용하여, 게이트 출력 단자 G1과 G2에 각각 접속하여 시험을 실시한다. LCD 드라이버(1c)를 테스트 모드(1)의 설정 시에 있어서, 카운터값이 1일 때에는, G1에 접속한 비교기 Cp1에는 VGH, G2에 접속한 비교기 Cp2에는 VGH/2의 전압이 입력된다. 또한, 카운터값이 2일 때에는, G1에 접속한 비교기 Cp1에는 VGH/2, G2에 접속한 비교기 Cp2에는 VGH의 전압이 입력된다. In the LCD driver 1c of FIG. 11, two comparators Cp1 and
상기까지, 반도체 시험 장치(100)의 비교기(103)에 의한 양부 판정에 대한 상세한 내용은 설명하지 않았지만, 실제로는 도 12에 도시한 바와 같은 테스트 패턴이라고 불리는 비교기 출력의 기대값 H/L을 기술한 패턴과 일치하고 있는지의 여부로 LCD 드라이버의 양부 판정을 행한다. 여기서, 테스트 패턴에 기술한 X란, 비교기의 출력값 H/L에 상관 없이, 기대값을 판정하지 않은 것을 나타낸다. 즉, 도 11에 도시하는 실시예에서는, 게이트 출력에 접속한 2개의 비교기 Cp1, Cp2의 비교 전압은 VGH/2을 기대하기 위하여 일정값으로 해 두고, 테스트 패턴에 의해서, 카운터값 1일 때에만 G2에 접속한 비교기로 판정하고, 그 밖의 카운터값일 때에는 G1에 접속한 비교기로 판정하도록 사용한다. 이 때문에, 비교기의 비교 전압을 재설정하는 것이 필요없기 때문에, 도 7에 도시하는 경우보다도 시험 시간이 짧아진다. Up to the above, the details of the determination by the
또한, 도 11에서는 비교기(103)를 G1과 G2에 접속했지만, 접속 단자를 한정하는 것이 아니며, 2개의 비교기를 이용하여 시험을 실시하면 된다. 또한, 도 12의 테스트 패턴은, 그 일례를 설명한 것으로, 이에 한정되는 것은 아니다. In addition, although the
이상에서 설명한 실시예 1 및 실시예 2에서는, 복수의 게이트 출력 중, 1핀만이 전압을 출력하고 있다고 하는 배타적 동작을 확인하는 것은 가능하지만, 어느 게이트 출력 핀이 전압을 출력하고 있는지를 특정하는 것이 곤란하다. 그래서, 더욱 시험의 고 신뢰성을 목표로 하는 경우에는, 다음에 설명하는 실시예 3 또는 실시예 4를 이용하면 된다. In
<실시예 3> <Example 3>
본 발명에 따른 반도체 장치의 실시예 3인 LCD 드라이버를 도 13, 도 14를 이용하여 설명한다. 도 13은 LCD 드라이버의 구성, 도 14는 시험 시의 등가 회로를 각각 나타내는 도면이다. An LCD driver according to a third embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. 13 and 14. Fig. 13 shows the configuration of the LCD driver, and Fig. 14 shows equivalent circuits at the time of testing.
본 실시예 3의 LCD 드라이버(1d)에서, 상기 실시예 1과 다른 부분은, 도 13에 도시한 바와 같이, 게이트 출력 단자 G1∼Gn과 반도체 시험 장치(100)의 사이에 설치한 저항 회로망의 구성이다. 구체적으로는, 제1 저항(12)을 각 게이트 출력 단자 사이에 접속하고, 게이트 출력 단자에만 접속된 제1 저항(12)의 한 쪽(접속점 A)을, 제2 저항(13)에서 종단한다. 이러한 상기 실시예 1과 다른 저항 회로망을 접속하여, 상기 실시예 1에서 설명한 테스트 모드(1)로 설정하여 시험을 실시한다. In the LCD driver 1d of the third embodiment, a portion different from that of the first embodiment is a resistor network provided between the gate output terminals G1 to Gn and the
본 실시예에서, 접속점 A의 전압은, 예를 들면, 도 6의 (a)의 카운터값 1로 설정했을 때에는 VGH가, 카운터값 2로 설정했을 때에는 제1 저항 R1과 제2 저항 R2에서 분압되는 전압이, 카운터값 3으로 설정했을 때에는 제1 저항의 2배인 2R1과 제2 저항 R2에서 분압되는 전압이, …과 같이, 제1 저항 R1이 가중된다. 이러한 경우의 등가 회로를 나타내면 도 14와 같이 되어, 접속점 A에서의 전압은, In the present embodiment, the voltage at the connection point A is divided by the first resistor R1 and the second resistor R2 when, for example, VGH is set when the
(단, x:카운터값-1)(Where x: counter value -1)
로 되어, 접속점 A에서의 전압값에 의해서 게이트 출력 전압의 핀의 특정한 판정도 동시에 행하는 것이 가능해진다. By the voltage value at the connection point A, specific determination of the pin of the gate output voltage can also be performed simultaneously.
또한, 본 실시예에서도, 상기 실시예 1과 마찬가지로 도 4에 도시하는 테스트 모드(2)로 설정하여, 마찬가지로 시험을 실시한다. 또한, 고장에 의해서 시험 에 도 6에 도시하는 전압 출력 상태로 되지 않을 때는, 상기 실시예 1에서 설명한 바와 같이 등가 회로를 생각하면, 접속점 A에서의 전압값이 기대하는 값과 달라, 고장의 유무를 판정할 수 있음이 명백하다. In addition, also in the present Example, it sets to the
접속점 A에서의 전압 측정은, 도 13에 도시한 바와 같이 반도체 시험 장치(100)의 전압 측정 유닛(150)에서 측정을 행한다. 상기 실시예 1과 같이, 반도체 시험 장치(100)의 비교기에서 판정을 행하는 것도 가능하지만, 일반적으로 반도체 시험 장치(100)는, 비교기의 비교 전압 설정을 행하는 데 수십 ms 정도의 시간을 요한다. 반도체 시험 장치(1OO)의 전압 측정 유닛(150)은 전압을 측정하여, 미리 테스트 프로그램에 기재한 판정값으로 판정하기 때문에, 속도는 반도체 시험 장치(100)의 CPU 등에 의존하므로, 고속으로 판정할 수 있다. 본 실시예와 같이, 측정할 때마다 전압이 변화하는 경우에는, 도 13에 도시한 바와 같이 전압 측정 유닛(150)에서 판정하는 쪽이 시험 시간의 단축으로 되어, LCD 드라이버(1d)의 제조 코스트를 저감할 수 있다. Voltage measurement at the connection point A is measured by the
단, 본 실시예는, 반도체 시험 장치(100)의 전압 측정 유닛(150)에 한정하는 것이 아니라, 시험 실시에 최적한 방법으로 시험을 실시해도 된다. However, the present embodiment is not limited to the
<실시예 4><Example 4>
본 발명에 따른 반도체 장치의 실시예 4인 LCD 드라이버를 도 15를 이용하여 설명한다. 도 15는 LCD 드라이버의 구성을 나타내는 도면이다. An LCD driver as a fourth embodiment of the semiconductor device according to the present invention will be described with reference to FIG. 15 is a diagram illustrating a configuration of the LCD driver.
본 실시예4의 LCD 드라이버(1e)는, 도 15에 도시한 바와 같이, 상기 실시예 3의 저항 회로망을 LCD 드라이버(1) 내에 집적화한 일례로, 시험 실시 시의 테스트 모드 설정 이외에서는 저항 회로망을 분리할 수 있도록, 제1 저항(12)과 직렬로 접속한 스위치(17)를 설치하고 있다. 구체적인 동작 및 시험 방법 등은, 상기 실시예 3과 마찬가지이기 때문에 설명을 생략한다. 또한, 본 실시예에서도, 마찬가지의 효과를 얻을 수 있다. As shown in Fig. 15, the LCD driver 1e according to the fourth embodiment is an example in which the resistance network of the third embodiment is integrated in the
또한, 본 실시예에서 도시한 스위치(17)는, 상기 실시예 2와 마찬가지로, 1개 또는 복수의 트랜지스터로 구성한다. 또한, 제1 저항(12) 및 제2 저항(13)을 함께 LCD 드라이버(1) 내에 집적화한 것으로 도시하고 있지만, 제2 저항(13)은 집적화하지 않고, 시험 시에 외부 접속하도록 변경해도 상관 없다. Note that the
<실시예 5> Example 5
본 발명에 따른 실시예 5인 LCD 드라이버를 도 1, 도 20을 이용하여 설명한다. 도 1은 LCD 드라이버의 구성, 도 20은 도 1의 인버터 회로(9)의 회로 구성을 각각 도시한다. An LCD driver of
본 실시예 5의 LCD 드라이버(1)는, 실시예 1에서 도시한 인버터 회로(9)의 구성(도 2)을, 도 20에 도시하는 회로 구성(10)으로 변경한 것이다. The
구체적으로는, 실시예 1과 마찬가지로, 도 4에 도시한 바와 같이 테스트 모드로 설정하면, 인버터 회로(9)에 입력되는 레벨에 따라서 p채널 트랜지스터(5O), 및 n채널 트랜지스터(51)의 게이트에 입력하는 레벨(H/L)을 OR 회로(90)와 AND 회로(91)에 의해서 제어함으로써, 실시예 1과 마찬가지로 입력 레벨에 따라서, 고 임피던스 제어할 수 있다. 이하, 구체적인 시험 방법에 대해서는 실시예 1과 마찬가지이기 때문에 설명을 생략한다. Specifically, similarly to the first embodiment, when the test mode is set as shown in FIG. 4, the gates of the p-
본 실시예에 따르면, 고 임피던스로 제어하기 위한 OR 회로(90)와 AND 회로(91)는, 레벨 시프트 회로(40)의 입력 단자 전단에 배치하기 때문에, 실시예 1의 고 임피던스 제어용 트랜지스터와 같이, 고 내압의 트랜지스터를 이용할 필요가 없다. 또한, 실시예 1의 도 2에 도시한 회로 구성에서는, 게이트 단자로부터 본 온일 때의 저항(출력 임피던스)은 p채널 트랜지스터(50)와 p채널 트랜지스터(60)의 합, 또는 n채널 트랜지스터(51)와 n채널 트랜지스터(61)의 합으로 되지만, 본 실시예에서는, 종래의 LCD 드라이버와 마찬가지로, p채널 트랜지스터(5O), 또는 n채널 트랜지스터(51)로 되기 때문에, p채널 트랜지스터(50), n채널 트랜지스터(51)를 실시예 1과 마찬가지의 특성의 것을 이용한 경우, 게이트 단자의 온 저항을 더욱 작게 할 수 있다. According to the present embodiment, since the OR circuit 90 and the AND circuit 91 for controlling with high impedance are disposed in front of the input terminal of the
이상, 본 실시예 5의 인버터 회로를, 실시예 1(도 1)에 적용하는 것을 전제로 설명하였지만, 마찬가지로 실시예 2∼4(도 9, 도 11, 도 13, 도 15)에의 적용도 가능한 것은, 상술의 실시예 2∼4의 설명으로부터 분명히 알 수 있다. 또한, 본 실시예에서도 마찬가지의 효과를 얻을 수 있다. As mentioned above, although the inverter circuit of Example 5 was demonstrated on the premise of applying to Example 1 (FIG. 1), it is similarly applicable to Examples 2-4 (FIGS. 9, 11, 13, and 15). This can be seen clearly from the description of the above Examples 2 to 4. Also in this embodiment, the same effect can be obtained.
본 실시예에서는, p채널 트랜지스터(50), n채널 트랜지스터(51)의 게이트에 입력하는 레벨을 제어하고, 고 임피던스로 하는 수단으로서 OR 회로(90)와 AND 회로(91)를 이용하여 설명했지만, 본 발명은 이 회로 구성에 한정되는 것이 아니라, 마찬가지로 p채널 트랜지스터(50), n채널 트랜지스터(51)의 게이트 레벨을 제어할 수 있는 구성이면 상관 없다. In the present embodiment, the level input to the gates of the p-
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설 명하였는데, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지않는 범위에서 다양하게 변경 가능한 것은 물론이다. As mentioned above, although the invention made by this inventor was demonstrated concretely based on the Example, this invention is not limited to the said Example, Of course, it can be variously changed in the range which does not deviate from the summary.
본원에서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다. The effects obtained by the representative ones of the inventions disclosed herein will be briefly described as follows.
(1) 반도체 장치의 복수의 출력 핀 수보다도 적은 반도체 시험 장치의 채널 수로, 복수의 출력 핀의 동시 시험을 실시하는 것이 가능해진다. (1) Simultaneous testing of a plurality of output pins can be performed with the number of channels of the semiconductor test apparatus smaller than the number of the plurality of output pins of the semiconductor device.
(2) 반도체 장치의 핀 수의 총합보다도 적은 채널 수의 반도체 시험 장치를 유효 활용할 수 있다. (2) A semiconductor test apparatus having a channel number smaller than the total number of pins of the semiconductor device can be effectively utilized.
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