JP5051942B2 - Semiconductor device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体表示装置および半導体表示装置の駆動方法に関する。本発明は、特に、絶縁基板上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型半導体表示装置およびアクティブマトリクス型半導体表示装置の駆動方法に関する。アクティブマトリクス型半導体表示装置の中でも、特に、アクティブマトリクス型液晶表示装置およびアクティブマトリクス型液晶表示装置の駆動方法に関する。
【０００２】
【従来の技術】
最近、安価なガラス基板上に半導体薄膜を形成し、ＴＦＴを作成する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置（液晶パネル）の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個の画素領域にそれぞれ画素ＴＦＴが配置され（この回路をアクティブマトリクス回路という）、各画素領域にある画素電極に出入りする電荷を画素ＴＦＴのスイッチング機能により制御するものである。
【０００４】
従来、アクティブマトリクス回路には、ガラス基板上に形成されたアモルファスシリコンを用いたＴＦＴが用いられてきていた。
【０００５】
最近、石英基板を用いることによって、石英基板上に形成された多結晶シリコン膜を用いたＴＦＴを有するアクティブマトリクス型液晶表示装置が実現されている。この場合、画素ＴＦＴを駆動する周辺駆動回路も、アクティブマトリクス回路と同一基板上に作成することができる。
【０００６】
また、レーザーアニール等の技術を利用することにより、ガラス基板上に多結晶シリコン膜を形成し、ＴＦＴを作成する技術も知られている。この技術を利用すると、同一ガラス基板上にアクティブマトリクス回路と周辺駆動回路とを集積化することができる。
【０００７】
【発明が解決しようとする課題】
近年、アクティブマトリクス型液晶表示装置がパーソナルコンピュータの表示装置として多用されてきている。しかも、ノート型のパーソナルコンピュータに用いられるだけでなく、デスクトップ型のパーソナルコンピュータにも大画面のアクティブマトリクス型液晶表示装置が用いられるようになってきている。
【０００８】
また、小型で高精細・高解像度・高画質なアクティブマトリクス型液晶表示装置を用いたプロジェクタ装置が注目を浴びてきている。中でも、より高解像度の映像が表示できるハイビジョン用プロジェクタ装置が注目を浴びてきている。
【０００９】
ところで、液晶表示装置においては、液晶素子の劣化を防ぐために反転駆動を行う必要がある。具体的には、図３（Ａ）に示すように、対向電極の電位（以下、対向コモン電位：ＶCOMと記述する）を中心電位（一定値）として、ビデオ信号を１フレーム期間毎に正負反転させて駆動している。このとき、ソース信号線駆動回路は、ビデオ信号のソース信号線への書き込みを確実に行うために、ビデオ信号の振幅よりもやや広い振幅を持った電圧で駆動するのが通常である。これは、アナログスイッチが１対のＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとで構成されており、書き込みの際には確実にソース信号線に書き込めるだけの電流能力を必要とし、また一度ソース信号線に書き込まれた電荷が、アナログスイッチからリークするのを防ぐために、確実にスイッチをＯＦＦさせることが必要なためである。通常は、このアナログスイッチのＯＮ・ＯＦＦのマージンは、各ＴＦＴのしきい値＋αを考慮して、３[Ｖ]程度が見込まれる。具体的には、ソース信号線に書き込まれるビデオ信号の振幅が±５[Ｖ]であった場合、ソース信号線駆動回路（アナログスイッチ）の駆動電圧振幅は、±８[Ｖ]となる。ゲート信号線駆動回路についても、しきい値を考慮して画素ＴＦＴのゲート・ソース間電圧を確保するために、±８[Ｖ]の振幅をもって駆動している。
【００１０】
ここで、液晶表示装置駆動時の消費電力に着目すると、ソース信号線駆動回路のバッファ部における消費電力は、表示装置全体の消費電力の中でも高い割合を占めている。よって、ソース信号線駆動回路の駆動電圧を低下することによって低消費電力化を可能とすれば、表示装置全体の低消費電力化に大きく寄与する。
【００１１】
例えば、前述の反転駆動方式によると、ＶCOMが一定で０[Ｖ]、ビデオ信号の振幅が−５〜５[Ｖ]（１０[Ｖ]）であるとき、アナログスイッチのＯＮ・ＯＦＦのマージンを３[Ｖ]考慮して、その駆動電圧は±８[Ｖ]（１６[Ｖ]）である。
【００１２】
１フレーム期間毎に正負の反転を行っているビデオ信号に対して、ＶCOMを正負逆で反転を行う方法を考える。図３（Ｂ）に示すように、あるフレームにおいてはビデオ信号が２．５[Ｖ]、対するＶCOMが−２．５[Ｖ]、次のフレームにおいては、ビデオ信号が−２．５[Ｖ]、対するＶCOMが２．５[Ｖ]という場合、各フレームにおいて、液晶素子に印加される電圧、つまりビデオ信号とＶCOMの電位差は、通常の場合と同様に５[Ｖ]を確保しているが、ビデオ信号の振幅は−２．５〜２．５[Ｖ]（５[Ｖ]）となっている。よって、アナログスイッチのＯＮ・ＯＦＦマージンを先と同様３[Ｖ]考慮したとき、その駆動電圧は±５．５[Ｖ]（１１[Ｖ]）となり、消費電力を約４７[％]低減出来る。
【００１３】
また、一般にソース信号線駆動回路においては、ソース信号線の容量負荷が大きく、かく駆動周波数が高いため、ＴＦＴにはより大きな電流能力が要求される。従って、ソース信号線駆動回路を構成するＴＦＴは一般に、ゲート幅（Ｌ）が小さく、チャネル長（Ｗ）が大きい。そのため、各部のＴＦＴの中でも特に劣化の心配される部分である。ソース信号線駆動回路のバッファ電圧が５[Ｖ]低下することは、ソース信号線駆動回路のＴＦＴの信頼性を向上させることにつながる。
【００１４】
反面、対向コモン反転駆動により、ゲート信号線駆動回路および画素ＴＦＴへの負担が増大する。画素部においては、対向電極と画素ＴＦＴのソース領域（以後、画素ＴＦＴにおいて、ソース信号線と接続されている側の領域をドレイン領域、液晶素子と接続されている側の領域をソース領域と定義する。ビデオ信号の電位が反転する場合にも、この位置関係を統一して述べる。）は、液晶素子を挟んで容量結合しており、この容量が、駆動回路部における他の容量に比べて十分に支配的であると考えると、画素ＴＦＴがＯＦＦの状態でＶCOMが変化するとき、容量の両電極間の電位差を保存しようとして、画素ＴＦＴのソース領域の電位が同じだけ変化する。具体的には、ＶCOM＝−２．５[Ｖ]のとき、液晶素子に印加される電圧が−５〜５[Ｖ]であるとすると、画素ＴＦＴのソース領域の電位は−７．５〜２．５[Ｖ]をとり得る。ＶCOM＝２．５[Ｖ]のとき、液晶素子に印加される電圧が−５〜５[Ｖ]であるとすると、画素ＴＦＴのソース領域の電位は−２．５〜７．５[Ｖ]をとり得る。（図３（Ｃ）（Ｄ））
【００１５】
この状態で、ゲート信号線駆動回路の駆動電圧振幅が±８[Ｖ]であるとき、画素ＴＦＴのＯＮ・ＯＦＦマージンは０．５[Ｖ]となるため、画素ＴＦＴのしきい値によっては正常動作が出来なくなる。ソース信号線駆動回路と同様、３[Ｖ]のマージンを確保するためには、図３（Ｅ）に示すように、ゲート信号線駆動回路の駆動電圧振幅を±１０．５[Ｖ]とする必要がある。
【００１６】
これにより、画素ＴＦＴのゲート・ソース間電圧が大きくなる。図４（Ａ）を参照する。ＶCOM＝±２．５[Ｖ]の振幅を有するとき、画素ＴＦＴのソース領域がとり得る電位は、−７．５〜７．５[Ｖ]であり、このときのゲート電極がとり得る電位は、±１０．５[Ｖ]であるから、画素ＴＦＴのゲート・ソース間電圧は、−１８〜＋１８[Ｖ]が考えられる。
【００１７】
図５は、Ｎチャネル型ＴＦＴの電圧−電流特性の一例を示している。横軸はゲート・ソース間電圧（ＶGS）、縦軸はドレイン電流（ＩD）である。ゲート電極に大きい逆バイアス電圧（ソース領域の電位に対してゲート電極の電位が低い電圧）が印加されると、ドレイン電流が急激に増加する場合がある。つまり、画素ＴＦＴにおいて、ゲート・ソース間電圧が−１８[Ｖ]などといった場合には、本来ＯＦＦしている画素ＴＦＴを通って、保持電荷のリークが生ずる。さらに、ゲート・ソース間にこのように大きい電圧が印加される場合、ゲート耐圧もまた問題となってくる。これらの問題点から、対向コモン反転駆動方式はほとんど実用されていないのが現実であり、画素ＴＦＴのＯＮ・ＯＦＦマージンを削ってＶCOMをわずかに振幅させる程度に用いられているにすぎない。
【００１８】
本発明は、上述した問題を鑑みてなされたものであり、新規な駆動回路および新規な駆動方法を用いることによってゲート信号線駆動回路のバッファ電圧の振幅拡大を抑制し、かつ対向コモン反転駆動を実現することを目的とする。ならびに、画素ＴＦＴに印加されるゲートバイアスを従来電圧に保ちつつ（ゲート耐圧の確保）、ソース信号線駆動回路の駆動電圧を下げることで、液晶表示装置全体での低消費電力化を実現することを目的とする。
【００１９】
【課題を解決するための手段】
本発明においては、画素ＴＦＴのゲート・ソース間に印加される逆バイアス電圧を小さくするために、本発明においては、ＶCOMがＨｉ（２．５[Ｖ]）のフレーム期間と、Ｌｏ（−２．５[Ｖ]）のフレーム期間で、ゲート信号線駆動回路のＬｏ電位に異なる電位を与えるようにする。
【００２０】
今、ゲート信号線駆動回路の駆動電圧は、高圧側電位ＶHI＝１０．５[Ｖ]、低圧側電位ＶLO＝−１０．５[Ｖ]である。さらに、ＶLO2として、−５．５[Ｖ]という電位を用意する。この電位は、大小関係がＶLO＜ＶLO2＜ＶHiであり、画素ＴＦＴがＶLO2のゲート電位で確実にＯＦＦする値であれば良い。
【００２１】
本発明においては、ＶCOM＝−２．５[Ｖ]のときは、ゲート信号線駆動回路の駆動電圧振幅は、図４（Ｂ）に示すように、ＶHiおよびＶLOを用いて±１０．５[Ｖ]、ＶＣＯＭ＝２．５[Ｖ]のときは、ゲート信号線駆動回路の駆動電圧振幅は、図４（Ｃ）に示すように、ＶHiおよびＶLO2を用いて、−５．５〜１０．５[Ｖ]とする。これにより、ＶCOMの電位がいずれの電位にあるフレームにおいても、画素ＴＦＴのゲート・ソース間に印加される最大の逆バイアス電圧は−１３[Ｖ]となり、ＯＦＦ電流リークを大きく抑制出来る。
【００２２】
以下に、本発明の構成について記載する。
【００２３】
本発明の半導体表示装置の一は、
複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、
複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、
複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、
を有する半導体表示装置において、
前記ゲート信号線駆動回路は、ゲート信号線１本につき少なくとも１つのトライステートバッファを有し、
前記トライステートバッファは、
一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第１の回路と、
一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第２の回路とを有し、
前記第１の回路のｎチャネル型薄膜トランジスタのソース領域と前記第２の回路のｐチャネル型薄膜トランジスタのソース領域とが第１の接続点で電気的に接続され、
第１の電源が前記第１の回路のｐチャネル型薄膜トランジスタのソース領域に電気的に接続され、
第１の電源よりも低い電位を有する第２の電源が前記第１の接続点に電気的に接続され、
第２の電源よりも低い電位を有する第３の電源が前記第２の回路のｎチャネル型薄膜トランジスタのソース領域に電気的に接続され、
前記第１の回路の出力信号線と、
前記第２の回路の出力信号線と、
はともにゲート信号線に第２の接続点で電気的に接続されていることを特徴としている。
【００２４】
本発明の半導体表示装置の一は、
複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、
複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、
複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、
を有する半導体表示装置において、
前記ゲート信号線駆動回路は、ゲート信号線１本につき少なくとも１つのトライステートバッファを有し、
前記トライステートバッファは、
一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第１の回路と、
一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第２の回路と、
を有し、
前記第１の回路のｎチャネル型薄膜トランジスタのソース領域と前記第２の回路のｐチャネル型薄膜トランジスタのソース領域とが第１の接続点で電気的に接続され、
第１の電源が前記第１の回路のｐチャネル型薄膜トランジスタのソース領域に電気的に接続され、
第１の電源よりも低い電位を有する第２の電源が前記第１の接続点に電気的に接続され、
第２の電源よりも低い電位を有する第３の電源が前記第２の回路のｎチャネル型薄膜トランジスタのソース領域に電気的に接続され、
前記第１の回路の出力信号線と、
前記第２の回路の出力信号線と、
はともにゲート信号線に第２の接続点で電気的に接続され、
前記第１の回路のｐチャネル型薄膜トランジスタのゲートには、ゲート信号線選択パルスが入力され、
前記第１の回路のｎチャネル型薄膜トランジスタのゲートには、第１の信号が入力され、
前記第２の回路のｐチャネル型薄膜トランジスタのゲートには、第２の信号が入力され、
前記第２の回路のｎチャネル型薄膜トランジスタのゲートには、第３の信号が入力され、
前記第３の信号は、
対向コモン反転駆動時において、対向電極の電位が高い電位にあるときのフレーム期間を第１のフレーム期間、前記対向電極の電位が低い電位にあるときのフレーム期間を第２のフレーム期間としたとき、
第１のフレーム期間から第２のフレーム期間に切り換る間の帰線期間内に入力され、
前記第２の信号は、
前記ゲート信号線選択パルスが入力される直前に入力され、
前記第１の信号は、
前記第２のフレーム期間で、ゲート信号線選択パルスが出力されてから、前記第１のフレーム期間で、第２の信号が入力されるまでの間および、前記第１のフレーム期間で、ゲート信号線選択パルスが出力されてから、帰線期間で前記第３の信号が入力されるまでの間に入力されることを特徴としている。
【００２５】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第１の信号は外部から直接信号を入力することにより得られることを特徴としている。
【００２６】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第１の信号は、前記ゲート信号線選択パルスと前記第３の信号とを論理回路に入力し、前記論理回路の出力によって得られる信号であることを特徴としている。
【００２７】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第１の信号は前記ゲート信号線駆動回路に外部から供給される信号のうちの１つあるいは複数の信号を論理回路に入力し、前記論理回路の出力によって得られる信号であることを特徴としている。
【００２８】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第１の信号は、前期ゲート信号線選択パルスと前記第３の信号とをリセット・セット型フリップフロップ回路に入力し、続いて、前記リセット・セット型フリップフロップ回路の出力と前記ゲート信号線選択パルスとをＮＯＲ回路に入力し、前記ＮＯＲ回路の出力によって得られることを特徴としている。
【００２９】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第２の信号は外部から直接信号を入力することにより得られることを特徴としている。
【００３０】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第２の信号は前記ゲート信号線選択パルスの前段に出力されるゲート信号線選択パルスであることを特徴としている。
【００３１】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第３の信号は外部から直接信号を入力することにより得られることを特徴としている。
【００３２】
本発明の半導体表示装置の一は、
複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、
複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、
複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、
を有する半導体表示装置において、
前記ゲート信号線駆動回路は、ゲート信号線１本につき少なくとも１つのトライステートバッファを有し、
前記トライステートバッファは、
一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第１の回路と、
一対の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する第２の回路と、
リセット・セット型フリップフロップ回路と、
ＮＯＲ回路と、
を有し、
前記第１の回路のｎチャネル型薄膜トランジスタのソース領域と前記第２の回路のｐチャネル型薄膜トランジスタのソース領域とが第１の接続点で電気的に接続され、
第１の電源が前記第１の回路のｐチャネル型薄膜トランジスタのソース領域に電気的に接続され、
第１の電源よりも低い電位を有する第２の電源が前記第１の接続点に電気的に接続され、
第２の電源よりも低い電位を有する第３の電源が前記第２の回路のｎチャネル型薄膜トランジスタのソース領域に電気的に接続され、
前記第１の回路の出力信号線と、
前記第２の回路の出力信号線と、
はともにゲート信号線に第２の接続点で
電気的に接続され、
前記第１の回路のｐチャネル型薄膜トランジスタのゲートには、ゲート信号線選択パルスが入力され、
前記第１の回路のｎチャネル型薄膜トランジスタのゲートには、第１の信号が入力され、
前記第２の回路のｐチャネル型薄膜トランジスタのゲートには、第２の信号が入力され、
前記第２の回路のｎチャネル型薄膜トランジスタのゲートには、第３の信号が入力され、
前記第３の信号は、
対向コモン反転駆動時において、対向コモン電極が高い電位にあるときのフレーム期間を第１のフレーム期間、前記対向コモン電極が低い電位にあるときのフレーム期間を第２のフレーム期間としたとき、
第１のフレーム期間から第２のフレーム期間に切り換る間の帰線期間内に入力され、
前記第２の信号は、
前記ゲート信号線選択パルスが入力される直前に入力され、
前記第１の信号は、
リセット・セット型フリップフロップ回路のリセット信号入力線にゲート信号線選択パルスを
入力し、セット信号入力線に第３の信号を入力して得られるセット出力信号と、
前記ゲート信号線選択パルスと、
をＮＯＲ回路に入力して得られる、前記ＮＯＲ回路の出力信号が入力されることを特徴としている。
【００３３】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第２の信号は外部から直接信号を入力することにより得られることを特徴としている。
【００３４】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第２の信号は前記ゲート信号線選択パルスの前段に出力されるゲート信号線選択パルスであることを特徴としている
【００３５】
本発明の半導体表示装置の一は、
上記半導体表示装置において、前記第３の信号は外部から直接信号を入力することにより得られることを特徴としている。
【００３６】
本発明の半導体表示装置の駆動方法の一は、
複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、
複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、
複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、
を有する半導体表示装置において、
アクティブマトリクス回路を構成する画素ＴＦＴの駆動には、第１の電源電位と、第２の電源電位と、第３の電源電位との３種類の電位を用いることを特徴としている。
【００３７】
図１を参照する。図１は、本発明で用いるトライステートバッファの回路図を示している。ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが対になった第１の回路１０１および第２の回路１０２が図１に示すように接続される。
【００３８】
トライステートバッファに接続される電源電位は、第１の電源電位ＶＤＤ1、第１の電源電位よりも低い電位を持った第２の電源電位ＶＤＤ2、第２の電源電位よりも低い電位を持った第３の電源電位ＶＤＤ3であり、ＶＤＤ1は第１の回路のｐチャネル型ＴＦＴのソース領域と、ＶＤＤ2は第１の回路と第２の回路の接続点と、ＶＤＤ3は第２の回路のｎチャネル型ＴＦＴのソース領域と、それぞれ電気的に接続される。
【００３９】
トライステートバッファに入力される信号は、第１の信号（Ｓｉｇ．１）、第２の信号（Ｓｉｇ．２）、第３の信号（Ｓｉｇ．３）、およびゲート信号線選択パルス（Ｇａｔｅ Ｐｕｌｓｅ）である。
【００４０】
ゲート信号線選択パルスは、第１の回路のｐチャネル型ＴＦＴ側のゲート電極に、第１の信号は第１の回路のｎチャネル型ＴＦＴ側のゲート電極に、第２の信号は第２の回路のｐチャネル型ＴＦＴ側のゲート電極に、第３の信号は第２の回路のｎチャネル型ＴＦＴ側のゲート電極に、それぞれ入力される。
【００４１】
トライステートバッファを用いた本発明の回路構成においては、対向電位（ＶCOM）が−側に振れるフレーム期間が現れると、直前の帰線期間で第３の信号が入力され、画素ＴＦＴのドレイン側が電荷を保持する期間だけ、ゲート信号線電位をより低電位側であるＶＤＤ3にシフトする。第３の信号の入力の後は、保持容量によって、ゲート信号線電位はＶＤＤ3に固定される。これにより画素ＴＦＴは確実にＯＦＦし、電荷をより確実に保持することができる。また、ゲート信号線駆動回路からゲート信号線選択パルスが出力され、ゲート信号線の電位が＋側に持ち上げられる時は、第２の信号により一度中間の電位であるＶＤＤ2まで持ち上げられた後、ゲート信号線選択パルスによりＶＤＤ1に持ち上げられる。その後、ゲート信号線選択パルスが出力されていない期間では、ゲート信号線には中間電位であるＶＤＤ2が供給される。このような方法をとることにより、本発明のトライステートバッファを用いた回路における対向コモン反転駆動時のバッファ部でのソース・ドレイン間電圧の低減をはかる。
【００４２】
ゲート信号線に直接繋がる出力バッファは負荷が大きく、ゲート信号線駆動回路のＴＦＴの中では最も電流能力を要求される。そのため、バッファに高いソース・ドレイン間電圧が印加されることは信頼性の面で不安が生ずる。本発明のバッファ回路を用い、前述のような方法で駆動すると、ゲート信号線駆動回路の中で最も負荷が心配される出力バッファを構成するＴＦＴに関しては、通常のコモン反転時の電圧（ＶＤＤ1、ＶＤＤ3間）よりも低い電圧（ＶＤＤ1、ＶＤＤ2間あるいはＶＤＤ2、ＶＤＤ3間）での駆動が可能となる。
【００４３】
本発明でゲート信号線駆動回路に用いたトライステートバッファは、対向コモン電位が＋側の時と−側の時で異なる２種類のＬｏ電位をゲート信号線に与える。この時、画素ＴＦＴはｎチャネル型ＴＦＴが用いられており、通常（選択されていない時）はＬｏ電位であり、選択されるとＨｉになる。よって画素ＴＦＴは、前記の異なる２種類のＬｏ電位が入力された時はいずれもＯＦＦしている。
【００４４】
図４（Ｂ）は対向コモン電位が−側の時、図４（Ｃ）は対向コモン電位が＋側の時の、画素ＴＦＴ部における逆バイアス時のＶGSを表したものである。図４（Ｂ）において、対向コモン電位が−２．５［Ｖ］の時、ゲート信号線電位は−１０．５［Ｖ］となり、このときのＶGSがとり得る値は、１８[Ｖ]〜−１３［Ｖ］となる。対向コモン電位が＋２．５［Ｖ］の時、ゲート信号線電位は−５．５［Ｖ］となり、このときのＶGSがとり得る値は、１３〜−１３［Ｖ］となる。このとき、図５において、ＶGSが負の領域に着目すると、ＶGS＝−１３[Ｖ]の場合と、ＶGS＝−１８[Ｖ]の場合とでは、ＩD（ここではＯＦＦリーク電流）の値には、５０１で示すように大きな差があることがわかる。つまり、ゲート逆バイアス時のＯＦＦリーク電流をこれだけ減少させることが出来るわけである。よって、対向コモン反転駆動時に画素ＴＦＴのＯＮ、ＯＦＦマージンを十分に確保し、かつゲートにかかる逆バイアスを通常の対向コモン反転駆動時よりも低く抑えることができるため、ＯＦＦリーク電流の急激な増加による保持電荷のリークも回避することができる。
【００４５】
【実施例】
ここで、以下の実施例をもって本発明の半導体表示装置および半導体表示装置の駆動方法の具体例について説明する。ただし、本発明は、以下の実施例に限定されるわけではない。
【００４６】
[実施例１]
本実施例においては、本発明を適用して作成することのできる半導体表示装置として、アクティブマトリクス型液晶表示装置を例にとって説明する。
【００４７】
図６を参照する。図６には、本実施例のアクティブマトリクス型液晶表示装置の概略図が示されている。６０１はソース信号線駆動回路であり、クロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）、スタートパルス（Ｓ−ＳＰ）、左右走査方向切り換え信号（Ｌ／Ｒ）、Ｖｉｄｅｏ信号（Ｖｉｄｅｏ Ｄａｔａ）等が入力される。６０２はゲート信号線駆動回路であり、クロック信号（Ｇ−ＣＬＫ、Ｇ−ＣＬＫｂ）、スタートパルス（Ｇ−ＳＰ）、バッファ制御信号（Ｇ−ＣＳ）等が入力される。６０３は画素部であり、ゲート信号線６０４およびソース信号線６０５の交点のそれぞれにマトリクス状に配置された画素を有する。それぞれの画素は画素ＴＦＴ６０６を有する。また、画素ＴＦＴのソース領域とドレイン領域とのいずれか一方には画素電極（図示せず）および保持容量６０７が接続されている。また、６０８はアクティブマトリクス回路と対向基板（図示せず）との間に挟持された液晶である。また６０９はＶｉｄｅｏ信号線であり、外部からＶｉｄｅｏ信号（Ｖｉｄｅｏ Ｄａｔａ）が入力される。
【００４８】
図７を参照する。図７は、本実施例のアクティブマトリクス型液晶表示装置のソース信号線駆動回路の構成図であり、シフトレジスタ７０１、左右走査方向切り換え用アナログスイッチ７０２、ＮＡＮＤ回路７０３、レベルシフタ回路７０４、サンプリングスイッチ７０５、Ｖｉｄｅｏ信号線７０６等から構成される。
【００４９】
ソース信号線駆動回路には、クロック信号（Ｓ−ＣＬＫ）、クロック信号の反転信号（Ｓ−ＣＬＫＢ）、スタートパルス（Ｓ−ＳＰ）、および左右走査切り換え信号（Ｌ／Ｒ）が入力される。
【００５０】
外部から入力されるクロック信号（Ｓ−ＣＬＫ）、クロックの反転信号（Ｓ−ＣＬＫＢ）、スタートパルス（Ｓ−ＳＰ）および左右走査切り換え信号（Ｌ／Ｒ）によってシフトレジスタ７０１が動作し、左右走査切り換え信号（Ｌ／Ｒ）にＨｉが入力される時、ビデオ信号をサンプリングする信号が、左から右に向かって順にＮＡＮＤ回路７０３から出力される。ビデオ信号をサンプリングする信号は、レベルシフタ回路７０４によってその電圧振幅が高電圧側にシフトし、サンプリングスイッチ７０５に入力される。サンプリングスイッチ７０５は、前記サンプリング信号の入力によって、Ｖｉｄｅｏ信号線７０６から供給されるＶｉｄｅｏ信号（Ｖｉｄｅｏ Ｄａｔａ）をサンプリングし、ソース信号線に供給する。画素ＴＦＴが駆動することで、ソース信号線に入力されたＶｉｄｅｏ信号は画素に書き込みが行われ、画像の表示を行う。
【００５１】
図２を参照する。図２は本発明のトライステートバッファの一構成例を示しており、Ｒ−Ｓ−ＦＦ（リセット・セット型フリップフロップ）回路２０１、インバータ２０２、２０３、ＮＯＲ回路２０４、第１の回路２０５、第２の回路２０６から構成される。
【００５２】
ゲート信号線駆動回路の走査方向に対し、ｍ段目に配置されるトライステートバッファに入力される信号について説明する。本実施例においては、ｍ段目のゲート信号線選択パルス（以下Ｇ−ＳＥ）と、（ｍ−１）段目のゲート信号線選択パルス（以下Ｇ−ＰＲ）と、外部からバッファ制御信号（以下Ｇ−ＣＳ）がそれぞれ入力される。
【００５３】
図８を参照する。図８は本発明のトライステートバッファを用いてゲート信号線駆動回路を構成した例であり、シフトレジスタ回路８０１、ＮＡＮＤ回路８０２、レベルシフタ回路８０３、トライステートバッファ８０４等から構成される。また、ＮＡＮＤ回路−レベルシフタ回路−バッファ回路間には、入力信号の形式等によっては、インバータ回路、バッファ回路等を配置しても良い。
【００５４】
ゲート信号線駆動回路には、クロック信号（Ｇ−ＣＬＫ）、クロック信号の反転信号（Ｇ−ＣＬＫＢ）、スタートパルス（Ｇ−ＳＰ）が入力される。
【００５５】
通常のゲート信号線駆動回路のバッファ部に替えて、本発明のトライステートバッファを、ゲート信号線１本に対して１つづつ配置する。そのｍ段目（ｍ番目のゲート線に対する）のゲート信号線選択パルス（Ｇ−ＳＥ）が信号線８０５に入力される。（ｍ−１）段目のゲート選択パルスの反転パルス（Ｇ−ＰＲ）が信号線８０６に入力される。また、バッファ制御信号（Ｇ−ＣＳ）は外部から直接あるいはレベルシフタを通して信号線８０７に入力される。
【００５６】
ゲート信号線駆動回路１段目のトライステートバッファに入力されるＧ−ＰＲは、図８に示す信号線８０８に、スタートパルス、クロック信号等を用いて適当なパルスを作りだして入力しても良いし、外部から直接信号を入力するようにしても良い。
【００５７】
外部から入力されるクロック信号（Ｇ−ＣＬＫ）、クロックの反転信号（Ｇ−ＣＬＫＢ）、スタートパルス（Ｇ−ＳＰ）によってシフトレジスタ回路８０１が動作し、シフトレジスタ出力パルスが、上から下に向かって順に出力され、続いてＮＡＮＤ回路８０２よりゲート信号線選択パルスが出力される。レベルシフタ回路８０３によってその電圧レベルが高電圧側にシフトされた後、バッファ部８０４を経てゲート信号線へと出力される。
【００５８】
本発明のトライステートバッファの動作について説明する。図９を参照する。図９は本発明のトライステートバッファを用いて構成したゲート信号線駆動回路で対向コモン反転駆動を行う場合のタイミングチャートである。なお、図中のＧ−ＣＳ、Ｇ−ＰＲ、Ｇ−ＳＥは第１段目のゲート信号線のタイミングのものを例として図示している。対向コモン電位が＋側の時（９０１）は、Ｇ−ＣＳにはＬｏを入力し（９０２）、ゲート線の電位はＶDD2となる（９０３）。さらに、ゲート選択パルスＧ−ＳＥが入力される（９０４）とＶDD1のパルスが出力される（９０５）。対向コモン電位が−側に移る直前に、帰線期間内でＧ−ＣＳにＨｉを入力し（９０６）、ゲート線電位をＶDD3に落とす（９０７）。Ｇ−ＣＳがＬｏｗになった後も、ゲート信号線の有する保持容量によって、次の電位に移す信号の入力があるまでの期間、ゲート信号線電位はＶDD3に固定される。続いて、（ｍ−１）段目のゲート選択パルスの反転パルスＧ−ＰＲ（９０８）によっていったんゲート線電位はＶDD2に持ち上げられ（９０９）、その後ｍ段目のゲート選択パルスＧ−ＳＥが入力される（９１０）ことによってＶDD1の電位を持ったパルスが出力される（９１１）。
【００５９】
図１０は、本実施例にて図２に示したトライステートバッファを用いた、フレーム周波数６０[Ｈｚ]、ＶＧＡの表示装置において、１水平期間を約３４[μs]としたときの動作のシミュレーション結果を示している。ただし、ここでは連続する２フレーム分の比較をするため、あるフレーム期間において、ある段でゲート信号線選択パルスが出力されてから、次のフレーム期間に同じ段でゲート信号線選択パルスが出力されるまでの時間をやや省略してシミュレーションを行っている。３電位の条件は、ＶDD1＝１０．５[Ｖ]、ＶDD2＝−５．５[Ｖ]、ＶDD3＝−１０．５[Ｖ]とした。
【００６０】
まず、ＶCOMがＨｉのフレーム期間においては、ゲート信号線のＬｏ電位はＶDD2＝−５．５[Ｖ]である。やがてＧ−ＰＲが入力されてもこのときは変化しない。続いてＧ−ＳＥが入力されると、ゲート信号線にＨｉ電位＝ＶDD1＝１０．５[Ｖ]のパルスが出力される。ＶCOMがＨｉのフレーム期間Ａから、ＶCOM＝Ｌｏのフレーム期間Ｂに移行するとき、直前の帰線期間にＧ−ＣＳが入力され、ゲート信号線の電位はＶDD3＝−１０．５[Ｖ]となる。続いて、Ｇ−ＰＲが入力されると、ゲート信号線の電位は一旦ＶDD2＝−５．５[Ｖ]に持ち上げられ、さらに直後のＧ−ＳＥの入力によって、ゲート信号線にはＶDD1＝１０．５[Ｖ]のパルスが出力される。
【００６１】
[実施例２]
ゲート信号線駆動回路１段目のトライステートバッファに入力されるＧ−ＰＲは、あるいは、図１１に示すように、ゲート信号線駆動回路の１段目の直前にシフトレジスタ回路、ＮＡＮＤ回路、インバータ回路等を配置して、そのＮＡＮＤ回路への一方の入力信号線１１０１に、スタートパルス、クロック信号等を用いて生成した適当なパルスを入力することで出力されるようにしても良いし、外部から信号線１１０１への信号を入力するようにしても良い。
【００６２】
[実施例３]
ゲート信号線駆動回路１段目のトライステートバッファに入力されるＧ−ＰＲは、あるいは、図１２に示すように、ゲート信号線駆動回路の１段目の直前にダミー段１２０１を配置することによってまかなっても良い。
【００６３】
[実施例４]
本実施例においては、実施例１で説明したアクティブマトリクス型液晶表示装置の作成方法例として、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソース信号線側駆動回路、ゲート信号線側駆動回路等）のＴＦＴを同一基板上に作成する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路と、画素ＴＦＴ部としてはｎチャネル型ＴＦＴとを図示することにする。
【００６４】
図１６を参照する。基板５００１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いる。そして、基板５００１のＴＦＴが形成される表面に、下地膜５００２をプラズマＣＶＤ法やスパッタ法で形成する。下地膜５００２は、窒化シリコン膜を２５〜１００［nm］、ここでは５０［nm］の厚さに、酸化シリコン膜を５０〜３００［nm］、ここでは１５０［nm］の厚さに積層形成（特に図示せず）する。また、下地膜５００２は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。
【００６５】
次に、この下地膜５００２の上に、５０［nm］の厚さの非晶質シリコン膜をプラズマＣＶＤ法で形成する。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０［℃］で数時間加熱して脱水素処理を行い、含有水素量を５［atom％］以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作成方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素の含有量を十分低減させておくことが望ましい。
【００６６】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作成されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。この連続形成を行うと、下地膜を形成後、当前記下地膜の表面が大気雰囲気に曝されることを回避できるため、下地膜表面の汚染を防ぐことが可能となり、作成されるＴＦＴの特性バラツキを低減させることができる。
【００６７】
非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成する。
【００６８】
なお、本実施例では半導体層の形成に非晶質シリコン膜をレーザーあるいは熱により結晶化するという方法を用いているが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【００６９】
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層５００３、５００４、５００５を形成する。
【００７０】
次に、島状の半導体層５００３、５００４、５００５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１０〜２００［nm］、好ましくは５０〜１５０［nm］の厚さで形成すれば良い。ここでは１００［nm］の厚さに形成する。
【００７１】
そして、ゲート絶縁膜５００６の表面に第１のゲート電極となる第１の導電膜５００７と、第２のゲート電極となる第２の導電膜５００８とを形成する。第１の導電膜５００７はＳｉ、Ｇｅから選ばれた一種の元素、またはこれらの元素を主成分とする半導体膜で形成すれば良い。また、第１の導電膜５００７の厚さは５〜５０［nm］、好ましくは１０〜３０［nm］とする必要がある。本実施例においては、２０［nm］の厚さでＳｉ膜を形成する。
【００７２】
第１の導電膜として使用する半導体膜にはｎ型あるいはｐ型の導電型を付与する不純物元素が添加されていても良い。この半導体膜の作成法は公知の方法に従えば良く、例えば、減圧ＣＶＤ法で基板温度を４５０〜５００［℃］として、ジシラン（Ｓｉ2Ｈ6）を２５０［sccm］、ヘリウム（Ｈｅ）を３００［sccm］導入して作成することができる。このとき同時に、Ｓｉ2Ｈ6に対してＰＨ3を０．１〜２［％］混入させてｎ型の半導体膜を形成しても良い。
【００７３】
第２のゲート電極となる第２の導電膜は、Ｔｉ、Ｔａ、Ｗ、Ｍｏから選ばれた元素、あるいはこれらの元素を主成分とする化合物で形成すれば良い。これはゲート電極の電気抵抗を下げるために考慮されるものであり、例えば、Ｍｏ−Ｗ化合物を用いても良い。ここでは、Ｔａを使用し、スパッタ法で、２００〜１０００［nm］、代表的には４００［nm］の厚さに形成する。（図１６（Ａ））
【００７４】
次に公知のパターニング技術を使ってレジストマスクを形成し、第２の導電膜５００８をエッチングして第２のゲート電極を形成する工程を行う。第２の導電膜５００８はＴａ膜で形成されているので、ドライエッチング法により行う。ドライエッチングの条件として、Ｃｌ2を８０［sccm］導入して１００［mTorr］、５００［Ｗ］の高周波電力を投入して行う。そして、図１６（Ｂ）に示すように第２のゲート電極５００９、５０１０、５０１２、５０１３と、配線５０１１を形成する。第２のゲート電極のチャネル長方向の長さは、本実施例においてはＣＭＯＳ回路を形成する第２のゲート電極５００９、５０１０で３［μm］とし、また、画素マトリクス回路はマルチゲートの構造をとっており、第２のゲート電極５０１２、５０１３の各々の長さを２［μm］とする。
【００７５】
エッチング後に残さが確認された場合は、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄することにより除去すればよい。
【００７６】
また、第２の導電膜５００８はウエットエッチング法で除去しても良い。例えば、Ｔａの場合、フッ酸系のエッチング液を用いて容易に除去することができる。
【００７７】
また、画素マトリクス回路を構成するｎチャネル型ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、第２の導電膜と同じ材料で保持容量の配線電極５０１４が形成される。
【００７８】
そして、ｎ型を付与する第１の不純物元素を添加する工程を行う。この工程は第２の不純物領域を形成するための工程である。本実施例においては、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程では、ゲート絶縁膜５００６と第１の導電膜５００７を通してその下の半導体層にリン（Ｐ）を添加するために、加速電圧は８０［keV］と高めに設定する必要がある。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19［atoms/cm3］の範囲にするのが好ましく、ここでは１×１０18［atoms/cm3］とする。そして、半導体層にリンが添加された領域５０１５、５０１６、５０１７、５０１８、５０１９、５０２０、５０２１、５０２２が形成される。(図１６（Ｂ）)
【００７９】
このとき、第１の導電膜５００７において、第２のゲート電極５００９、５０１０、５０１２、５０１３、配線５０１１および保持容量配線５０１４と重ならない領域にもリンが添加される。この領域のリン濃度は特に規定されるものではないが、第１の導電膜の抵抗率を下げる効果が得られる。
【００８０】
次にｎチャネル型ＴＦＴを形成する領域をレジストマスク５０２３、５０２４で覆って、第１の導電膜５００７の一部を除去する工程を行う。本実施例においては、ドライエッチング法により行う。第１の導電膜５００７はＳｉであり、ドライエッチングの条件として、ＣＦ4を５０[sccm]、Ｏ2を４５[sccm]導入して５０[mTorr]、で２００［Ｗ］の高周波電力を投入して行う。その結果、レジストマスク５０２３、５０２４および第2のゲート導電膜に覆われている部分の第１の導電膜５０２５が残る。
【００８１】
そして、ｐチャネル型ＴＦＴが形成される領域に、ｐ型を付与する第３の不純物元素を添加する工程を行う。ここではジボラン（Ｂ2Ｈ6）を用いてイオンドープ法により添加する。ここでも加速電圧を８０［keV］として、２×１０20［atoms/cm3］の濃度にボロンを添加する。そして、ボロンが高濃度に添加された第３の不純物領域５０２８、５０２９が形成される。 (図１６（Ｃ）)
【００８２】
図１７を参照する。第３の不純物元素の添加を行った後、レジストマスク５０２３、５０２４を完全に除去して、再度レジストマスク５０３０、５０３１、５０３２、５０３３、５０３４、５０３５を形成する。そして、レジストマスク５０３０、５０３３、５０３４、５０３５を用いて第１の導電膜をエッチングし、新たに第１の導電膜５０３６、５０３７、５０３８、５０３９を形成する。
【００８３】
図１７（Ａ）にて形成したレジストマスクのうち、ｎ型ＴＦＴを形成する部分に用いられる５０３０はチャネル長方向の長さを９［μm］で、５０３３、５０３４は７［μm］として形成する。
【００８４】
そして、ｎ型を付与する第２の不純物元素を添加する工程を行う。本実施例においては、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程でも、ゲート絶縁膜５００６を通してその下の半導体層にリンを添加するために、加速電圧は８０［keV］と高めに設定している。そして、リンが添加された領域５０４０、５０４１、５０４２、５０４３、５０４４が形成される。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21［atoms/cm3］とするのが好ましく、ここでは１×１０20［atoms/cm3］としている。（図１７（Ａ））
【００８５】
さらに、レジストマスク５０３０、５０３１、５０３２、５０３３、５０３４、５０３５を除去して、新たにレジストマスク５０４５、５０４６、５０４７、５０４８、５０４９、５０５０を形成し、第１の導電膜のエッチングを行う。この工程において、ｎチャネル型ＴＦＴに形成されるレジストマスク５０４５、５０４８、５０４９のチャネル長方向の長さはＴＦＴの構造を決める上で重要である。レジストマスク５０４５、５０４８、５０４９は第１の導電膜５０３６、５０３７、５０３８の一部を除去する目的で設けられるものであり、このレジストマスクの長さにより、第２の不純物領域が第１の導電膜と重なる領域と重ならない領域を、ある範囲で自由に決めることができる。（図１７（Ｂ））
【００８６】
そして図１７（Ｃ）に示すように第１のゲート電極５０５１、５０５２、５０５３が形成される。ここで、第１のゲート電極５０５１のチャネル長方向長さは６［μm］、第１のゲート電極５０５２、５０５３のチャネル長方向の長さは４［μm］としている。
【００８７】
また、画素マトリクス回路には、保持容量部の電極５０５４が形成される。
【００８８】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域５０５５、第１の不純物領域５０５６、５０５７、第２の不純物領域５０５８、５０５９が形成される。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）５０５８ａ、５０５９ａが１．５［μm］の長さに、ゲート電極と重ならない領域（ＬＤＤ領域）５０５８ｂ、５０５９ｂが１．５［μｍ］の長さにそれぞれ形成される。そして、第１の不純物領域５０５６はソース領域として、第１の不純物領域５０５７はドレイン領域となる。
【００８９】
ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域５０６０、第３の不純物領域５０６１、５０６２が形成される。そして、第３の不純物領域５０６２はソース領域として、第３の不純物領域５０６１はドレイン領域となる。
【００９０】
また、画素マトリクス回路のｎチャネル型ＴＦＴはマルチゲートであり、チャネル形成領域５０６３、５０６４と第１の不純物領域５０６５、５０６６、５０６７と第２の不純物領域５０６８、５０６９、５０７０、５０７１が形成される。ここで第２の不純物領域は、ゲート電極と重なる領域５０６８ａ、５０６９ａ、５０７０ａ、５０７１ａおよびゲート電極と重ならない領域５０６８ｂ、５０６９ｂ、５０７０ｂ、５０７１ｂとが形成される。（図１７（Ｃ））
【００９１】
図１８を参照する。続いて、窒化シリコン膜５０７２、第１の層間絶縁膜５０７３を形成する工程を行う。最初に窒化シリコン膜５０７２を５０［nm］の厚さに成膜する。窒化シリコン膜５０７２はプラズマＣＶＤ法で形成され、ＳｉＨ4を５［sccm］、ＮＨ3を４０［sccm］、Ｎ2を１００［sccm］導入して０．７［Torr］、３００［Ｗ］の高周波電力を投入する。そして、続いて第１の層間絶縁膜５０７３として酸化シリコン膜を、ＴＥＯＳを５００［sccm］、Ｏ2を５０［sccm］導入し１［Torr］、２００［Ｗ］の高周波電力を投入して９５０［nm］の厚さに成膜する。
【００９２】
そして、熱処理の工程を行う。熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要がある。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。本実施例においては熱アニール法を用いて活性化を行う。加熱処理は、窒素雰囲気中において３００〜７００［℃］、好ましくは３５０〜５５０［℃］、本実施例においては４５０［℃］、２時間の処理を行っている。
【００９３】
窒化シリコン膜５０７２と第１の層間絶縁膜５０７３はその後パターニングが施され、それぞれのＴＦＴのソース領域とドレイン領域に達するコンタクトホールが形成される。そして、ソース電極５０７４、５０７５、５０７６とドレイン電極５０７７、５０７８を形成する。本実施例ではこの電極を、Ｔｉ膜を１００［nm］、Ｔｉを含むＡｌ膜３００［nm］、Ｔｉ膜１５０［nm］をスパッタ法で連続して形成した３層構造（特に図示せず）で形成している。
【００９４】
そして、ソース電極５０７４、５０７５、５０７６、ドレイン電極５０７７、５０７８および第１の層間絶縁膜５０７３を覆ってパッシベーション膜５０７９を形成する。パッシベーション膜５０７９は、窒化シリコン膜で５０［nm］の厚さで形成する。さらに、有機樹脂からなる第２の層間絶縁膜５０８０を約１０００［nm］の厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。本実施例においては、基板に塗布後、熱重合するタイプのポリイミドを用い、３００［℃］で焼成して形成している。
【００９５】
こうして図１８に示すように、基板５００１上にＣＭＯＳ回路と、画素マトリクス回路が形成されたアクティブマトリクス基板が作成される。また、画素マトリクス回路のｎチャネル型ＴＦＴのドレイン側には、保持容量部が同時に形成される。
【００９６】
図１８の状態のアクティブマトリクス基板に対して、図１９に示すように遮光膜５０８１、第３の層間絶縁膜５０８２を形成する。遮光膜５０８１は顔料を含む有機樹脂膜や、Ｔｉ、Ｃｒなどの金属膜を用いると良い。また、第３の層間絶縁膜５０８２は、ポリイミドなどの有機樹脂膜で形成する。そして、第３の層間絶縁膜５０８２と第２の層間絶縁膜５０８０、パッシベーション膜５０７９にドレイン電極５０７８に達するコンタクトホールを形成し、画素電極５０８３を形成する。画素電極５０８３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００［nm］の厚さにスパッタ法で形成し、画素電極５０８３を形成する。
【００９７】
次に、図２０に示すように、配向膜５０８４を第３の層間絶縁膜５０８２と画素電極５０８３の上に形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板５０８５には、透明導電膜５０８６と、配向膜５０８７とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにしている。
【００９８】
上記の工程を経て、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料５０８８を注入し、封止剤（図示せず）によって完全に封止する。よって図２０に示すアクティブマトリクス型液晶表示装置が完成する。
【００９９】
[実施例５]
本実施例では、実施例４と同じ工程で図１７（Ａ）に示す状態を得た後、他の方法で第１のゲート電極の一部を除去する例について説明する。
【０１００】
図２１を参照する。まず、図１７（Ａ）で形成したレジストマスク５０３０、５０３１、５０３２、５０３３、５０３４、５０３５をそのまま使用してエッチングを行い、第１のゲート導電膜５１０１、５１０２、５１０３、５１０４の一部を図２１に示すように除去する。
【０１０１】
ここでのエッチングの工程は、第１のゲート電極がシリコン膜である場合、ドライエッチング法により、ＳＦ6を４０［sccm］、Ｏ2を１０［sccm］導入して、１００［mTorr］、２００［Ｗ］の高周波電力を印加して行うことができる。
【０１０２】
このドライエッチングの条件では、下地にあるゲート絶縁膜との選択比が十分に高いため、ゲート絶縁膜５１０５はほとんどエッチングされない。
【０１０３】
ここでは、レジストマスク５０３０は、ＴＦＴのチャネル長方向に対して９［μm］、また、レジストマスク５０３３、５０３４は７［μm］の長さで形成されている。そして、ドライエッチングにより第１の導電膜をそれぞれ１．５［μm］除去して、図１７に示すように第１のゲート電極５１０１、５１０２、５１０３および保持容量部の電極５１０４が形成される。
【０１０４】
ここまでの工程で、ＴＦＴ部分においては実施例４における図１７（Ｃ）と同様となる。以降の工程は実施例４と同様の工程で行えば良く、電極、窒化シリコン膜、第１〜第３層間膜、パッシベーション膜、遮光膜等の形工程を経て、図１９に示すようなアクティブマトリクス基板が完成する。
【０１０５】
[実施例６]
本実施例では、実施例４において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例について説明する。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１０６】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図２２に示す。まず基板５１０６に酸化シリコン膜５１０７を設け、その上に非晶質シリコン膜５１０８を形成する。さらに、重量換算で１０［ppm］のニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層５１０９を形成する。（図２２（Ａ））
【０１０７】
次に、５００［℃］、１時間の脱水素工程の後、５００〜６５０［℃］で４〜１２時間、例えば５５０［℃］、８時間の熱処理を行い、結晶質シリコン膜５１１０を形成する。こうして得られた結晶質シリコン膜５１１０は非常に優れた結晶質を有する。（図２２（Ｂ））
【０１０８】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用する場合について、図２３を参照して説明する。
【０１０９】
まず、基板５１１１に酸化シリコン膜５１１２を設け、その上に非晶質シリコン膜５１１３、酸化シリコン膜５１１４を連続的に形成する。本実施例においては、酸化シリコン膜５１１４の厚さは１５０［nm］としている。
【０１１０】
次に酸化シリコン膜５１１４をパターニングして、選択的に開孔部５１１５を形成し、その後、重量換算で１０［ppm］のニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層５１１６が形成され、ニッケル含有層５１１６は開孔部５１１５の底部のみで非晶質シリコン膜５１１２と接触する。（図２３（Ａ））
【０１１１】
次に、５００〜６５０［℃］で４〜２４時間、例えば５７０［℃］、１４時間の熱処理を行い、結晶質シリコン膜５１１７を形成する。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し（図２３（Ｂ））、そこから横方向へと結晶化が進行する（図２３（Ｃ））。こうして形成された結晶質シリコン膜５１１７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１１２】
尚、上記２つの技術において、触媒としてはニッケル（Ｎｉ）以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１１３】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作成されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作成することが可能となる。
【０１１４】
[実施例７]
本実施例は、実施例４で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行う例について説明する。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いている。
【０１１５】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17［atoms/cm3］以下、好ましくは１×１０16［atoms/cm3］程度にまで低減することができる。
【０１１６】
本実施例の構成について図２４を用いて説明する。本実施例においては、コーニング社の１７３７基板に代表される無アルカリガラス基板５１１８を用いている。図２４（Ａ）では、実施例６で示した結晶化の技術を用いて、下地膜５１１９、結晶質シリコン膜５１２０が形成された後、結晶質シリコン膜５１２０の表面にマスク用の酸化シリコン膜５１２１が１５０［nm］の厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域５１２２が設けられる。
【０１１７】
この状態で、窒素雰囲気中で５５０〜８００［℃］、５〜２４時間、例えば６００［℃］、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域５１２２がゲッタリングサイトとして働き、結晶質シリコン膜５１２０に残存していた触媒元素を、リンが添加された領域５１２２に偏析させることができる。
【０１１８】
そして、マスク用の酸化シリコン膜５１２１と、リンが添加された領域５１２２とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17［atoms/cm3］以下にまで低減された結晶質シリコン膜を得ることができる。この結晶質シリコン膜はそのまま実施例４で示した本願発明のＴＦＴの半導体層として使用することができる。
【０１１９】
[実施例８]
本実施例では、実施例４で示したＴＦＴを作成する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図２５で説明する。
【０１２０】
本実施例においては、少なくとも７００〜１１００［℃］程度の耐熱性を有する基板が必要であり、石英基板５１２３が用いられる。そして実施例４及び実施例７で示した技術を用い、結晶質半導体が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層５１２４、５１２５を形成する。そして、半導体層５１２４、５１２５を覆うゲート絶縁膜５１２６を酸化シリコンを主成分とする膜で形成する。本実施例においては、プラズマＣＶＤ法により、窒化酸化シリコン膜を７０［nm］の厚さで形成する。（図２５（Ａ））
【０１２１】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行う。本実施例においては、処理条件を９５０［℃］、３０分としている。なお、処理温度は７００〜１１００［℃］の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良い。
【０１２２】
その結果、半導体層５１２４、５１２５とゲート絶縁膜５１２６との界面で熱酸化膜５１２７が形成され（図２５（Ｂ））、ゲート絶縁膜５１２６と組み合わされた新たなゲート絶縁膜５１２８が形成される（図２５（Ｃ））。このとき、ハロゲン雰囲気での酸化の過程において、ゲート絶縁膜５１２６と半導体層５１２４、５１２５に含まれる不純物の中でも特に金属不純物元素は、ハロゲンと化合物を形成し、気相中に除去することができる。
【０１２３】
以上の工程で作成されたゲート絶縁膜５１２８は絶縁耐圧が高く、半導体層５１２４、５１２５とゲート絶縁膜５１２８の界面は非常に良好なものである。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例４に従えば良い。
【０１２４】
[実施例９]
本実施例では、実施例６で示した方法で結晶質半導体膜を形成し、実施例４で示す工程でアクティブマトリクス基板を作成する方法において、結晶化の工程で使用した触媒元素をゲッタリングにより除去する例を示す。まず、実施例４において、図１６（Ａ）で示される半導体層５００３、５００４、５００５は、触媒元素を用いて作成された結晶質シリコン膜であった。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存しているので、ゲッタリング工程を実施することが望ましい。
【０１２５】
ここでは、図１６（Ｃ）に示す工程までそのまま実施例４に従う。そして、レジストマスク５０２３、５０２４を除去する。
【０１２６】
そして、図２６（Ａ）に示すように、新たなレジストマスク５１２９〜５１３４を形成する。そして、ｎ型を付与する第２の不純物添加の工程を行う。そして、半導体層にリンが添加された領域５１３５〜５１４１が形成される。
【０１２７】
ここで、リンが添加された領域５１３７、５１３８にはすでにｐ型を付与する不純物元素であるボロンが添加されているが、このときリン濃度は１×１０19〜１×１０21［atoms/cm3］であり、ボロンに対して１／２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの特性には何ら影響を及ぼすことはない。
【０１２８】
この状態で、窒素雰囲気中で４００〜８００［℃］、１〜２４時間、例えば６００［℃］、１２時間の加熱処理を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができる。さらに、前記リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができる。その結果、チャネル形成領域から触媒元素を除去することができる。（図２６（Ｂ））
【０１２９】
図２６（Ｂ）の工程が終了したら、以降の工程は実施例４の工程に従い、図１９の状態を形成することにより、アクティブマトリクス基板を作成することができる。
【０１３０】
[実施例１０]
本実施例においては、本発明のトライステートバッファを用いて構成した駆動回路において上下走査方向の切り換えを行うための構成例を記載する。
【０１３１】
図１３を参照する。図１３には、本実施例のアクティブマトリクス型液晶表示装置の概略図が示されている。１３０１はソース信号線駆動回路であり、クロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）、スタートパルス（Ｓ−ＳＰ）、左右走査方向切り換え信号（Ｌ／Ｒ）、Ｖｉｄｅｏ信号（Ｖｉｄｅｏ Ｄａｔａ）等が入力される。１３０２はゲート信号線駆動回路であり、クロック信号（Ｇ−ＣＬＫ、Ｇ−ＣＬＫｂ）、スタートパルス（Ｇ−ＳＰ）、上下走査方向切り換え信号（Ｕ／Ｄ）、バッファ制御信号（Ｇ−ＣＳ）等が入力される。１３０３は画素部であり、ゲート信号線１３０４およびソース信号線１３０５の交点のそれぞれにマトリクス状に配置された画素を有する。それぞれの画素は画素ＴＦＴ１３０６を有する。また、画素ＴＦＴのソース領域とドレイン領域とのいずれか一方には画素電極（図示せず）および保持容量１３０７が接続されている。また、１３０８はアクティブマトリクス基盤と対向基板（図示せず）との間に挟持された液晶である。また１３０９はＶｉｄｅｏ信号線であり、外部からＶｉｄｅｏ信号（Ｖｉｄｅｏ Ｄａｔａ）が入力される。
【０１３２】
図１４を参照する。図１４は本発明のトライステートバッファを用いてゲート信号線駆動回路を構成し、さらに上下走査方向切り換えを有効にする場合の回路構成例であり、シフトレジスタ１４０１、上下走査方向切り換え用アナログスイッチ１４０２、ＮＡＮＤ回路１４０３、レベルシフタ１４０４、ゲート選択パルス切り換えスイッチ１４０５、トライステートバッファ１４０６から構成される。また、ＮＡＮＤ回路−レベルシフタ回路−バッファ間には、インバータ、バッファ等を配置しても良い。
【０１３３】
トライステートバッファ回路の駆動方法は実施例１にて記述したものと同様であるが、本実施例は、新たに追加したゲート選択パルス切り換えスイッチ２４０５を用いて、ゲート信号線駆動回路の走査方向の切り換えを可能とする方法について記述する。
【０１３４】
図１５に、ゲート選択パルス切り換えスイッチの回路図の一例を示す。図１５中、ブロック図の入出力ピンに付した１〜７の各番号は、回路図の各番号に対応する。ｍ段目のトライステートバッファに接続されるスイッチに入力される信号は、走査方向切り換え信号（Ｕ／Ｄ、Ｕ／Ｄｂ）、隣接する前段のゲート選択パルス（Ｇm-1）および隣接する次段のゲート選択パルス（Ｇm+1）であり、通常の走査方向（Ｕ／ＤにＨｉが入力される時）ではＧm-1が選択され、出力ピン７からＧ−ＰＲとして出力される。走査方向を逆転する（Ｕ／ＤにＬｏｗが入力される時）とＧm+1が選択され、出力ピン７からＧ−ＰＲとして出力される。これにより、走査方向を逆転した場合にもトライステートバッファを正常動作させることができる。
【０１３５】
[実施例１１]
本発明の駆動回路を用いたアクティブマトリクス型半導体表示装置には様々な用途がある。本実施例では、本発明の駆動回路を用いたアクティブマトリクス型半導体表示装置（半導体表示装置と呼ぶ）を組み込んだ半導体装置について説明する。
【０１３６】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図２７、図２８および図２９に示す。
【０１３７】
図２７（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。本発明はアクティブマトリクス基板を備えた表示部２６０４に適用することができる。
【０１３８】
図２７（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本発明はアクティブマトリクス基板を備えた表示部２６１２に適用することができる。
【０１３９】
図２７（Ｃ）はモバイルコンピュータあるいは携帯型情報端末であり、本体２６２１、カメラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されている。本発明はアクティブマトリクス基板を備えた表示部２６２５に適用することができる。
【０１４０】
図２７（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、アーム部２６３３で構成される。本発明はアクティブマトリクス基板を備えた表示部２６３２に適用することができる。
【０１４１】
図２７（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、受信装置２６４４、増幅装置２６４５等で構成される。本発明はアクティブマトリクス基板を備えた表示部２６４３に適用することができる。
【０１４２】
図２７（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明はアクティブマトリクス基板を備えた表示部２６５２に適用することができる。
【０１４３】
図２８（Ａ）はパーソナルコンピュータであり、本体２７０１、画像入力部２７０２、表示部２７０３、キーボード２７０４で構成される。本発明はアクティブマトリクス基板を備えた表示部２７０３に適用することができる。
【０１４４】
図２８（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２７１１、表示部２７１２、スピーカー部２７１３、記録媒体２７１４、操作スイッチ２７１５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明はアクティブマトリクス基板を備えた表示部２６１２に適用することができる。
【０１４５】
図２８（Ｃ）はデジタルカメラであり、本体２７２１、表示部２７２２、接眼部２７２３、操作スイッチ２７２４、受像部（図示しない）で構成される。本発明はアクティブマトリクス基板を備えた表示部２７２２に適用することができる。
【０１４６】
図２８（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２７３１、バンド部２７３２で構成される。本発明はアクティブマトリクス基板を備えた表示部２７３１に適用することができる。
【０１４７】
図２９（Ａ）はフロント型プロジェクタであり、投射装置本体２８０１、半導体表示装置２８０２、光源２８０３、光学系２８０４、スクリーン２８０５で構成されている。なお、投射装置２８０１には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体表示装置２８０２に適用することができる。
【０１４８】
図２９（Ｂ）はリア型プロジェクタであり、本体２８１１、投射装置本体２８１２、半導体表示装置２８１３、光源２８１４、光学系２８１５、リフレクター２８１６、スクリーン２８１７で構成されている。なお、投射装置２８１３には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体表示装置２８１３に適用することができる。
【０１４９】
なお、図２９（Ｃ）は、図２９（Ａ）及び図２９（Ｂ）中における投射装置本体２８０１、２８１２の構造の一例を示した図である。投射装置２８０１、２８１２は、光源光学系２８２１、ミラー２８２２、２８２４〜２８２６、ダイクロイックミラー２８２３、プリズム２８２７、半導体表示装置２８２８、位相差板２８２９、投射光学系２８３０で構成される。投射光学系２８３０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図２９（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けても良い。
【０１５０】
また、図２９（Ｄ）は、図２９（Ｃ）中における光源光学系２８２１の構造の一例を示した図である。本実施例では、図２９（Ｃ）中における光源光学系２８２１は、図２９（Ｄ）中におけるリフレクター２８３１、光源２８３２、レンズアレイ２８３３、偏光変換素子２８３４、集光レンズ２８３５で構成される。なお、図２９（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けても良い。
【発明の効果】
本発明のトライステートバッファを用いることにより、ｐｏｌｙ−Ｓｉ ＴＦＴにおいて不可避である逆ゲートバイアス時におけるＯＦＦリーク電流の急激な増加による保持電荷のリークを回避することができ、かつ対向コモン反転駆動を正常に行うことができる。
【０１５１】
また、本発明のトライステートバッファを用いることにより、画素ＴＦＴ部におけるゲート−ソース間電圧におけるＯＮ・ＯＦＦのマージンを確保したままで対向コモン電位に振幅を与えることができる。したがって、画素ＴＦＴに印加されるゲート電圧を従来の電圧付近に保ちつつ（ゲート耐圧確保）、ソース信号線駆動回路の消費電力を縮小することができ、さらに電圧を下げることでＴＦＴの信頼性も向上させることができる。
【図面の簡単な説明】
【図１】 本発明のトライステートバッファの回路構成と信号入力を示す図。
【図２】 トライステートバッファの回路構成例を表す図。
【図３】 画素ＴＦＴにおけるゲート−ソース間電圧を示す図。
【図４】 画素ＴＦＴにおけるゲート−ソース間電圧を示す図。
【図５】 ｎチャネル型ＴＦＴにおけるゲート電圧とドレイン電流の関係を示す図。
【図６】 実施例１によるアクティブマトリクス型半導体表示装置の概略構成図。
【図７】 実施例１によるアクティブマトリクス型半導体表示装置のソース信号線駆動回路の回路図。
【図８】 実施例１によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路の回路図。
【図９】 対向コモン反転駆動する際のトライステートバッファへの入力信号のタイミングおよびゲート信号線の電位を示す図。
【図１０】 実施例１で示したトライステートバッファを用いた回路におけるシミュレーション結果を示す図。
【図１１】 実施例２によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路の回路図。
【図１２】 実施例３によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路の回路図。
【図１３】 実施例１０によるアクティブマトリクス型半導体表示装置の概略構成図。
【図１４】 実施例１０によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路の回路図。
【図１５】 実施例１０によるアクティブマトリクス型半導体表示装置のゲート信号線駆動回路にて用いられるゲート選択パルス切り換えスイッチの回路構成例を示す図。
【図１６】 実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図１７】 実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図１８】 実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図１９】 実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図２０】 実施例４によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図２１】 実施例５によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図２２】 実施例６によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図２３】 実施例６によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図２４】 実施例７によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図２５】 実施例８によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図２６】 実施例９によるアクティブマトリクス型半導体表示装置の作成工程例を示す図。
【図２７】 本発明のアクティブマトリクス型液晶表示装置を組み込んだ電子機器の例を示す図。
【図２８】 本発明のアクティブマトリクス型液晶表示装置を組み込んだ電子機器の例を示す図。
【図２９】 本発明のアクティブマトリクス型液晶表示装置をフロント型プロジェクタおよびリア型プロジェクタに組み込んだ例を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor display device and a method for driving the semiconductor display device. The present invention particularly relates to an active matrix semiconductor display device having a thin film transistor (TFT) formed on an insulating substrate and a method for driving the active matrix semiconductor display device. In particular, the present invention relates to an active matrix liquid crystal display device and an active matrix liquid crystal display device driving method among active matrix semiconductor display devices.
[0002]
[Prior art]
Recently, a technique for forming a TFT by forming a semiconductor thin film on an inexpensive glass substrate has been rapidly developed. This is because the demand for active matrix liquid crystal display devices (liquid crystal panels) has increased.
[0003]
In an active matrix liquid crystal display device, pixel TFTs are arranged in several tens to several millions of pixel areas arranged in a matrix (this circuit is called an active matrix circuit), and the pixel electrodes in each pixel area enter and exit. The charge to be controlled is controlled by the switching function of the pixel TFT.
[0004]
Conventionally, TFTs using amorphous silicon formed on a glass substrate have been used for active matrix circuits.
[0005]
Recently, an active matrix type liquid crystal display device having a TFT using a polycrystalline silicon film formed on a quartz substrate has been realized by using a quartz substrate. In this case, the peripheral drive circuit for driving the pixel TFT can also be formed on the same substrate as the active matrix circuit.
[0006]
A technique for forming a TFT by forming a polycrystalline silicon film on a glass substrate by utilizing a technique such as laser annealing is also known. By utilizing this technique, the active matrix circuit and the peripheral drive circuit can be integrated on the same glass substrate.
[0007]
[Problems to be solved by the invention]
In recent years, active matrix liquid crystal display devices have been widely used as display devices for personal computers. Moreover, not only for notebook personal computers, but also for desktop personal computers, large-screen active matrix liquid crystal display devices have come to be used.
[0008]
In addition, a projector device using a small, high-definition, high-resolution, high-quality active matrix liquid crystal display device has attracted attention. Among them, a high-definition projector device that can display a higher-resolution image has attracted attention.
[0009]
Incidentally, in a liquid crystal display device, it is necessary to perform inversion driving in order to prevent deterioration of the liquid crystal element. Specifically, as shown in FIG. 3A, the potential of the counter electrode (hereinafter referred to as counter common potential: V COM The video signal is driven with its polarity inverted every frame period. At this time, the source signal line driving circuit is usually driven with a voltage having a slightly larger amplitude than the amplitude of the video signal in order to reliably write the video signal to the source signal line. This is because the analog switch is composed of a pair of an N-channel TFT and a P-channel TFT, and requires a current capability that can be reliably written to the source signal line at the time of writing. This is because it is necessary to surely turn off the switch in order to prevent the electric charge written in to leak from the analog switch. Normally, the ON / OFF margin of this analog switch is expected to be about 3 [V] in consideration of the threshold value + α of each TFT. Specifically, when the amplitude of the video signal written to the source signal line is ± 5 [V], the drive voltage amplitude of the source signal line driving circuit (analog switch) is ± 8 [V]. The gate signal line drive circuit is also driven with an amplitude of ± 8 [V] in order to secure the gate-source voltage of the pixel TFT in consideration of the threshold value.
[0010]
Here, paying attention to the power consumption when driving the liquid crystal display device, the power consumption in the buffer portion of the source signal line driving circuit occupies a high proportion of the power consumption of the entire display device. Therefore, if the power consumption can be reduced by lowering the driving voltage of the source signal line driver circuit, the power consumption of the entire display device can be greatly reduced.
[0011]
For example, according to the inversion driving method described above, V COM Is 0 [V] and the amplitude of the video signal is -5 to 5 [V] (10 [V]), the drive voltage considering the analog switch ON / OFF margin of 3 [V] Is ± 8 [V] (16 [V]).
[0012]
For a video signal that is inverted between positive and negative every frame period, V COM Consider a method of reversing positive and negative. As shown in FIG. 3B, in a certain frame, the video signal is 2.5 [V], and V COM Is -2.5 [V], and in the next frame, the video signal is -2.5 [V], and V COM Is 2.5 [V], the voltage applied to the liquid crystal element in each frame, that is, the video signal and V COM As in the normal case, 5 [V] is secured, but the amplitude of the video signal is −2.5 to 2.5 [V] (5 [V]). Therefore, when considering the ON / OFF margin of the analog switch as 3 [V] as before, the drive voltage becomes ± 5.5 [V] (11 [V]), and the power consumption can be reduced by about 47 [%]. .
[0013]
In general, in a source signal line driving circuit, since the capacitive load of the source signal line is large and the driving frequency is high, the TFT requires a larger current capability. Accordingly, TFTs constituting the source signal line driver circuit generally have a small gate width (L) and a large channel length (W). For this reason, it is a part that is particularly worried about deterioration among the TFTs of each part. A decrease in the buffer voltage of the source signal line driver circuit by 5 [V] leads to an improvement in the reliability of the TFT of the source signal line driver circuit.
[0014]
On the other hand, the burden on the gate signal line driving circuit and the pixel TFT is increased by the counter common inversion driving. In the pixel portion, the counter electrode and the source region of the pixel TFT (hereinafter, the region connected to the source signal line in the pixel TFT is defined as the drain region, and the region connected to the liquid crystal element is defined as the source region. (When the potential of the video signal is inverted, this positional relationship will be described in a unified manner.) Is capacitively coupled across the liquid crystal element, and this capacitance is compared with other capacitances in the driver circuit portion. Assuming that it is sufficiently dominant, V COM Changes, the potential of the source region of the pixel TFT changes by the same amount in an attempt to preserve the potential difference between both electrodes of the capacitor. Specifically, V COM If the voltage applied to the liquid crystal element is −5 to 5 [V] when −2.5 [V], the potential of the source region of the pixel TFT is −7.5 to 2.5 [V]. Can take. V COM = 2.5 [V] When the voltage applied to the liquid crystal element is −5 to 5 [V], the potential of the source region of the pixel TFT is −2.5 to 7.5 [V]. It can take. (Fig. 3 (C) (D))
[0015]
In this state, when the drive voltage amplitude of the gate signal line drive circuit is ± 8 [V], the ON / OFF margin of the pixel TFT is 0.5 [V]. It becomes impossible to operate. As with the source signal line driver circuit, in order to ensure a margin of 3 [V], the drive voltage amplitude of the gate signal line driver circuit is set to ± 10.5 [V] as shown in FIG. There is a need.
[0016]
This increases the gate-source voltage of the pixel TFT. Reference is made to FIG. V COM = When the amplitude is ± 2.5 [V], the potential that the source region of the pixel TFT can take is −7.5 to 7.5 [V], and the potential that the gate electrode can take at this time is Since it is ± 10.5 [V], the gate-source voltage of the pixel TFT can be −18 to +18 [V].
[0017]
FIG. 5 shows an example of voltage-current characteristics of an N-channel TFT. The horizontal axis is the gate-source voltage (V GS ), The vertical axis represents the drain current (I D ). When a large reverse bias voltage (a voltage at which the potential of the gate electrode is lower than the potential of the source region) is applied to the gate electrode, the drain current may increase rapidly. That is, in the pixel TFT, when the gate-source voltage is -18 [V] or the like, the leakage of the retained charge occurs through the pixel TFT that is originally turned off. Furthermore, when such a large voltage is applied between the gate and the source, the gate breakdown voltage also becomes a problem. Because of these problems, the opposite common inversion driving method is practically rarely used, and the ON / OFF margin of the pixel TFT is reduced to reduce the V COM It is only used to the extent that it slightly swings.
[0018]
The present invention has been made in view of the above-described problems. By using a new driving circuit and a new driving method, the amplitude expansion of the buffer voltage of the gate signal line driving circuit is suppressed, and the counter common inversion driving is performed. It aims to be realized. In addition, lowering the driving voltage of the source signal line driving circuit while maintaining the gate bias applied to the pixel TFT at the conventional voltage (ensuring the gate breakdown voltage) realizes low power consumption in the entire liquid crystal display device. With the goal.
[0019]
[Means for Solving the Problems]
In the present invention, in order to reduce the reverse bias voltage applied between the gate and source of the pixel TFT, in the present invention, V COM A different potential is applied to the Lo potential of the gate signal line driver circuit in the frame period of Hi (2.5 [V]) and the frame period of Lo (−2.5 [V]).
[0020]
Now, the drive voltage of the gate signal line drive circuit is the high voltage side potential V HI = 10.5 [V], low voltage side potential V LO = -10.5 [V]. In addition, V LO2 As a result, a potential of −5.5 [V] is prepared. This potential has a magnitude relationship of V LO <V LO2 <V Hi And the pixel TFT is V LO2 Any value can be used as long as it is surely turned off at the gate potential.
[0021]
In the present invention, V COM When −2.5 [V], the drive voltage amplitude of the gate signal line driver circuit is V as shown in FIG. Hi And V LO When ± 10.5 [V] and VCOM = 2.5 [V] are used, the drive voltage amplitude of the gate signal line driver circuit is V as shown in FIG. Hi And V LO2 To −5.5 to 10.5 [V]. As a result, V COM The maximum reverse bias voltage applied between the gate and the source of the pixel TFT is −13 [V] in the frame in which the potential is any potential, and OFF current leakage can be greatly suppressed.
[0022]
The configuration of the present invention will be described below.
[0023]
Book Semiconductor display device of the invention One Is
A source signal line drive circuit unit composed of a plurality of thin film transistors;
A gate signal line drive circuit unit composed of a plurality of thin film transistors;
A pixel portion in which a plurality of pixel thin film transistors are arranged in a matrix;
In a semiconductor display device having
The gate signal line driving circuit has at least one tri-state buffer for each gate signal line,
The tri-state buffer is
A first circuit having a pair of an n-channel thin film transistor and a p-channel thin film transistor;
A second circuit having a pair of an n-channel thin film transistor and a p-channel thin film transistor;
A source region of the n-channel thin film transistor of the first circuit and a source region of the p-channel thin film transistor of the second circuit are electrically connected at a first connection point;
A first power source is electrically connected to a source region of the p-channel thin film transistor of the first circuit;
A second power source having a lower potential than the first power source is electrically connected to the first connection point;
A third power source having a lower potential than the second power source is electrically connected to a source region of the n-channel thin film transistor of the second circuit;
An output signal line of the first circuit;
An output signal line of the second circuit;
Both are electrically connected to the gate signal line at the second connection point.
[0024]
Book Semiconductor display device of the invention One Is
A source signal line drive circuit unit composed of a plurality of thin film transistors;
A gate signal line drive circuit unit composed of a plurality of thin film transistors;
A pixel portion in which a plurality of pixel thin film transistors are arranged in a matrix;
In a semiconductor display device having
The gate signal line driving circuit has at least one tri-state buffer for each gate signal line,
The tri-state buffer is
A first circuit having a pair of an n-channel thin film transistor and a p-channel thin film transistor;
A second circuit having a pair of an n-channel thin film transistor and a p-channel thin film transistor;
Have
A source region of the n-channel thin film transistor of the first circuit and a source region of the p-channel thin film transistor of the second circuit are electrically connected at a first connection point;
A first power source is electrically connected to a source region of the p-channel thin film transistor of the first circuit;
A second power source having a lower potential than the first power source is electrically connected to the first connection point;
A third power source having a lower potential than the second power source is electrically connected to a source region of the n-channel thin film transistor of the second circuit;
An output signal line of the first circuit;
An output signal line of the second circuit;
Are electrically connected to the gate signal line at the second connection point,
A gate signal line selection pulse is input to the gate of the p-channel thin film transistor of the first circuit,
A first signal is input to a gate of the n-channel thin film transistor of the first circuit,
The second signal is input to the gate of the p-channel thin film transistor of the second circuit,
A third signal is input to the gate of the n-channel thin film transistor of the second circuit,
The third signal is:
At the time of counter common inversion driving, the frame period when the potential of the counter electrode is at a high potential is the first frame period, and the frame period when the potential of the counter electrode is at a low potential is the second frame period ,
It is input within a blanking period during switching from the first frame period to the second frame period,
The second signal is:
Input just before the gate signal line selection pulse is input,
The first signal is:
After the gate signal line selection pulse is output in the second frame period, the second signal is output in the first frame period. Enter Until the third signal is input in the retrace period after the gate signal line selection pulse is output in the first frame period. It is said.
[0025]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, the first signal is obtained by directly inputting a signal from the outside.
[0026]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, the first signal is a signal obtained by inputting the gate signal line selection pulse and the third signal to a logic circuit and obtaining the output of the logic circuit.
[0027]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, the first signal is a signal obtained by inputting one or a plurality of signals supplied from the outside to the gate signal line driving circuit to the logic circuit and outputting the logic circuit. It is characterized by being.
[0028]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, as the first signal, the previous gate signal line selection pulse and the third signal are input to a reset / set flip-flop circuit, and subsequently, the output of the reset / set flip-flop circuit And the gate signal line selection pulse are input to a NOR circuit and obtained by the output of the NOR circuit.
[0029]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, the second signal is obtained by directly inputting a signal from the outside.
[0030]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, the second signal is a gate signal line selection pulse output before the gate signal line selection pulse.
[0031]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, the third signal is obtained by inputting a signal directly from the outside.
[0032]
Book Semiconductor display device of the invention One Is
A source signal line drive circuit unit composed of a plurality of thin film transistors;
A gate signal line drive circuit unit composed of a plurality of thin film transistors;
A pixel portion in which a plurality of pixel thin film transistors are arranged in a matrix;
In a semiconductor display device having
The gate signal line driving circuit has at least one tri-state buffer for each gate signal line,
The tri-state buffer is
A first circuit having a pair of an n-channel thin film transistor and a p-channel thin film transistor;
A second circuit having a pair of an n-channel thin film transistor and a p-channel thin film transistor;
A reset-set type flip-flop circuit;
A NOR circuit;
Have
A source region of the n-channel thin film transistor of the first circuit and a source region of the p-channel thin film transistor of the second circuit are electrically connected at a first connection point;
A first power source is electrically connected to a source region of the p-channel thin film transistor of the first circuit;
A second power source having a lower potential than the first power source is electrically connected to the first connection point;
A third power source having a lower potential than the second power source is electrically connected to a source region of the n-channel thin film transistor of the second circuit;
An output signal line of the first circuit;
An output signal line of the second circuit;
Are both connected to the gate signal line at the second connection point.
Electrically connected,
A gate signal line selection pulse is input to the gate of the p-channel thin film transistor of the first circuit,
A first signal is input to a gate of the n-channel thin film transistor of the first circuit,
The second signal is input to the gate of the p-channel thin film transistor of the second circuit,
A third signal is input to the gate of the n-channel thin film transistor of the second circuit,
The third signal is:
At the time of opposing common inversion driving, when a frame period when the opposing common electrode is at a high potential is a first frame period, and a frame period when the opposing common electrode is at a low potential is a second frame period,
It is input within a blanking period during switching from the first frame period to the second frame period,
The second signal is:
Input just before the gate signal line selection pulse is input,
The first signal is:
A gate signal line selection pulse is applied to the reset signal input line of the reset-set flip-flop circuit.
A set output signal obtained by inputting and inputting a third signal to the set signal input line;
The gate signal line selection pulse;
Is input to the NOR circuit, and the output signal of the NOR circuit is input.
[0033]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, the second signal is obtained by directly inputting a signal from the outside.
[0034]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, the second signal is a gate signal line selection pulse output before the gate signal line selection pulse.
[0035]
Book Semiconductor display device of the invention One Is
the above In the semiconductor display device, the third signal is obtained by inputting a signal directly from the outside.
[0036]
Book Driving method of semiconductor display device of invention One Is
A source signal line drive circuit unit composed of a plurality of thin film transistors;
A gate signal line drive circuit unit composed of a plurality of thin film transistors;
A pixel portion in which a plurality of pixel thin film transistors are arranged in a matrix;
In a semiconductor display device having
The driving of the pixel TFT constituting the active matrix circuit is characterized by using three kinds of potentials of a first power supply potential, a second power supply potential, and a third power supply potential.
[0037]
Please refer to FIG. FIG. 1 shows a circuit diagram of a tristate buffer used in the present invention. A
[0038]
The power supply potential connected to the tristate buffer is the first power supply potential VDD. 1 Second power supply potential VDD having a lower potential than the first power supply potential 2 The third power supply potential VDD having a potential lower than the second power supply potential Three And VDD 1 Is the source region of the p-channel TFT of the first circuit, VDD 2 Is the connection point of the first circuit and the second circuit, and VDD Three Are electrically connected to the source region of the n-channel TFT of the second circuit, respectively.
[0039]
The signals input to the tri-state buffer are the first signal (Sig. 1), the second signal (Sig. 2), the third signal (Sig. 3), and the gate signal line selection pulse (Gate Pulse). It is.
[0040]
The gate signal line selection pulse is applied to the gate electrode on the p-channel TFT side of the first circuit, the first signal is applied to the gate electrode on the n-channel TFT side of the first circuit, and the second signal is input to the second signal. The third signal is input to the gate electrode on the p-channel TFT side of the circuit and the gate electrode on the n-channel TFT side of the second circuit.
[0041]
In the circuit configuration of the present invention using a tristate buffer, the counter potential (V COM ) Appears on the − side, the third signal is input in the immediately preceding blanking period, and the gate signal line potential is set to the lower potential side VDD only during the period in which the drain side of the pixel TFT holds the charge. Three Shift to. After the input of the third signal, the gate signal line potential is VDD due to the storage capacitor. Three Fixed to. As a result, the pixel TFT is reliably turned off, and the charge can be held more reliably. Further, when a gate signal line selection pulse is output from the gate signal line driving circuit and the potential of the gate signal line is raised to the + side, VDD is an intermediate potential once by the second signal. 2 After being lifted up to VDD, the gate signal line selection pulse causes VDD 1 Lifted to. After that, during the period when the gate signal line selection pulse is not output, the gate signal line has an intermediate potential VDD. 2 Is supplied. By adopting such a method, the voltage between the source and the drain in the buffer section at the time of opposite common inversion driving in the circuit using the tristate buffer of the present invention is reduced.
[0042]
The output buffer directly connected to the gate signal line has a heavy load, and is required to have the highest current capability among the TFTs of the gate signal line driving circuit. Therefore, application of a high source-drain voltage to the buffer causes anxiety in terms of reliability. When the buffer circuit of the present invention is used and driven by the method as described above, the TFT constituting the output buffer in which the load is most worried in the gate signal line driving circuit, the normal common inversion voltage (VDD) 1 , VDD Three Voltage (VDD) 1 , VDD 2 Or VDD 2 , VDD Three Drive) is possible.
[0043]
The tri-state buffer used in the gate signal line driving circuit in the present invention applies two types of Lo potentials to the gate signal line when the opposing common potential is on the + side and on the − side. At this time, an n-channel TFT is used as the pixel TFT, and is normally Lo potential (when not selected), and becomes Hi when selected. Therefore, the pixel TFT is turned off when the two different types of Lo potentials are input.
[0044]
FIG. 4B shows the V when reverse bias is applied to the pixel TFT portion when the counter common potential is on the negative side, and FIG. GS It represents. In FIG. 4B, when the counter common potential is −2.5 [V], the gate signal line potential is −10.5 [V]. GS The value that can be taken is 18 [V] to −13 [V]. When the counter common potential is +2.5 [V], the gate signal line potential is −5.5 [V]. GS The value that can be taken is 13 to -13 [V]. At this time, in FIG. GS If we focus on the negative region, V GS = -13 [V] and V GS In the case of = −18 [V], I D It can be seen that there is a large difference in the value of (here, the OFF leakage current) as indicated by 501. That is, the OFF leakage current at the time of gate reverse bias can be reduced by this amount. Therefore, the ON / OFF margin of the pixel TFT can be sufficiently secured during the counter common inversion drive, and the reverse bias applied to the gate can be kept lower than that during the normal counter common inversion drive. It is also possible to avoid leakage of the retained charge due to.
[0045]
【Example】
Here, a specific example of a semiconductor display device and a driving method of the semiconductor display device of the present invention will be described with the following embodiments. However, the present invention is not limited to the following examples.
[0046]
[Example 1]
In this embodiment, an active matrix liquid crystal display device will be described as an example of a semiconductor display device that can be manufactured by applying the present invention.
[0047]
Please refer to FIG. FIG. 6 shows a schematic diagram of the active matrix liquid crystal display device of this embodiment.
[0048]
Please refer to FIG. FIG. 7 is a configuration diagram of the source signal line driving circuit of the active matrix type liquid crystal display device of this embodiment.
[0049]
A clock signal (S-CLK), an inverted signal of the clock signal (S-CLKB), a start pulse (S-SP), and a left / right scanning switching signal (L / R) are input to the source signal line driver circuit.
[0050]
The
[0051]
Please refer to FIG. FIG. 2 shows an example of the configuration of the tri-state buffer of the present invention. The R-S-FF (reset / set type flip-flop)
[0052]
A signal input to the tristate buffer arranged at the m-th stage in the scanning direction of the gate signal line driving circuit will be described. In this embodiment, an m-th stage gate signal line selection pulse (hereinafter referred to as G-SE), an (m−1) -th stage gate signal line selection pulse (hereinafter referred to as G-PR), and a buffer control signal (from the outside) Hereinafter, G-CS) is input.
[0053]
Please refer to FIG. FIG. 8 shows an example in which a gate signal line driving circuit is configured using the tristate buffer of the present invention, which includes a
[0054]
A clock signal (G-CLK), an inverted signal of the clock signal (G-CLKB), and a start pulse (G-SP) are input to the gate signal line driver circuit.
[0055]
Instead of the buffer part of the normal gate signal line driving circuit, one tri-state buffer of the present invention is arranged for each gate signal line. The gate signal line selection pulse (G-SE) of the m-th stage (for the m-th gate line) is input to the
[0056]
The G-PR input to the tri-state buffer in the first stage of the gate signal line driver circuit may be generated by inputting an appropriate pulse to the
[0057]
The
[0058]
The operation of the tristate buffer of the present invention will be described. Please refer to FIG. FIG. 9 is a timing chart in the case where the counter common inversion driving is performed by the gate signal line driving circuit configured using the tristate buffer of the present invention. Note that G-CS, G-PR, and G-SE in the drawing are illustrated by taking the timing of the first-stage gate signal line as an example. When the counter common potential is on the + side (901), Lo is input to G-CS (902), and the potential of the gate line is V DD2 (903). Further, when a gate selection pulse G-SE is input (904), V DD1 Are output (905). Just before the opposite common potential shifts to the-side, Hi is input to G-CS within the blanking period (906), and the gate line potential is set to V. DD3 (907). Even after G-CS becomes Low, the gate signal line potential is V during a period until a signal to be transferred to the next potential is input by the storage capacitor of the gate signal line. DD3 Fixed to. Subsequently, the gate line potential is once changed to V by the inversion pulse G-PR (908) of the (m-1) -th stage gate selection pulse. DD2 (909), and then the gate selection pulse G-SE of the m-th stage is inputted (910), so that V DD1 A pulse having the following potential is output (911).
[0059]
FIG. 10 shows a simulation of the operation when one horizontal period is about 34 [μs] in a VGA display device using the tristate buffer shown in FIG. 2 in this embodiment and a frame frequency of 60 [Hz]. Results are shown. However, here, in order to compare two consecutive frames, the gate signal line selection pulse is output at the same stage in the next frame period after the gate signal line selection pulse is output at a certain stage in a certain frame period. The simulation is performed with a little omission time. The three potential condition is V DD1 = 10.5 [V], V DD2 = -5.5 [V], V DD3 = -10.5 [V].
[0060]
First, V COM In the frame period when is Hi, the Lo potential of the gate signal line is V DD2 = −5.5 [V]. Even if G-PR is input before long, it does not change at this time. Subsequently, when G-SE is input, Hi potential = V is applied to the gate signal line. DD1 = 10.5 [V] pulse is output. V COM From frame period A in which Hi is V COM = When the frame period B shifts to Lo, G-CS is input in the immediately preceding blanking period, and the potential of the gate signal line is V DD3 = -10.5 [V]. Subsequently, when G-PR is input, the potential of the gate signal line is once set to V. DD2 = -5.5 [V], and further, the gate signal line is set to V V by the input of G-SE immediately thereafter. DD1 = 10.5 [V] pulse is output.
[0061]
[Example 2]
The G-PR input to the first stage tri-state buffer of the gate signal line driving circuit is, as shown in FIG. 11, a shift register circuit, a NAND circuit, an inverter immediately before the first stage of the gate signal line driving circuit. A circuit or the like may be arranged so that an appropriate pulse generated using a start pulse, a clock signal, or the like is input to one
[0062]
[Example 3]
The G-PR input to the first stage tri-state buffer of the gate signal line drive circuit is arranged by arranging a
[0063]
[Example 4]
In this embodiment, as an example of a method for manufacturing the active matrix liquid crystal display device described in
[0064]
Refer to FIG. For the
[0065]
Next, an amorphous silicon film having a thickness of 50 [nm] is formed on the
[0066]
Here, both the base film and the amorphous silicon film are formed by the plasma CVD method, and at this time, the base film and the amorphous silicon film may be continuously formed in a vacuum. If this continuous formation is performed, it is possible to prevent the surface of the base film from being exposed to the air atmosphere after the base film is formed. Variations can be reduced.
[0067]
A known laser crystallization technique or thermal crystallization technique may be used for the step of crystallizing the amorphous silicon film. In this embodiment, a pulsed oscillation type KrF excimer laser beam is condensed into a linear shape and irradiated to an amorphous silicon film to form a crystalline silicon film.
[0068]
In this embodiment, a method of crystallizing an amorphous silicon film by laser or heat is used for forming a semiconductor layer. However, a microcrystalline silicon film may be used, or a crystalline silicon film may be directly formed. A film may be formed.
[0069]
The crystalline silicon film thus formed is patterned to form island-
[0070]
Next, a
[0071]
Then, a first
[0072]
An impurity element imparting n-type or p-type conductivity may be added to the semiconductor film used as the first conductive film. The semiconductor film may be formed by a known method. For example, the substrate temperature is set to 450 to 500 [° C.] by low pressure CVD, and disilane (Si 2 H 6 ) 250 [sccm] and helium (He) 300 [sccm]. At the same time, Si 2 H 6 Against PH Three Alternatively, 0.1 to 2% may be mixed to form an n-type semiconductor film.
[0073]
The second conductive film serving as the second gate electrode may be formed using an element selected from Ti, Ta, W, and Mo, or a compound containing these elements as a main component. This is considered in order to lower the electrical resistance of the gate electrode, and for example, a Mo—W compound may be used. Here, Ta is used, and a thickness of 200 to 1000 [nm], typically 400 [nm], is formed by sputtering. (FIG. 16 (A))
[0074]
Next, a resist mask is formed using a known patterning technique, and the second
[0075]
When the residue is confirmed after etching, it may be removed by cleaning with a solution such as SPX cleaning solution or EKC.
[0076]
Further, the second
[0077]
In addition, a storage capacitor is provided on the drain side of the n-channel TFT constituting the pixel matrix circuit. At this time, the storage
[0078]
Then, a step of adding a first impurity element imparting n-type is performed. This step is a step for forming the second impurity region. In this embodiment, phosphine (PH Three ) Using an ion doping method. In this step, in order to add phosphorus (P) to the underlying semiconductor layer through the
[0079]
At this time, phosphorus is also added to a region of the first
[0080]
Next, a region for forming the n-channel TFT is covered with resist
[0081]
Then, a step of adding a third impurity element imparting p-type to a region where the p-channel TFT is formed is performed. Here, diborane (B 2 H 6 ) Using an ion doping method. Again, the acceleration voltage is set to 80 [keV] and 2 × 10 20 [Atoms / cm Three ] Is added to the concentration of]. Then,
[0082]
Refer to FIG. After addition of the third impurity element, the resist
[0083]
Of the resist mask formed in FIG. 17A, 5030 used for a portion where an n-type TFT is to be formed is 9 [μm] in the channel length direction, and 5033 and 5034 are 7 [μm]. .
[0084]
Then, a step of adding a second impurity element imparting n-type is performed. In this embodiment, phosphine (PH Three ) Using an ion doping method. Also in this step, the acceleration voltage is set to be as high as 80 [keV] in order to add phosphorus to the semiconductor layer thereunder through the
[0085]
Further, the resist
[0086]
Then, as shown in FIG. 17C,
[0087]
In addition, an
[0088]
Through the above steps, a
[0089]
In the p-channel TFT, similarly, a gate electrode having a clad structure is formed, and a
[0090]
The n-channel TFT of the pixel matrix circuit is a multi-gate, and
[0091]
Please refer to FIG. Subsequently, a step of forming a
[0092]
Then, a heat treatment step is performed. The heat treatment step needs to be performed in order to activate the impurity element imparting n-type or p-type added at each concentration. This step may be performed by a thermal annealing method using an electric heating furnace, a laser annealing method using the above-described excimer laser, or a rapid thermal annealing method (RTA method) using a halogen lamp. In this embodiment, activation is performed using a thermal annealing method. The heat treatment is performed in a nitrogen atmosphere at 300 to 700 [° C.], preferably 350 to 550 [° C.], and in this embodiment, 450 [° C.] for 2 hours.
[0093]
The
[0094]
Then, a
[0095]
Thus, as shown in FIG. 18, an active matrix substrate in which a CMOS circuit and a pixel matrix circuit are formed on a
[0096]
As shown in FIG. 19, a
[0097]
Next, as shown in FIG. 20, an
[0098]
Through the above steps, the pixel matrix circuit, the active matrix substrate on which the CMOS circuit is formed, and the counter substrate are bonded to each other through a sealing material, a spacer (both not shown), and the like by a known cell assembly process. Thereafter, a
[0099]
[Example 5]
In this example, an example in which a part of the first gate electrode is removed by another method after obtaining the state shown in FIG.
[0100]
Refer to FIG. First, etching is performed using the resist
[0101]
In this etching step, when the first gate electrode is a silicon film, SF is performed by dry etching. 6 40 [sccm], O 2 10 [sccm] is introduced, and high frequency power of 100 [mTorr] and 200 [W] is applied.
[0102]
Under these dry etching conditions, the
[0103]
Here, the resist
[0104]
Up to this step, the TFT portion is the same as that in FIG. The subsequent steps may be performed in the same manner as in the fourth embodiment, and the active matrix as shown in FIG. 19 is formed through the steps of forming electrodes, silicon nitride films, first to third interlayer films, passivation films, light shielding films, and the like. The substrate is completed.
[0105]
[Example 6]
In this example, an example in which a crystalline semiconductor film used as a semiconductor layer in Example 4 is formed by a thermal crystallization method using a catalytic element will be described. In the case of using a catalyst element, it is desirable to use the techniques disclosed in Japanese Patent Application Laid-Open Nos. 7-130652 and 8-78329.
[0106]
Here, FIG. 22 shows an example in which the technique disclosed in Japanese Patent Laid-Open No. 7-130652 is applied to the present invention. First, a
[0107]
Next, after a dehydrogenation step of 500 [° C.] for 1 hour, a heat treatment is performed at 500 to 650 [° C.] for 4 to 12 hours, for example, 550 [° C.] for 8 hours, thereby forming a
[0108]
Further, the technique disclosed in Japanese Patent Laid-Open No. 8-78329 enables selective crystallization of an amorphous semiconductor film by selectively adding a catalytic element. A case where this technique is applied to the present invention will be described with reference to FIG.
[0109]
First, a
[0110]
Next, the
[0111]
Next, heat treatment is performed at 500 to 650 [° C.] for 4 to 24 hours, for example, 570 [° C.] for 14 hours to form a
[0112]
In the above two technologies, the catalyst is not only nickel (Ni) but also germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum. Elements such as (Pt), copper (Cu), and gold (Au) may be used.
[0113]
A crystalline TFT semiconductor layer can be formed by forming a crystalline semiconductor film (including a crystalline silicon film and a crystalline silicon germanium film) using the above-described technique and performing patterning. A TFT formed from a crystalline semiconductor film by using the technique of this embodiment can obtain excellent characteristics, and therefore, high reliability is required. However, by adopting the TFT structure of the present invention, it is possible to create a TFT that makes the best use of the technique of this embodiment.
[0114]
[Example 7]
In this example, as a method of forming the semiconductor layer used in Example 4, after forming a crystalline semiconductor film using a catalytic element using an amorphous semiconductor film as an initial film, the catalytic element is used as a crystalline semiconductor. An example of performing the process of removing from the film will be described. In this embodiment, the technique described in Japanese Patent Laid-Open No. 10-135468 or Japanese Patent Laid-Open No. 10-135469 is used as the method.
[0115]
The technique described in the publication is a technique for removing a catalytic element used for crystallization of an amorphous semiconductor film by using a gettering action of phosphorus after crystallization. By using this technique, the concentration of the catalytic element in the crystalline semiconductor film can be reduced to 1 × 10. 17 [Atoms / cm Three ], Preferably 1 × 10 16 [Atoms / cm Three ] To a degree.
[0116]
The configuration of this example will be described with reference to FIG. In this embodiment, an alkali-
[0117]
In this state, when heat treatment is performed in a nitrogen atmosphere at 550 to 800 [° C.] for 5 to 24 hours, for example, 600 [° C.] for 12 hours, a
[0118]
Then, the
[0119]
[Example 8]
In this example, another embodiment in which a semiconductor layer and a gate insulating film are formed in the step of forming the TFT shown in Example 4 will be described. The configuration of this embodiment will be described with reference to FIG.
[0120]
In this embodiment, a substrate having heat resistance of at least about 700 to 1100 [° C.] is necessary, and a
[0121]
Then, heat treatment is performed in an atmosphere containing halogen (typically chlorine) and oxygen. In this embodiment, the processing conditions are 950 [° C.] and 30 minutes. The treatment temperature may be selected in the range of 700 to 1100 [° C.], and the treatment time may be selected from 10 minutes to 8 hours.
[0122]
As a result, a
[0123]
The
[0124]
[Example 9]
In this example, a crystalline semiconductor film is formed by the method shown in Example 6 and an active matrix substrate is formed by the process shown in Example 4, and the catalytic element used in the crystallization process is obtained by gettering. An example of removal is shown. First, in Example 4, the
[0125]
Here, Example 4 is followed as it is up to the step shown in FIG. Then, the resist
[0126]
Then, as shown in FIG. 26A, new resist
[0127]
Here, boron, which is an impurity element imparting p-type conductivity, is already added to the
[0128]
In this state, heat treatment is performed in a nitrogen atmosphere at 400 to 800 [° C.] for 1 to 24 hours, for example, 600 [° C.] for 12 hours. By this step, the added impurity element imparting n-type and p-type can be activated. Further, the region to which phosphorus is added becomes a gettering site, and the catalytic element remaining after the crystallization step can be segregated. As a result, the catalytic element can be removed from the channel formation region. (Fig. 26 (B))
[0129]
When the process of FIG. 26B is completed, the subsequent processes follow the process of
[0130]
[Example 10]
In the present embodiment, a configuration example for switching in the vertical scanning direction in a drive circuit configured using the tristate buffer of the present invention will be described.
[0131]
Please refer to FIG. FIG. 13 shows a schematic diagram of the active matrix liquid crystal display device of this embodiment. A source signal
[0132]
Refer to FIG. FIG. 14 shows an example of a circuit configuration in the case where the gate signal line driving circuit is configured using the tristate buffer of the present invention and the vertical scanning direction switching is made effective. The
[0133]
The driving method of the tri-state buffer circuit is the same as that described in the first embodiment, but this embodiment uses the newly added gate selection pulse changeover switch 2405 in the scanning direction of the gate signal line driving circuit. Describes how to enable switching.
[0134]
FIG. 15 shows an example of a circuit diagram of the gate selection pulse selector switch. In FIG. 15, the
[0135]
[Example 11]
The active matrix semiconductor display device using the drive circuit of the present invention has various uses. In this embodiment, a semiconductor device incorporating an active matrix semiconductor display device (referred to as a semiconductor display device) using the driving circuit of the present invention will be described.
[0136]
Examples of such semiconductor devices include portable information terminals (electronic notebooks, mobile computers, mobile phones, etc.), video cameras, digital cameras, personal computers, televisions, projector devices, and the like. Examples of these are shown in FIGS. 27, 28, and 29. FIG.
[0137]
FIG. 27A illustrates a mobile phone, which includes a
[0138]
FIG. 27B illustrates a video camera which includes a main body 2611, a
[0139]
FIG. 27C illustrates a mobile computer or a portable information terminal, which includes a main body 2621, a camera portion 2622, an
[0140]
FIG. 27D illustrates a head mounted display which includes a main body 2631, a
[0141]
FIG. 27E illustrates a television which includes a main body 2641, a
[0142]
FIG. 27F illustrates a portable book which includes a main body 2651, a
[0143]
FIG. 28A shows a personal computer which includes a main body 2701, an
[0144]
FIG. 28B shows a player that uses a recording medium in which a program is recorded, and includes a main body 2711, a
[0145]
FIG. 28C illustrates a digital camera which includes a main body 2721, a
[0146]
FIG. 28D illustrates a single-eye head-mounted display which includes a display portion 2731 and a
[0147]
FIG. 29A shows a front projector, which includes a projection apparatus
[0148]
FIG. 29B shows a rear projector, which includes a main body 2811, a projection apparatus
[0149]
Note that FIG. 29C is a diagram showing an example of the structure of the projection apparatus
[0150]
FIG. 29D illustrates an example of the structure of the light source optical system 2821 in FIG. In this embodiment, the light source optical system 2821 in FIG. 29C includes the reflector 2831, the light source 2832, the lens array 2833, the polarization conversion element 2834, and the condenser lens 2835 in FIG. Note that the light source optical system illustrated in FIG. 29D is an example and is not particularly limited. For example, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the light source optical system.
【Effect of the invention】
By using the tri-state buffer of the present invention, it is possible to avoid leakage of retained charge due to a sudden increase in OFF leakage current at the time of reverse gate bias, which is unavoidable in poly-Si TFTs, and normal counter-inversion driving is normal. Can be done.
[0151]
Further, by using the tri-state buffer of the present invention, it is possible to give an amplitude to the common counter potential while ensuring an ON / OFF margin in the gate-source voltage in the pixel TFT portion. Therefore, the power consumption of the source signal line driving circuit can be reduced while keeping the gate voltage applied to the pixel TFT in the vicinity of the conventional voltage (securing the gate withstand voltage), and the reliability of the TFT is also reduced by lowering the voltage. Can be improved.
[Brief description of the drawings]
FIG. 1 is a diagram showing a circuit configuration and signal input of a tri-state buffer according to the present invention.
FIG. 2 is a diagram illustrating a circuit configuration example of a tri-state buffer.
FIG. 3 is a diagram showing a gate-source voltage in a pixel TFT.
FIG. 4 is a diagram illustrating a gate-source voltage in a pixel TFT.
FIG. 5 is a graph showing the relationship between gate voltage and drain current in an n-channel TFT.
6 is a schematic configuration diagram of an active matrix semiconductor display device according to
7 is a circuit diagram of a source signal line driving circuit of an active matrix semiconductor display device according to
FIG. 8 is a circuit diagram of a gate signal line driving circuit of the active matrix semiconductor display device according to the first embodiment.
FIG. 9 is a diagram showing the timing of the input signal to the tristate buffer and the potential of the gate signal line when the common-common inversion driving is performed.
10 is a diagram showing a simulation result in a circuit using the tristate buffer shown in
11 is a circuit diagram of a gate signal line driving circuit of an active matrix semiconductor display device according to
12 is a circuit diagram of a gate signal line driving circuit of an active matrix semiconductor display device according to
13 is a schematic configuration diagram of an active matrix semiconductor display device according to Example 10. FIG.
14 is a circuit diagram of a gate signal line drive circuit of an active matrix semiconductor display device according to Example 10. FIG.
15 is a diagram showing a circuit configuration example of a gate selection pulse changeover switch used in a gate signal line driving circuit of an active matrix semiconductor display device according to Embodiment 10. FIG.
FIG. 16 is a diagram illustrating an example of a manufacturing process of an active matrix semiconductor display device according to a fourth embodiment.
FIG. 17 is a diagram illustrating an example of a manufacturing process of an active matrix semiconductor display device according to Example 4;
FIG. 18 is a diagram illustrating an example of a manufacturing process of an active matrix semiconductor display device according to a fourth embodiment.
FIG. 19 is a diagram illustrating an example of a manufacturing process of an active matrix semiconductor display device according to Example 4;
FIG. 20 is a diagram illustrating an example of a manufacturing process of an active matrix semiconductor display device according to a fourth embodiment.
FIG. 21 is a diagram illustrating an example of a manufacturing process of an active matrix semiconductor display device according to a fifth embodiment.
FIG. 22 is a diagram showing an example of a production process of an active matrix semiconductor display device according to Example 6;
FIG. 23 is a diagram showing an example of a manufacturing process of an active matrix semiconductor display device according to Example 6;
FIG. 24 is a view showing an example of a manufacturing process of an active matrix semiconductor display device according to Example 7;
FIG. 25 is a diagram showing an example of a manufacturing process of an active matrix semiconductor display device according to an eighth embodiment.
FIG. 26 is a diagram showing an example of a manufacturing process of an active matrix semiconductor display device according to Example 9;
FIG 27 illustrates an example of an electronic device in which the active matrix liquid crystal display device of the present invention is incorporated.
28 is a diagram showing an example of an electronic device in which an active matrix liquid crystal display device of the present invention is incorporated.
FIG. 29 is a diagram showing an example in which the active matrix liquid crystal display device of the present invention is incorporated in a front projector and a rear projector.
Claims (5)
前記ゲート信号線駆動回路はトライステートバッファを有し、
前記トライステートバッファは、第１乃至第４のトランジスタと、第１乃至第３の電源と、を有し、
前記第１及び第３のトランジスタはｐチャネル型であり、
前記第２及び第４のトランジスタはｎチャネル型であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の電源と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の電源と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の電源と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方、及び前記第３のトランジスタのソース又はドレインの他方は、ゲート信号線と電気的に接続され、
前記第１の電源は、前記第２の電源よりも高い電位を与える機能を有し、
前記第２の電源は、前記第３の電源よりも高い電位を与える機能を有し、
前記第１のトランジスタのゲートには、ゲート信号線選択パルスが入力され、
前記第２のトランジスタのゲートには、第１の信号が入力され、
前記第３のトランジスタのゲートには、第２の信号が入力され、
前記第４のトランジスタのゲートには、第３の信号が入力され、
対向コモン反転駆動時において、対向電極の電位が高い電位にあるときのフレーム期間を第１のフレーム期間、前記対向電極の電位が低い電位にあるときのフレーム期間を第２のフレーム期間としたとき、
前記第１のフレーム期間から前記第２のフレーム期間に切り換わる直前の帰線期間内に、前記第３の信号としてハイが入力され、
前記ゲート信号線選択パルスが入力される直前に、前記第２の信号としてローが入力され、
前記第２のフレーム期間で、前記ゲート信号線選択パルスが出力されてから、前記第１のフレーム期間で、前記第２の信号が入力されるまでの間および、前記第１のフレーム期間で、前記ゲート信号線選択パルスが出力されてから、前記第３の信号が入力されるまでの間に、前記第１の信号としてハイが入力されることを特徴とする半導体装置。A source signal line driver circuit, a gate signal line driver circuit, and a pixel portion,
The gate signal line driving circuit has a tristate buffer,
The tri-state buffer includes first to fourth transistors and first to third power supplies,
The first and third transistors are p-channel type,
The second and fourth transistors are n-channel type,
One of a source and a drain of the first transistor is electrically connected to the first power source;
The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
The other of the source and the drain of the second transistor is electrically connected to one of the source and the drain of the third transistor;
The other of the source and the drain of the third transistor is electrically connected to one of the source and the drain of the fourth transistor;
The other of the source and the drain of the fourth transistor is electrically connected to the third power source;
The other of the source and the drain of the second transistor is electrically connected to the second power source;
The other of the source and the drain of the first transistor and the other of the source and the drain of the third transistor are electrically connected to a gate signal line;
The first power supply has a function of applying a higher potential than the second power supply;
The second power source has a function of applying a higher potential than the third power source,
A gate signal line selection pulse is input to the gate of the first transistor,
A first signal is input to the gate of the second transistor,
A second signal is input to the gate of the third transistor,
A third signal is input to the gate of the fourth transistor,
At the time of counter common inversion driving, the frame period when the potential of the counter electrode is at a high potential is the first frame period, and the frame period when the potential of the counter electrode is at a low potential is the second frame period ,
High is input as the third signal within a retrace period immediately before switching from the first frame period to the second frame period,
Just before the gate signal line selection pulse is input, low is input as the second signal,
In the second frame period, the gate signal line selection pulse is output until the second signal is input in the first frame period, and in the first frame period, wherein the gate signal line selection pulse is output, the until the third signal is input, semiconductor KaradaSo location, characterized in that high is input as said first signal.
前記第１の信号は、外部から直接信号を入力することにより得られることを特徴とする半導体装置。In claim 1,
The first signal is semi KaradaSo location, characterized in that it is obtained by directly inputting signals from the outside.
前記トライステートバッファは、リセット・セット型フリップフロップ回路と、ＮＯＲ回路と、を有し、
前記第１の信号は、前記リセット・セット型フリップフロップ回路のリセット信号入力線に前記ゲート信号線選択パルスを入力し、セット信号入力線に前記第３の信号を入力して得られるセット出力信号と、前記ゲート信号線選択パルスと、を前記ＮＯＲ回路に入力して得られる出力信号であることを特徴とする半導体装置。In claim 1,
The tri-state buffer includes a reset / set type flip-flop circuit and a NOR circuit,
The first signal is a set output signal obtained by inputting the gate signal line selection pulse to the reset signal input line of the reset / set flip-flop circuit and inputting the third signal to the set signal input line. If, semiconductor KaradaSo location, wherein said gate signal line selection pulses, which is the output signal obtained by inputting to the NOR circuit.
前記第２の信号は、外部から直接信号を入力することにより得られることを特徴とする半導体装置。In any one of Claims 1 thru | or 3,
The second signal semiconductor KaradaSo location, characterized in that it is obtained by directly inputting signals from the outside.
前記第３の信号は、外部から直接信号を入力することにより得られることを特徴とする半導体装置。In any one of Claims 1 thru | or 4,
The third signal is semi KaradaSo location, characterized in that it is obtained by directly inputting signals from the outside.
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