JP4066328B2

JP4066328B2 - LCD drive circuit

Info

Publication number: JP4066328B2
Application number: JP2002219454A
Authority: JP
Inventors: 和義西; 義人伊達
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-07-29
Filing date: 2002-07-29
Publication date: 2008-03-26
Anticipated expiration: 2022-07-29
Also published as: JP2004061805A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶パネルを駆動する液晶駆動回路に関するものである。
【０００２】
【従来の技術】
近年、液晶パネルはＯＡ用途を中心に狭額縁化が益々進んできている。このパネルの狭額縁化の対応として、パネル上の額縁部分の信号配線を液晶駆動回路チップ側にもたせるために、液晶駆動回路が複雑になり、検査解析が困難になりつつある。
【０００３】
以下に、従来の液晶駆動回路について、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調であり、液晶駆動出力数が２ｎ出力の場合を説明する。ｎは正の整数である。
【０００４】
図４は従来の液晶駆動回路の回路図である。この液晶駆動回路は、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するためのｎ個の階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するためのｎ個の階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する２ｎ個の第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。
【０００５】
次に、以上のように構成された液晶駆動回路について、液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【０００６】
まず、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【０００７】
次に、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択する。続いて、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【０００８】
【発明が解決しようとする課題】
この従来の液晶駆動回路では、半導体製造時のプロセス不出来等により液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）にオフセット電圧が付いた場合に、その原因が第１のバッファ１〜５によるものなのか、第２のバッファ６〜１０によるものなのか、第３のバッファ７１（１）〜７１（２ｎ）によるものなのかを切り分けることができず、検査解析に支障を来すという課題があった。
【０００９】
また、半導体製造時のプロセス不出来等によりチップ上での高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）の配線間で微小リークが発生した場合、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）に直接外部から電位を与えることができないために、微小リークを検査することができず、検査解析に支障を来すという課題があった。
【００１０】
本発明は、上記従来の課題を解決するものであり、第１のバッファおよび第２のバッファの出力オフセット電圧を直接測定できる液晶駆動回路を提供することを目的とし、また、複数の階調電位間の微小リークを直接検査できる液晶駆動回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間に第２のトランスファゲートを介挿する。そして、前記複数の第１のトランスファゲートのオン／オフ制御と前記複数の第２のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図１を参照することができる。
【００１２】
この構成による作用は次のとおりである。第１のバッファの出力オフセット電圧を測定する場合には、第１のトランスファゲートをオンにし、第２のトランスファゲートをオフにする。これにより、第１のバッファの出力オフセット電圧をオン状態の第１のトランスファゲートを介して低電位側の階調基準電位入力の端子から測定する。また、第２のバッファの出力オフセット電圧を測定する場合には、第２のトランスファゲートをオンにし、第１のトランスファゲートをオフにする。これにより、第２のバッファの出力オフセット電圧をオン状態の第２のトランスファゲートを介して高電位側の階調基準電位入力の端子から測定する。すなわち、複数の第１のバッファおよび複数の第２のバッファの出力オフセット電圧を直接に測定することができる。
【００１３】
上記において、前記第１および第２のトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００１４】
別の解決手段として、本発明は次のような手段を講じる。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成し、前記生成した高電位側および低電位側の階調電位を選択した上で複数の第３のバッファから液晶駆動出力として出力するように構成してある。このように構成した液晶駆動回路において、前記複数の第１のバッファの出力の各々とこれと同数の前記第３のバッファの出力の各々との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々とこれと同数の前記第３のバッファの前記のものとは別の出力の各々との間にそれぞれ第２のトランスファゲートを介挿する。また、前記第３のバッファの出力と前記複数の第１および第２のトランスファゲートとの接続点と前記第３のバッファとの間にそれぞれ第３のトランスファゲートを介挿する。そして、前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図２を参照することができる。
【００１５】
この構成による作用は次のとおりである。第１のバッファの出力オフセット電圧と第２のバッファの出力オフセット電圧を同時に測定することができる。すなわち、これらの出力オフセット電圧を測定する場合には、第１および第２のトランスファゲートをオンにし、第３のトランスファゲートをオフにする。これにより、第１のバッファおよび第２のバッファの出力オフセット電圧を液晶駆動出力の端子から同時に測定することができる。
【００１６】
上記において、前記第１、第２および第３のトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成し、前記第３のトランスファゲートはＣＭＯＳ型トランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００２３】
また、出力オフセット電圧の測定とリーク電流の測定とに対応するものとして、次のように構成する解決手段がある。すなわち、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、次のような構成要素を備える。
【００２４】
すなわち、前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第１のトランスファゲートと、前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第２のトランスファゲートと、前記複数の第１のバッファの出力の各々と前記複数の第１のトランスファゲートとの接続点の各々と、前記複数の第１のバッファの出力の各々との間にそれぞれ介挿した複数の第３のトランスファゲートと、前記複数の第２のバッファの出力の各々と前記複数の第２のトランスファゲートとの接続点の各々と、前記複数の第２のバッファの出力の各々との間にそれぞれ介挿した複数の第４のトランスファゲートとである。そして、前記高電位側の階調基準電位の配線と前記低電位側の階調基準電位の配線とが互いに隣り合うように配置されており、前記複数の第１のトランスファゲートのオン／オフ制御と前記複数の第２のトランスファゲートのオン／オフ制御とを排他的に行う出力オフセット電圧の測定モードと、前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３および第４のトランスファゲートのオン／オフ制御とを排他的に行うリーク電流の測定モードとを備える。
【００２５】
このように構成すると、モード切り換えにより、出力オフセット電圧の測定とリーク電流の測定とを共に実現することができる。
【００２６】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項１に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調で、液晶駆動出力数が２ｎ出力の場合を説明する。ｎは正の整数である。
【００２７】
図１において、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するための階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するための階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。さらに、第１のバッファ１〜５の出力と低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）とを接続する第１のトランスファゲート１１〜１５と、第２のバッファ６〜１０の出力と高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）とを接続する第２のトランスファゲート２１〜２５と、第１のバッファ１〜５と第１の抵抗分割回路５１〜５６との接続点と第１のバッファ１〜５との間に介挿された第３のトランスファゲート３１〜３５と、第２のバッファ６〜１０と第２の抵抗分割回路５６〜６０との接続点と第２のバッファ６〜１０との間に介挿された第４のトランスファゲート４１〜４５とを有している。
【００２８】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【００２９】
まず、第１のトランスファゲート１１〜１５および第２のトランスファゲート２１〜２５をオフ状態とし、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５をオン状態としておき、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【００３０】
続いて、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択し、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【００３１】
次に、第１のバッファ１〜５および第２のバッファ６〜１０の出力オフセット電圧を直接測定する方法について説明する。
【００３２】
まず、第１のバッファ１〜５の出力オフセット電圧を測定する場合は、第１のトランスファゲート１１〜１５をオンに切り換える。第２のトランスファゲート２１〜２５はオフ状態のままとする。また、第３のトランスファゲート３１〜３５、第４のトランスファゲート４１〜４５はオン状態のままとする。これにより、第１のバッファ１〜５の出力オフセット電圧を、オン状態に切り換えた第１のトランスファゲート１１〜１５を介して低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）から測定できる。なお、第４のトランスファゲート４１〜４５はオフにしてもかまわない。
【００３３】
また、第２のバッファ６〜１０の出力オフセット電圧を測定する場合は、第１のトランスファゲート１１〜１５をオフに切り換え、第２のトランスファゲート２１〜２５をオンに切り換える。第３のトランスファゲート３１〜３５、第４のトランスファゲート４１〜４５はオン状態のままとする。これにより、第２のバッファ６〜１０の出力オフセット電圧を、オン状態に切り換えた第２のトランスファゲート２１〜２５を介して高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）から測定できる。なお、第３のトランスファゲート３１〜３５はオフにしてもかまわない。
【００３４】
上記の出力オフセット電圧の測定は請求項１に対応している。なお、出力オフセット電圧を測定するだけでリーク電流の測定を行わない機種においては、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５を省略してよい。
【００３５】
次に、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）との間のリーク電流の測定方法について説明する。ここでは、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）の配線と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）の配線とが互いに隣り合うように配置されているものとする。
【００３６】
第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５をオフ状態に切り換え、第１のトランスファゲート１１〜１５および第２のトランスファゲート２１〜２５をオン状態に切り換える。そして、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）に高電位を入力し、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）に低電位を入力する。これにより、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）との隣接するものどうし間にリークがあれば、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）の端子と低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）の端子との間にリーク電流が流れることになるため、リーク電流を測定することができる。
【００３７】
なお、上記のリーク電流の測定の説明で明らかなように、リーク電流を測定する機種においては、第１のトランスファゲート１１〜１５、第２のトランスファゲート２１〜２５に加えて、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５が必要である。
【００３８】
なお、本実施の形態での第１のトランスファゲート１１〜１５、第２のトランスファゲート２１〜２５、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５の構成例としては、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとを相補的に接続したＣＭＯＳ型トランスファゲートがある。
【００３９】
また、高電位側にある第１のトランスファゲート１１〜１５および第３のトランスファゲート３１〜３５をＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある第２のトランスファゲート２１〜２５および第４のトランスファゲート４１〜４５をＮチャネル型ＭＯＳトランジスタで構成してもよい。この場合は、ＣＭＯＳ型のトランスファゲートに比べて、小面積にすることができる。
【００４０】
また、本実施の形態では、階調基準電位入力数を高電位側５本、低電位側５本の場合について説明したが、各５本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に６４階調以外の場合でも同様の回路構成、動作で説明ができる。
【００４１】
（実施の形態２）
図２は本発明の実施の形態２における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項４に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調で、液晶駆動出力数が２ｎ出力の場合を説明する。
【００４２】
図２において、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するための階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するための階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。さらに、第１のバッファ１〜５の出力と液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（５）とを接続する第１のトランスファゲート１１１〜１１５と、第２のバッファ６〜１０の出力と液晶駆動出力ＯＵＴ（６）〜ＯＵＴ（１０）とを接続する第２のトランスファゲート１２１〜１２５と、第３のバッファ７１（１）〜７１（１０）と液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（１０）とを接続する第３のトランスファゲート１３１〜１４０とを有している。
【００４３】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【００４４】
まず、第１のトランスファゲート１１１〜１１５および第２のトランスファゲート１２１〜１２５をオフ状態とし、第３のトランスファゲート１３１〜１４０をオン状態としておき、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【００４５】
続いて、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択し、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【００４６】
次に、第１のバッファ１〜５および第２のバッファ６〜１０の出力オフセット電圧を直接測定する方法について説明する。
【００４７】
まず、第３のトランスファゲート１３１〜１４０をオフ状態とし、第１のトランスファゲート１１１〜１１５および第２のトランスファゲート１２１〜１２５をオン状態とする。これにより、第１のバッファ１〜５の出力オフセット電圧と第２のバッファ６〜１０の出力オフセット電圧を液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（１０）から同時に測定することができる。
【００４８】
なお、本実施の形態での第１のトランスファゲート１１１〜１１５、第２のトランスファゲート１２１〜１２５および第３のトランスファゲート１３１〜１４０の構成例としては、ＣＭＯＳ型トランスファゲートがある。
【００４９】
また、高電位側にある第１のトランスファゲート１１１〜１１５をＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある第２のトランスファゲート１２１〜１２５をＮチャネル型ＭＯＳトランジスタで構成してもよい。この場合は、ＣＭＯＳ型のトランスファゲートに比べて、小面積にすることができる。
【００５０】
また、本実施の形態では、階調基準電位入力数を高電位側５本、低電位側５本の場合について説明したが、各５本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に６４階調以外の場合でも同様の回路構成、動作で説明ができる。
【００５１】
（実施の形態３）
図３は本発明の実施の形態３における液晶駆動回路の構成を示す回路図である。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調で、液晶駆動出力数が２ｎ出力の場合を説明する。
【００５２】
図３において、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するための階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するための階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。さらに、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの奇数番目と高電位側の１つの階調基準電位入力ＶＧＨ（５）とを接続する第１のトランスファゲート８１（１）〜８１（３２）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの偶数番目と低電位側の１つの階調基準電位入力ＶＧＬ（１）とを接続する第２のトランスファゲート８２（１）〜８２（３２）と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの奇数番目と低電位側の１つの階調基準電位入力ＶＧＬ（１）とを接続する第３のトランスファゲート８３（１）〜８３（３２）と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの偶数番目と高電位側の１つの階調基準電位入力ＶＧＨ（５）とを接続する第４のトランスファゲート８４（１）〜８４（３２）と、第１の抵抗分割回路５１〜５５の各分割点と高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）との間に介挿された第５のトランスファゲート８５（１）〜８５（６４）と、第２の抵抗分割回路５６〜６０の各分割点と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）との間に介挿された第６のトランスファゲート８６（１）〜８６（６４）とを有している。
【００５３】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【００５４】
まず、第１のトランスファゲート８１（１）〜８１（３２）、第２のトランスファゲート８２（１）〜８２（３２）、第３のトランスファゲート８３（１）〜８３（３２）および第４のトランスファゲート８４（１）〜８４（３２）をオフ状態とし、第５のトランスファゲート８５（１）〜８５（６４）および第６のトランスファゲート８６（１）〜８６（６４）をオン状態としておく。高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【００５５】
続いて、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択し、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【００５６】
次に、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）における奇数番目の配線と偶数番目の配線との間のリーク電流の測定、および、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）における奇数番目の配線と偶数番目の配線との間のリーク電流の測定の方法について説明する。ここでは、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）における奇数番目の配線と偶数番目の配線とを互いに隣り合うように配置されているとともに、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）における奇数番目の配線と偶数番目の配線とを互いに隣り合うように配置されているものとする。
【００５７】
第１のトランスファゲート８１（１）〜８１（３２）、第２のトランスファゲート８２（１）〜８２（３２）、第３のトランスファゲート８３（１）〜８３（３２）および第４のトランスファゲート８４（１）〜８４（３２）をオン状態に切り換え、第５のトランスファゲート８５（１）〜８５（６４）および第６のトランスファゲート８６（１）〜８６（６４）をオフ状態に切り換える。さらに、高電位側の階調基準電位入力ＶＧＨ（５）に高電位を入力し、低電位側の階調基準電位入力ＶＧＬ（１）に低電位を入力する。これにより、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）の隣接するものどうし間、あるいは、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）の隣接するものどうし間にリークがあれば、高電位側の階調基準電位入力ＶＧＨ（５）の端子と低電位側の階調基準電位入力ＶＧＬ（１）の端子との間にリーク電流が流れることになるため、リーク電流を測定することができる。
【００５８】
なお、本実施の形態での第１から第６までのトランスファゲートの構成例としては、ＣＭＯＳ型トランスファゲートがある。
【００５９】
また、高電位側にある第１のトランスファゲート８１（１）〜８１（３２）と、第４のトランスファゲート８４（１）〜８４（３２）と、第５のトランスファゲート８５（１）〜８５（６４）とをＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある第２のトランスファゲート８２（１）〜８２（３２）と、第３のトランスファゲート８３（１）〜８３（３２）と、第６のトランスファゲート８６（１）〜８６（６４）とをＮチャネル型ＭＯＳトランジスタで構成してもよい。この場合は、ＣＭＯＳ型のトランスファゲートに比べて、小面積にすることができる。
【００６０】
また、本実施の形態では、リーク電流の測定として、高電位側の階調基準電位入力ＶＧＨ（５）に高電位を入力し、低電位側の階調基準電位入力ＶＧＬ（１）に低電位を入力する構成としたが、他の高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（４）のうちの１つに高電位を入力し、他の低電位側の階調基準電位入力ＶＧＬ（２）〜ＶＧＬ（５）のうちの１つに低電位を入力する構成としてもよい。この場合も、同様の動作でリーク電流を測定することができる。
【００６１】
また、本実施の形態では、階調基準電位入力数を高電位側５本、低電位側５本の場合について説明したが、各５本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に６４階調以外の場合でも同様の回路構成、動作で説明ができる。
【００６２】
【発明の効果】
本発明によれば、複数の第１のバッファの出力オフセット電圧と複数の第２のバッファの出力オフセット電圧とを直接測定することができる。
【００６３】
また、複数の第１のバッファの出力オフセット電圧と複数の第２のバッファの出力オフセット電圧との直接の測定を同時に行うことができ、効率が良い。
【００６４】
また、複数の第１の階調電位と複数の第２の階調電位との間のリーク電流を測定することができる。
【００６５】
また、複数の第１の階調電位どうし間のリーク電流や複数の第２の階調電位どうし間のリーク電流を測定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における液晶駆動回路の構成を示す回路図
【図２】本発明の実施の形態２における液晶駆動回路の構成を示す回路図
【図３】本発明の実施の形態３における液晶駆動回路の構成を示す回路図
【図４】従来の技術における液晶駆動回路の構成を示す回路図
【符号の説明】
１〜５第１のバッファ
６〜１０第２のバッファ
１１〜１５第１のトランスファゲート
２１〜２５第２のトランスファゲート
３１〜３５第３のトランスファゲート
４１〜４５第４のトランスファゲート
５１〜５５第１の抵抗分割回路
５６〜６０第２の抵抗分割回路
６１（１）〜６１（ｎ）階調選択回路
６２（１）〜６２（ｎ）階調選択回路
７１（１）〜７１（２ｎ）第３のバッファ
８１（１）〜８１（３２）第１のトランスファゲート
８２（１）〜８２（３２）第２のトランスファゲート
８３（１）〜８３（３２）第３のトランスファゲート
８４（１）〜８４（３２）第４のトランスファゲート
８５（１）〜８５（６４）第５のトランスファゲート
８６（１）〜８６（６４）第６のトランスファゲート
１１１〜１１５第１のトランスファゲート
１２１〜１２５第２のトランスファゲート
１３１〜１４０第３のトランスファゲート
ＶＧＨ（１）〜ＶＧＨ（５）高電位側の階調基準電位入力
ＶＧＬ（１）〜ＶＧＬ（５）低電位側の階調基準電位入力
ＶＨ（１）〜ＶＨ（６４）高電位側の階調電位
ＶＬ（１）〜ＶＬ（６４）低電位側の階調電位
ＯＵＴ（１）〜ＯＵＴ（２ｎ）液晶駆動出力[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal driving circuit for driving a liquid crystal panel.
[0002]
[Prior art]
In recent years, liquid crystal panels have been increasingly narrowed with a focus on OA applications. In order to cope with the narrowing of the frame of the panel, since the signal wiring of the frame portion on the panel is provided on the liquid crystal driving circuit chip side, the liquid crystal driving circuit becomes complicated, and inspection analysis is becoming difficult.
[0003]
In the following, the conventional liquid crystal drive circuit is compatible with dot inversion drive, the gradation reference potential input is 5 high potential sides and 5 low potential sides, the display gradation of the liquid crystal panel is 64 gradations, and the liquid crystal drive output A case where the number is 2n output will be described. n is a positive integer.
[0004]
FIG. 4 is a circuit diagram of a conventional liquid crystal driving circuit. This liquid crystal driving circuit includes first buffers 1 to 5 for low impedance conversion of high potential side gray scale reference potential inputs VGH (1) to VGH (5), and low potential side gray scale reference potential inputs VGL. (1) to VGL (5) second buffers 6 to 10 for low impedance conversion, and gradation potentials VH (1) to VH (64) on the high potential side from the outputs of the first buffers 1 to 5 The second resistor for generating the low potential side gradation potentials VL (1) to VL (64) from the outputs of the first resistance dividing circuits 51 to 55 and the second buffers 6 to 10 The resistor dividing circuits 56 to 60 and n gradation selecting circuits 61 (1) to 61 (n) for selecting one of the low potential side gradation potentials VL (1) to VL (64). N for selecting one of the gradation potentials VH (1) to VH (64) on the high potential side Gradation selection circuits 62 (1) to 62 (n), one of the outputs of the gradation selection circuits 61 (1) to 61 (n), and gradation selection circuits 62 (1) to 62 (n). One of these outputs is selected, and 2n third buffers 71 (1) to 71 (2n) are output as liquid crystal drive outputs OUT (1) to OUT (2n) after low impedance conversion. ).
[0005]
Next, the output operation of the liquid crystal drive outputs OUT (1) to OUT (2n) will be described for the liquid crystal drive circuit configured as described above.
[0006]
First, the high potential side gradation reference potential inputs VGH (1) to VGH (5) are subjected to low impedance conversion by the first buffers 1 to 5, and then the first resistance dividing circuits 51 to 55 are used to convert the high potential side levels. After adjusting the low potential side gradation reference potential inputs VGL (1) to VGL (5) by the second buffers 6 to 10 by generating the adjustment potentials VH (1) to VH (64), the second The resistance dividing circuits 56 to 60 generate the low potential side gradation potentials VL (1) to VL (64).
[0007]
Next, the gradation selection circuit 61 (1) selects one of the low potential side gradation potentials VL (1) to VL (64), and the gradation selection circuit 62 (1) selects the high potential side. One of the gradation potentials VH (1) to VH (64) is selected. Subsequently, after selecting one of the output of the gradation selection circuit 61 (1) and the output of the gradation selection circuit 62 (1) by the third buffer 71 (1) and performing low impedance conversion, A liquid crystal drive output OUT (1) is output. Similarly, liquid crystal drive outputs OUT (2) to OUT (2n) are also output.
[0008]
[Problems to be solved by the invention]
In this conventional liquid crystal drive circuit, when an offset voltage is applied to the liquid crystal drive outputs OUT (1) to OUT (2n) due to a process failure during semiconductor manufacturing, the cause is caused by the first buffers 1 to 5. In other words, it is impossible to distinguish between the second buffer 6 to 10 and the third buffer 71 (1) to 71 (2n), which causes a problem in inspection analysis. It was.
[0009]
Further, due to a process failure or the like at the time of manufacturing a semiconductor, wiring of the high potential side gradation potentials VH (1) to VH (64) and the low potential side gradation potentials VL (1) to VL (64) on the chip. When a minute leak occurs between the high-potential-side gradation potentials VH (1) to VH (64) and the low-potential-side gradation potentials VL (1) to VL (64), the potential is directly applied from the outside. Since this is not possible, the micro leak cannot be inspected, and there is a problem that the inspection analysis is hindered.
[0010]
An object of the present invention is to solve the above-described conventional problems, and to provide a liquid crystal driving circuit capable of directly measuring the output offset voltages of the first buffer and the second buffer. It is an object of the present invention to provide a liquid crystal driving circuit capable of directly inspecting minute leaks between them.
[0011]
[Means for Solving the Problems]
In order to solve the above problems, the present invention takes the following measures. As a premise, in the liquid crystal driving circuit, a plurality of high potential side gradation reference potential inputs are reduced in impedance by a plurality of first buffers, and then a plurality of high potential side inputs are provided by a plurality of first resistance dividing circuits. A gradation potential is generated, and a plurality of low potential side gradation reference potential inputs are reduced in impedance by a plurality of second buffers, and then a plurality of low resistance side gradation potentials are formed by a plurality of second resistance dividing circuits. Is generated. In the liquid crystal driving circuit configured as described above, a first transfer gate is interposed between each of the outputs of the plurality of first buffers and each of the plurality of gradation reference potential inputs on the low potential side. . In addition, a second transfer gate is interposed between each of the outputs of the plurality of second buffers and each of the plurality of gradation reference potential inputs on the high potential side. The on / off control of the plurality of first transfer gates and the on / off control of the plurality of second transfer gates are exclusively performed. In addition, about this structure, FIG. 1 in embodiment mentioned later can be referred.
[0012]
The effect | action by this structure is as follows. When measuring the output offset voltage of the first buffer, the first transfer gate is turned on and the second transfer gate is turned off. Thus, the output offset voltage of the first buffer is measured from the low potential side grayscale reference potential input terminal via the first transfer gate in the ON state. When measuring the output offset voltage of the second buffer, the second transfer gate is turned on and the first transfer gate is turned off. Thereby, the output offset voltage of the second buffer is measured from the high potential side grayscale reference potential input terminal via the second transfer gate in the ON state. That is, the output offset voltages of the plurality of first buffers and the plurality of second buffers can be directly measured.
[0013]
In the above, the first and second transfer gates may be constituted by CMOS transistors, or the first transfer gate on the high potential side is constituted by a P-channel MOS transistor, and the low potential side is formed. The second transfer gate may be an N-channel MOS transistor. The former may be adopted when importance is attached to the stability of the operation, and the latter may be adopted when importance is attached to the reduction of the circuit scale.
[0014]
As another solution, the present invention takes the following measures. As a premise, in the liquid crystal driving circuit, a plurality of high potential side gradation reference potential inputs are reduced in impedance by a plurality of first buffers, and then a plurality of high potential side inputs are provided by a plurality of first resistance dividing circuits. A gradation potential is generated, and a plurality of low potential side gradation reference potential inputs are reduced in impedance by a plurality of second buffers, and then a plurality of low resistance side gradation potentials are formed by a plurality of second resistance dividing circuits. Is generated, and the generated high potential side and low potential side gradation potentials are selected, and then output from the plurality of third buffers as liquid crystal drive outputs. In the liquid crystal driving circuit configured as described above, a first transfer gate is interposed between each of the outputs of the plurality of first buffers and each of the same number of outputs of the third buffers. Further, a second transfer gate is inserted between each of the outputs of the plurality of second buffers and each of the outputs of the same number of the third buffers. A third transfer gate is interposed between a connection point between the output of the third buffer and the plurality of first and second transfer gates and the third buffer. The on / off control of the plurality of first and second transfer gates and the on / off control of the plurality of third transfer gates are exclusively performed. In addition, about this structure, FIG. 2 in embodiment mentioned later can be referred.
[0015]
The effect | action by this structure is as follows. The output offset voltage of the first buffer and the output offset voltage of the second buffer can be measured simultaneously. That is, when measuring these output offset voltages, the first and second transfer gates are turned on and the third transfer gate is turned off. Thereby, the output offset voltages of the first buffer and the second buffer can be simultaneously measured from the terminals of the liquid crystal drive output.
[0016]
In the above, the first, second and third transfer gates may be composed of CMOS transistors, or the first transfer gate on the high potential side is composed of a P-channel MOS transistor, The second transfer gate on the low potential side may be composed of an N-channel MOS transistor, and the third transfer gate may be composed of a CMOS transistor. The former may be adopted when importance is attached to the stability of the operation, and the latter may be adopted when importance is attached to the reduction of the circuit scale.
[0023]
Further, as a measure corresponding to the measurement of the output offset voltage and the measurement of the leak current, there is a solution means configured as follows. That is, a plurality of high potential side grayscale potentials are generated by a plurality of first resistance dividing circuits after a plurality of high potential side grayscale reference potential inputs are lowered in impedance by a plurality of first buffers. In the liquid crystal driving circuit for generating a plurality of low potential side gradation potentials by a plurality of second resistance divider circuits after lowering the impedance of the low potential side gradation reference potential by a plurality of second buffers, The following components are provided.
[0024]
  That is, a plurality of first transfer gates interposed between each of the plurality of first buffer outputs and each of the plurality of low-potential-side gradation reference potential inputs, and the plurality of second buffers. A plurality of second transfer gates interposed between each of the outputs of the plurality of buffers and each of the plurality of gradation reference potential inputs on the high potential side, and each of the outputs of the plurality of first buffers A plurality of third transfer gates interposed between each of connection points with the plurality of first transfer gates and outputs of the plurality of first buffers; and the plurality of second transfer gates. A plurality of fourth transfer gates respectively inserted between connection points of each of the output of the buffer and the plurality of second transfer gates and each of the outputs of the plurality of second buffers; is there. AndThe high-potential-side gradation reference potential wiring and the low-potential-side gradation reference potential wiring are arranged adjacent to each other,An output offset voltage measurement mode that exclusively performs on / off control of the plurality of first transfer gates and on / off control of the plurality of second transfer gates; and the plurality of first and second A leakage current measurement mode that exclusively performs on / off control of the transfer gate and on / off control of the plurality of third and fourth transfer gates.
[0025]
With this configuration, it is possible to realize both output offset voltage measurement and leakage current measurement by mode switching.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
  (Embodiment 1)
  FIG. 1 is a circuit diagram showing a configuration of a liquid crystal driving circuit according to Embodiment 1 of the present invention. This embodiment is billedIn item 1It corresponds. In this embodiment, dot reference driving is supported, the gradation reference potential input is 5 high potential sides and 5 low potential sides, the display gradation of the liquid crystal panel is 64 gradations, and the number of liquid crystal drive outputs is 2n. Explain the case. n is a positive integer.
[0027]
In FIG. 1, first buffers 1 to 5 for low impedance conversion of gradation reference potential inputs VGH (1) to VGH (5) on the high potential side, and gradation reference potential input VGL (1) on the low potential side. ) To VGL (5), the second buffers 6 to 10 for low impedance conversion, and the high potential side grayscale potentials VH (1) to VH (64) from the outputs of the first buffers 1 to 5 are generated. First resistance divider circuits 51 to 55 and second resistor dividers for generating low potential side gradation potentials VL (1) to VL (64) from the outputs of the second buffers 6 to 10 Circuits 56 to 60, gradation selection circuits 61 (1) to 61 (n) for selecting one of the gradation potentials VL (1) to VL (64) on the low potential side, and the high potential side Gradation selection circuit 6 for selecting one of the gradation potentials VH (1) to VH (64) (1) to 62 (n), one of the outputs of the gradation selection circuits 61 (1) to 61 (n), and one of the outputs of the gradation selection circuits 62 (1) to 62 (n) These are configured by third buffers 71 (1) to 71 (2n) which select either one and output as liquid crystal drive outputs OUT (1) to OUT (2n) after low impedance conversion. Furthermore, the first transfer gates 11 to 15 for connecting the outputs of the first buffers 1 to 5 and the gradation reference potential inputs VGL (1) to VGL (5) on the low potential side, and the second buffers 6 to 10, second transfer gates 21 to 25 for connecting the output of 10 and the reference potential inputs VGH (1) to VGH (5) on the high potential side, the first buffers 1 to 5 and the first resistance divider circuit. 3rd transfer gates 31-35 inserted between the connection point of 51-56 and the 1st buffers 1-5, the 2nd buffers 6-10, and the 2nd resistance division circuits 56-60 And fourth transfer gates 41 to 45 interposed between the second buffer 6 and the second buffer 6 to 10.
[0028]
Next, with regard to the liquid crystal drive circuit configured as described above, the output operation of normal liquid crystal drive outputs OUT (1) to OUT (2n) will be described.
[0029]
First, the first transfer gates 11 to 15 and the second transfer gates 21 to 25 are turned off, the third transfer gates 31 to 35 and the fourth transfer gates 41 to 45 are turned on, and the high potential side After the grayscale reference potential inputs VGH (1) to VGH (5) are subjected to low impedance conversion by the first buffers 1 to 5, the first resistance dividing circuits 51 to 55 perform the high potential side grayscale potential VH (1). ) To VH (64) are generated, and the low potential side gradation reference potential inputs VGL (1) to VGL (5) are subjected to low impedance conversion by the second buffers 6 to 10, and then the second resistance dividing circuit 56. ˜60 generates the low potential side gradation potentials VL (1) ˜VL (64).
[0030]
Subsequently, one of the low potential side gradation potentials VL (1) to VL (64) is selected by the gradation selection circuit 61 (1), and the high potential side is selected by the gradation selection circuit 62 (1). One of the gradation potentials VH (1) to VH (64) is selected, and the output of the gradation selection circuit 61 (1) and the gradation selection circuit 62 (1) of the third buffer 71 (1) are selected. Either one of the outputs is selected and low impedance conversion is performed, and then the liquid crystal drive output OUT (1) is output. Similarly, liquid crystal drive outputs OUT (2) to OUT (2n) are also output.
[0031]
Next, a method for directly measuring the output offset voltages of the first buffers 1 to 5 and the second buffers 6 to 10 will be described.
[0032]
First, when measuring the output offset voltage of the first buffers 1 to 5, the first transfer gates 11 to 15 are switched on. The second transfer gates 21 to 25 are kept off. In addition, the third transfer gates 31 to 35 and the fourth transfer gates 41 to 45 are kept on. As a result, the output offset voltages of the first buffers 1 to 5 are supplied to the low potential side gradation reference potential inputs VGL (1) to VGL (5) via the first transfer gates 11 to 15 switched to the ON state. Can be measured. Note that the fourth transfer gates 41 to 45 may be turned off.
[0033]
Further, when measuring the output offset voltage of the second buffers 6 to 10, the first transfer gates 11 to 15 are switched off and the second transfer gates 21 to 25 are switched on. The third transfer gates 31 to 35 and the fourth transfer gates 41 to 45 remain on. As a result, the output offset voltages of the second buffers 6 to 10 are supplied to the high potential side gradation reference potential inputs VGH (1) to VGH (5) via the second transfer gates 21 to 25 switched to the ON state. Can be measured. Note that the third transfer gates 31 to 35 may be turned off.
[0034]
The measurement of the output offset voltage corresponds to claim 1. Note that the third transfer gates 31 to 35 and the fourth transfer gates 41 to 45 may be omitted in a model that only measures the output offset voltage but does not measure the leakage current.
[0035]
Next, a method for measuring the leakage current between the high-potential side gradation potentials VH (1) to VH (64) and the low-potential side gradation potentials VL (1) to VL (64) will be described. Here, the high potential side gradation potentials VH (1) to VH (64) and the low potential side gradation potentials VL (1) to VL (64) are arranged adjacent to each other. It shall be.
[0036]
  The third transfer gates 31 to 35 and the fourth transfer gates 41 to 45 are switched to the off state, and the first transfer gates 11 to 15 and the second transfer gates 21 to 25 are switched to the on state. Then, a high potential is inputted to the gradation reference potential inputs VGH (1) to VGH (5) on the high potential side, and a low potential is inputted to the gradation reference potential inputs VGL (1) to VGL (5) on the low potential side. To do. As a result, if there is a leak between adjacent ones of the high potential side gradation potentials VH (1) to VH (64) and the low potential side gradation potentials VL (1) to VL (64), Leakage current flows between the terminals of the gradation reference potential inputs VGH (1) to VGH (5) on the potential side and the terminals of the gradation reference potential inputs VGL (1) to VGL (5) on the low potential side. Therefore, the leakage current can be measuredThe
[0037]
As apparent from the description of the measurement of the leakage current, in the model for measuring the leakage current, in addition to the first transfer gates 11 to 15 and the second transfer gates 21 to 25, the third transfer gate is used. Gates 31-35 and fourth transfer gates 41-45 are required.
[0038]
Note that examples of configurations of the first transfer gates 11 to 15, the second transfer gates 21 to 25, the third transfer gates 31 to 35, and the fourth transfer gates 41 to 45 in this embodiment include N There is a CMOS type transfer gate in which a channel type MOS transistor and a P channel type MOS transistor are complementarily connected.
[0039]
Further, the first transfer gates 11 to 15 and the third transfer gates 31 to 35 on the high potential side are configured by P-channel MOS transistors, and the second transfer gates 21 to 25 and the fourth transfer gates on the low potential side are formed. The transfer gates 41 to 45 may be formed of N-channel MOS transistors. In this case, the area can be made smaller than that of a CMOS type transfer gate.
[0040]
In this embodiment, the case where the number of gradation reference potential inputs is five on the high potential side and five on the low potential side has been described. However, the same circuit configuration and operation can be described for cases other than five. . Similarly, the gradation potential can be explained with the same circuit configuration and operation even in cases other than 64 gradations.
[0041]
(Embodiment 2)
FIG. 2 is a circuit diagram showing a configuration of a liquid crystal driving circuit according to Embodiment 2 of the present invention. This embodiment corresponds to claim 4. In this embodiment, dot reference driving is supported, the gradation reference potential input is 5 high potential sides and 5 low potential sides, the display gradation of the liquid crystal panel is 64 gradations, and the number of liquid crystal drive outputs is 2n. Explain the case.
[0042]
In FIG. 2, the first buffers 1 to 5 for low impedance conversion of the high-potential-side gradation reference potential inputs VGH (1) to VGH (5), and the low-potential-side gradation reference potential input VGL (1). ) To VGL (5), the second buffers 6 to 10 for low impedance conversion, and the high potential side grayscale potentials VH (1) to VH (64) from the outputs of the first buffers 1 to 5 are generated. First resistance divider circuits 51 to 55 and second resistor dividers for generating low potential side gradation potentials VL (1) to VL (64) from the outputs of the second buffers 6 to 10 Circuits 56 to 60, gradation selection circuits 61 (1) to 61 (n) for selecting one of the gradation potentials VL (1) to VL (64) on the low potential side, and the high potential side Gradation selection circuit 6 for selecting one of the gradation potentials VH (1) to VH (64) (1) to 62 (n), one of the outputs of the gradation selection circuits 61 (1) to 61 (n), and one of the outputs of the gradation selection circuits 62 (1) to 62 (n) These are configured by third buffers 71 (1) to 71 (2n) which select either one and output as liquid crystal drive outputs OUT (1) to OUT (2n) after low impedance conversion. Further, the first transfer gates 111 to 115 that connect the outputs of the first buffers 1 to 5 and the liquid crystal drive outputs OUT (1) to OUT (5), the outputs of the second buffers 6 to 10 and the liquid crystal drive. Second transfer gates 121 to 125 connecting outputs OUT (6) to OUT (10), third buffers 71 (1) to 71 (10), and liquid crystal drive outputs OUT (1) to OUT (10). The third transfer gates 131 to 140 are connected to each other.
[0043]
Next, with regard to the liquid crystal drive circuit configured as described above, the output operation of normal liquid crystal drive outputs OUT (1) to OUT (2n) will be described.
[0044]
First, the first transfer gates 111 to 115 and the second transfer gates 121 to 125 are turned off, the third transfer gates 131 to 140 are turned on, and the high potential side gradation reference potential input VGH (1 ) To VGH (5) are subjected to low impedance conversion by the first buffers 1 to 5, and then the high potential side gradation potentials VH (1) to VH (64) are generated by the first resistance dividing circuits 51 to 55. After the low potential side gradation reference potential inputs VGL (1) to VGL (5) are subjected to low impedance conversion by the second buffers 6 to 10, the second resistance dividing circuits 56 to 60 perform the low potential side gradation. Potentials VL (1) to VL (64) are generated.
[0045]
Subsequently, one of the low potential side gradation potentials VL (1) to VL (64) is selected by the gradation selection circuit 61 (1), and the high potential side is selected by the gradation selection circuit 62 (1). One of the gradation potentials VH (1) to VH (64) is selected, and the output of the gradation selection circuit 61 (1) and the gradation selection circuit 62 (1) of the third buffer 71 (1) are selected. Either one of the outputs is selected and low impedance conversion is performed, and then the liquid crystal drive output OUT (1) is output. Similarly, liquid crystal drive outputs OUT (2) to OUT (2n) are also output.
[0046]
Next, a method for directly measuring the output offset voltages of the first buffers 1 to 5 and the second buffers 6 to 10 will be described.
[0047]
First, the third transfer gates 131 to 140 are turned off, and the first transfer gates 111 to 115 and the second transfer gates 121 to 125 are turned on. Thereby, the output offset voltage of the first buffers 1 to 5 and the output offset voltage of the second buffers 6 to 10 can be simultaneously measured from the liquid crystal drive outputs OUT (1) to OUT (10).
[0048]
Note that as a configuration example of the first transfer gates 111 to 115, the second transfer gates 121 to 125, and the third transfer gates 131 to 140 in this embodiment, there is a CMOS type transfer gate.
[0049]
Alternatively, the first transfer gates 111 to 115 on the high potential side may be configured with P-channel MOS transistors, and the second transfer gates 121 to 125 on the low potential side may be configured with N-channel MOS transistors. . In this case, the area can be made smaller than that of a CMOS type transfer gate.
[0050]
In this embodiment, the case where the number of gradation reference potential inputs is five on the high potential side and five on the low potential side has been described. However, the same circuit configuration and operation can be described for cases other than five. . Similarly, the gradation potential can be explained with the same circuit configuration and operation even in cases other than 64 gradations.
[0051]
  (Embodiment 3)
  FIG. 3 is a circuit diagram showing a configuration of a liquid crystal driving circuit according to Embodiment 3 of the present invention.The BookIn the embodiment, in case of dot inversion driving, the gradation reference potential input is 5 high potential sides and 5 low potential sides, the display gradation of the liquid crystal panel is 64 gradations, and the number of liquid crystal driving outputs is 2n. Will be explained.
[0052]
In FIG. 3, the first buffers 1 to 5 for low impedance conversion of the high potential side gradation reference potential inputs VGH (1) to VGH (5), and the low potential side gradation reference potential input VGL (1). ) To VGL (5), the second buffers 6 to 10 for low impedance conversion, and the high potential side grayscale potentials VH (1) to VH (64) from the outputs of the first buffers 1 to 5 are generated. First resistance divider circuits 51 to 55 and second resistor dividers for generating low potential side gradation potentials VL (1) to VL (64) from the outputs of the second buffers 6 to 10 Circuits 56 to 60, gradation selection circuits 61 (1) to 61 (n) for selecting one of the gradation potentials VL (1) to VL (64) on the low potential side, and the high potential side Gradation selection circuit 6 for selecting one of the gradation potentials VH (1) to VH (64) (1) to 62 (n), one of the outputs of the gradation selection circuits 61 (1) to 61 (n), and one of the outputs of the gradation selection circuits 62 (1) to 62 (n) These are configured by third buffers 71 (1) to 71 (2n) which select either one and output as liquid crystal drive outputs OUT (1) to OUT (2n) after low impedance conversion. Further, a first transfer gate 81 (which connects an odd number of the high potential side gradation potentials VH (1) to VH (64) and one gradation reference potential input VGH (5) on the high potential side. 1) to 81 (32) are connected to the even-numbered gradation potential VH (1) to VH (64) on the high potential side and one gradation reference potential input VGL (1) on the low potential side. The second transfer gates 82 (1) to 82 (32) and one of the low potential side gradation potentials VL (1) to VL (64) and one gradation reference potential input VGL on the low potential side. Of the third transfer gates 83 (1) to 83 (32) for connecting (1) to the even-numbered one of the gradation potentials VL (1) to VL (64) on the low potential side and 1 on the high potential side. Fourth transfer gates 84 (1) to 84 (8) connecting the two gradation reference potential inputs VGH (5). And a fifth transfer gate 85 (between the division points of the first resistance dividing circuits 51 to 55 and the gradation potentials VH (1) to VH (64) on the high potential side. 1) to 85 (64), and sixth dividing points interposed between the dividing points of the second resistance dividing circuits 56 to 60 and the low potential side gradation potentials VL (1) to VL (64). Transfer gates 86 (1) to 86 (64).
[0053]
Next, with regard to the liquid crystal drive circuit configured as described above, the output operation of normal liquid crystal drive outputs OUT (1) to OUT (2n) will be described.
[0054]
First, the first transfer gates 81 (1) to 81 (32), the second transfer gates 82 (1) to 82 (32), the third transfer gates 83 (1) to 83 (32), and the fourth The transfer gates 84 (1) to 84 (32) are turned off, and the fifth transfer gates 85 (1) to 85 (64) and the sixth transfer gates 86 (1) to 86 (64) are turned on. . The gradation reference potential inputs VGH (1) to VGH (5) on the high potential side are subjected to low impedance conversion by the first buffers 1 to 5, and then the gradation potential on the high potential side is converted by the first resistance dividing circuits 51 to 55. VH (1) to VH (64) are generated, and the low potential side gradation reference potential inputs VGL (1) to VGL (5) are subjected to low impedance conversion by the second buffers 6 to 10, and then the second resistance. The dividing circuits 56-60 generate gradation potentials VL (1) -VL (64) on the low potential side.
[0055]
Subsequently, one of the low potential side gradation potentials VL (1) to VL (64) is selected by the gradation selection circuit 61 (1), and the high potential side is selected by the gradation selection circuit 62 (1). One of the gradation potentials VH (1) to VH (64) is selected, and the output of the gradation selection circuit 61 (1) and the gradation selection circuit 62 (1) of the third buffer 71 (1) are selected. Either one of the outputs is selected and low impedance conversion is performed, and then the liquid crystal drive output OUT (1) is output. Similarly, liquid crystal drive outputs OUT (2) to OUT (2n) are also output.
[0056]
Next, the measurement of the leakage current between the odd-numbered wiring and the even-numbered wiring in the gradation potentials VH (1) to VH (64) on the high potential side, and the gradation potential VL (1 on the low potential side) ) To VL (64), a method for measuring a leakage current between odd-numbered wirings and even-numbered wirings will be described. Here, the odd-numbered wiring and the even-numbered wiring in the grayscale potentials VH (1) to VH (64) on the high potential side are arranged adjacent to each other and the grayscale potential VL on the low potential side. It is assumed that the odd-numbered wiring and the even-numbered wiring in (1) to VL (64) are arranged adjacent to each other.
[0057]
First transfer gates 81 (1) to 81 (32), second transfer gates 82 (1) to 82 (32), third transfer gates 83 (1) to 83 (32), and a fourth transfer gate 84 (1) to 84 (32) are switched to the on state, and the fifth transfer gates 85 (1) to 85 (64) and the sixth transfer gates 86 (1) to 86 (64) are switched to the off state. Further, a high potential is input to the high-level gradation reference potential input VGH (5), and a low potential is input to the low-level gradation reference potential input VGL (1). Thereby, the adjacent ones of the gradation potentials VH (1) to VH (64) on the high potential side or the adjacent ones of the gradation potentials VL (1) to VL (64) on the low potential side. If there is a leak, a leak current flows between the terminal of the high-potential-side gradation reference potential input VGH (5) and the low-potential-side gradation reference potential input VGL (1). Leakage current can be measured.
[0058]
A configuration example of the first to sixth transfer gates in this embodiment is a CMOS type transfer gate.
[0059]
The first transfer gates 81 (1) to 81 (32), the fourth transfer gates 84 (1) to 84 (32), and the fifth transfer gates 85 (1) to 85 (85) on the high potential side. (64) is composed of a P-channel MOS transistor, the second transfer gates 82 (1) to 82 (32) on the low potential side, and the third transfer gates 83 (1) to 83 (32) The sixth transfer gates 86 (1) to 86 (64) may be composed of N-channel MOS transistors. In this case, the area can be made smaller than that of a CMOS type transfer gate.
[0060]
In the present embodiment, as a measurement of the leakage current, a high potential is input to the high potential side gradation reference potential input VGH (5), and a low potential is applied to the low potential side gradation reference potential input VGL (1). However, the high potential is inputted to one of the other high potential side gradation reference potential inputs VGH (1) to VGH (4) and the other low potential side gradation reference potential is inputted. A low potential may be input to one of the inputs VGL (2) to VGL (5). Also in this case, the leak current can be measured by the same operation.
[0061]
In this embodiment, the case where the number of gradation reference potential inputs is five on the high potential side and five on the low potential side has been described. However, the same circuit configuration and operation can be described for cases other than five. . Similarly, the gradation potential can be explained with the same circuit configuration and operation even in cases other than 64 gradations.
[0062]
【The invention's effect】
According to the present invention, it is possible to directly measure the output offset voltages of the plurality of first buffers and the output offset voltages of the plurality of second buffers.
[0063]
In addition, direct measurement of the output offset voltages of the plurality of first buffers and the output offset voltages of the plurality of second buffers can be simultaneously performed, which is efficient.
[0064]
In addition, leakage current between the plurality of first gradation potentials and the plurality of second gradation potentials can be measured.
[0065]
In addition, leakage current between a plurality of first gradation potentials and leakage current between a plurality of second gradation potentials can be measured.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a liquid crystal driving circuit according to Embodiment 1 of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a liquid crystal driving circuit in Embodiment 2 of the present invention.
FIG. 3 is a circuit diagram showing a configuration of a liquid crystal driving circuit according to Embodiment 3 of the present invention.
FIG. 4 is a circuit diagram showing a configuration of a liquid crystal driving circuit in the prior art.
[Explanation of symbols]
1-5 first buffer
6-10 second buffer
11-15 First transfer gate
21 to 25 Second transfer gate
31-35 Third transfer gate
41-45 Fourth transfer gate
51-55 1st resistance division circuit
56-60 second resistor divider circuit
61 (1) to 61 (n) gradation selection circuit
62 (1) to 62 (n) gradation selection circuit
71 (1) to 71 (2n) third buffer
81 (1) to 81 (32) first transfer gate
82 (1) to 82 (32) Second transfer gate
83 (1) to 83 (32) Third transfer gate
84 (1) to 84 (32) Fourth transfer gate
85 (1) to 85 (64) fifth transfer gate
86 (1) to 86 (64) Sixth transfer gate
111-115 First transfer gate
121-125 Second transfer gate
131-140 Third transfer gate
VGH (1) to VGH (5) High-level gradation reference potential input
VGL (1) to VGL (5) Tone reference potential input on the low potential side
VH (1) to VH (64) gradation potential on the high potential side
VL (1) to VL (64) gradation potential on the low potential side
OUT (1) to OUT (2n) Liquid crystal drive output

Claims

A plurality of high potential side grayscale reference potential inputs are reduced in impedance by a plurality of first buffers, and a plurality of high potential side grayscale potentials are generated by a plurality of first resistance dividing circuits. In a liquid crystal driving circuit for generating a plurality of low potential side gradation potentials by using a plurality of second resistance dividing circuits after lowering the potential side gradation reference potential input by a plurality of second buffers.
A plurality of first transfer gates interposed between each of the plurality of first buffer outputs and each of the plurality of low-potential-side gradation reference potential inputs;
A plurality of second transfer gates interposed between each of the outputs of the plurality of second buffers and each of the plurality of gradation reference potential inputs on the high potential side, and
A liquid crystal driving circuit configured to exclusively perform on / off control of the plurality of first transfer gates and on / off control of the plurality of second transfer gates.

The liquid crystal driving circuit according to claim 1, wherein the first and second transfer gates are constituted by CMOS transistors.

2. The liquid crystal driving circuit according to claim 1, wherein the first transfer gate is constituted by a P-channel MOS transistor, and the second transfer gate is constituted by an N-channel MOS transistor.

A plurality of high potential side grayscale reference potential inputs are reduced in impedance by a plurality of first buffers, and a plurality of high potential side grayscale potentials are generated by a plurality of first resistance dividing circuits. A plurality of low potential side gradation potentials are generated by a plurality of second resistance divider circuits after the impedance of the potential side gradation reference potential is reduced by a plurality of second buffers, and the generated high potential side And a liquid crystal driving circuit that outputs a liquid crystal driving output from a plurality of third buffers after selecting a gradation potential on the low potential side,
A plurality of first transfer gates interposed between each of the outputs of the plurality of first buffers and the same number of outputs of the third buffers;
A plurality of second transfer gates interposed between each of the outputs of the plurality of second buffers and each of the same number of outputs of the third buffer as different from the outputs of the third buffer;
A plurality of third transfer gates interposed between a connection point between the output of the third buffer and the plurality of first and second transfer gates and the third buffer, and
A liquid crystal driving circuit configured to exclusively perform on / off control of the plurality of first and second transfer gates and on / off control of the plurality of third transfer gates. .

5. The liquid crystal driving circuit according to claim 4, wherein the first, second and third transfer gates are composed of CMOS transistors.

5. The first transfer gate is composed of a P-channel MOS transistor, the second transfer gate is composed of an N-channel MOS transistor, and the third transfer gate is composed of a CMOS transistor. A liquid crystal driving circuit according to 1.

A plurality of high potential side grayscale reference potential inputs are reduced in impedance by a plurality of first buffers, and a plurality of high potential side grayscale potentials are generated by a plurality of first resistance dividing circuits. In a liquid crystal driving circuit for generating a plurality of low potential side gradation potentials by using a plurality of second resistance dividing circuits after lowering the potential side gradation reference potential input by a plurality of second buffers.
A plurality of first transfer gates interposed between each of the plurality of first buffer outputs and each of the plurality of low-potential-side gradation reference potential inputs;
A plurality of second transfer gates interposed between each of the outputs of the plurality of second buffers and each of the plurality of gradation reference potential inputs on the high potential side;
A plurality of first buffers respectively interposed between connection points of the outputs of the plurality of first buffers and the plurality of first transfer gates and outputs of the plurality of first buffers. 3 transfer gates,
A plurality of second buffers interposed between each of the connection points of the plurality of second buffer outputs and the plurality of second transfer gates and each of the plurality of second buffer outputs. 4 transfer gates, and
The high-potential-side gradation reference potential wiring and the low-potential-side gradation reference potential wiring are arranged adjacent to each other,
An output offset voltage measurement mode for exclusively performing on / off control of the plurality of first transfer gates and on / off control of the plurality of second transfer gates;
A leakage current measurement mode for exclusively performing on / off control of the plurality of first and second transfer gates and on / off control of the plurality of third and fourth transfer gates; A liquid crystal driving circuit characterized by the above.

The liquid crystal driving circuit according to claim 7 , wherein the first, second, third and fourth transfer gates are configured by CMOS transistors.

8. The liquid crystal driving circuit according to claim 7 , wherein the first and third transfer gates are constituted by P-channel MOS transistors, and the second and fourth transfer gates are constituted by N-channel MOS transistors.