JP3573055B2

JP3573055B2 - Display drive device, display device, and portable electronic device

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Publication number: JP3573055B2
Application number: JP2000082540A
Authority: JP
Inventors: 晶森田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-03-26
Filing date: 2000-03-23
Publication date: 2004-10-06
Anticipated expiration: 2020-03-23
Also published as: JP2000347635A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶やエレクトロ・ルミネセンスなどの表示体を駆動するための表示体駆動装置及び駆動方法に関する。詳しくは、表示体駆動装置の駆動出力の改善に関する。
【０００２】
【従来の技術】
図２１に、フラット表示装置７００の概略構成を示す。フラット表示装置７００は、液晶パネルなどのフラット表示体７１０、Ｘドライバ７２０、Ｙドライバ７３０、コントローラ７４０等を有している。Ｘドライバは、コントローラ７４０からの所定の制御信号７６０に基づいて、表示体１行分の表示データをデータ線７６１より取り込む。Ｙドライバは、コントローラ７４０からの指示により、表示体７１０の第１行目の走査電極から第Ｎ行目の走査電極に対し、順次、行選択電圧を印加する。これと対応して、Ｘドライバは、前記１行分の、表示データに応じた電圧を、表示体７１０の第１列から第Ｍ列の信号電極に出力する。このようにして表示データに応じた表示が実現される。
【０００３】
ここで、従来の表示体駆動装置（例えばＸドライバ）を検討してみる。例えば、特開平４−１０７５９４号公報を検討する。ここでは、第１図１０、第３図１３に示されるように、演算増幅器が用いられている。しかし、差動部に用いるトランジスタとしてＮチャンネル又はＰチャンネルいずれか一方のものを用いた増幅器のみを採用している。このため、この演算増幅器によれば、入力電圧に対する出力電圧の応答をみた場合、図２２のように、例えば正の電源電位付近において、非線型動作領域８２０が存在していた。この特性だと、高階調値のデータに対応して高電圧を信号電極に出力しようとしたとしても、それに見合った十分な電圧を印加することができない。結果、要求される階調表示を得ることが困難となる。図２２ではＮチャンネルトランジスタによる差動部をもつ演算増幅器について示したが、Ｐチャンネルトランジスタの場合でも図２３の様に逆の同様な問題が存在する。
【０００４】
また、隣り合った信号電極（図２１でいえば、例えば７１１と７１２）に、同一の極性をもつ電圧を印加し、次の表示周期でその反対の極性の電圧を印加するような駆動方法に対応する表示体駆動装置（Ｘドライバ）についてみると、例えば特開平８−１２２７３３号公報に別の態様を見ることができる。ここでは、電流を吸い込むタイプのアンプＡ（９）と電流を吐き出すタイプのアンプＢ（１０）を備え、ＣＬに印加すべき電圧に応じて、スイッチＳＡ（１１）とスイッチＳＢ（１２）を開閉制御して、アンプＡ（９）とアンプＢ（１０）を使い分けるものが開示されている。これは、回路的に分離された２種のアンプについて、離散的に接続切り換えを行うものであるので次の様な問題を有していた。すなわち、スイッチＳＡ（１１）とスイッチＳＢ（１２）の２つのスイッチの開閉制御は、片方がオンの場合には理想的には他方はオフであり、その切り替わりは同時に行われるべきである。しかし、厳密にみると、両方のスイッチがオンあるいは両方のスイッチがオフという瞬間が生じる可能性を否定することはできない。この場合、出力ショートあるいは出力オープンの問題が発生する。また仮に、上手に開閉制御が実現できたとしても、個体差をもつ２つのアンプを組み合わせるものであるから、図２４に示すように、継ぎ目の電位不一致による非線型部８９０を生じ、表示ムラ、表示バラツキを発生していた。
【０００５】
また、図示はしないが従来技術における、演算増幅器への入力電圧を選択する回路では、個々のトランジスタに電源電圧が印加される可能性があるため、電源電圧の耐圧を持つトランジスタを用いなければならず、その結果大きな回路面積を必要としていた。
【０００６】
また、１つの出力にＰチャネル又はＮチャネルのどちらか一方の差動部を持つ演算増幅器を用い、前記差動出力と前記差動出力との容量結合により動作する電流源により出力を形成して正／負出力を行う場合、前記容量結合に用いる容量が必要とする面積が、出力トランジスタ大きさに対し、数倍の面積を必要とするため、大きな回路面積の領域を必要としていた。
【０００７】
また、図２５のように前記差動出力（９１２）と、前記容量結合（９２０）により動作する電流源（９３０）とにより出力を形成している片チャンネルタイプの演算増幅器（９００）においては、出力の線型動作領域が狭くなる傾向にあるため、電源電圧Ｖｄｄを上げるか、または、トランジスタのしきい値電圧を下げる方法が用いらなければならなかった。また、出力に定電流源（９３０）が必要なため、常に出力に電流を供給し、多くの電流が必要だった。
【０００８】
【発明が解決しようとする課題】
従来技術による表示体駆動では次の点が課題として指摘される。
【０００９】
すなわち、演算増幅器の非線型動作領域にあっては、階調データに見合った電圧を液晶等に印加できず、要求される階調表示を得ることができなかった。
【００１０】
また、異なる極性の特性をもつ演算増幅器を組み合わせて非線型動作領域をカバーするという発想による駆動においては、出力ショート／出力オープンが発生しうるという問題があった。加えて、組み合わせた演算増幅器が切換わるとき、切り替わりの継ぎ目の電位の不一致により非線型な部分が生じる。これにより、滑らかな階調の変化を得ることができず、表示ムラ、表示バラツキを生ずるという問題があった。
【００１１】
また、電源電圧以上の耐圧を持つトランジスタを用いなければならず、その結果大きな回路面積を必要としていた。大容量を必要とする回路においても回路面積が大きいという問題があった。定電流源（９３０）を必要とする回路の場合には常に多くの電流消費がされているという問題があった。
【００１２】
本願発明は、これらの課題を解決し、出力ショート／出力オープンの問題を解決しつつ、
低電圧側から高電圧側まで全般にわたって線形性を確保し、これにより階調データに見合った電圧を的確に印加できる表示体駆動装置を提案するものである。そして、この装置を使うことにより、表示ムラ・表示バラツキの少ない、要求される階調表示を得ることも目的の一つである。
【００１３】
また、小耐圧のトランジスタで足りる構成とし、あるいは、大きな容量を必要としない構成とし、その結果、回路面積を小さくすることも課題の一つである。更に、従来に消費電流を抑えることも課題の一つである。
【００１４】
【課題を解決するための手段】
発明者は、上記課題を解決するために次の特徴を有する手段を講じた。すなわち、本願発明は、表示体表示の階調データに基づいて液晶に電圧を印加し所定の駆動をする表示体駆動装置において、
極性信号に基づいて極性制御信号を生成する極性制御回路と、
階調データたる入力信号と前記極性制御信号とに基づいて、入力電圧発生回路から供給された複数の基準電圧又は入力選択回路内で作成された複数の基準電圧、の中から液晶駆動のための所定の基準電圧を選択する前記入力選択回路と、
前記入力信号と前記極性制御信号とに基づいて、演算増幅器の出力電位が入力電位に追従しなくなる非線型動作領域を識別し、非線型領域の入力電位を前記演算増幅するときには前記演算増幅器の出力信号の電流を補うためのオフセット電流発生制御信号を出力する非線型領域識別回路と、
前記入力選択回路が選択した前記基準電圧を入力し、これに応じて演算増幅した出力信号を出力端子に出力する前記演算増幅器と、
前記非線型領域識別回路が出力したオフセット電流発生制御信号に基づいて、前記演算増幅器の出力端子における電流を補うオフセット電流発生回路と、
を有し、
前記非線型領域識別回路は、
前記演算増幅器の入出力特性の線型性が外れる度合いに応じて前記オフセット電流の量が変化するようオフセット電流発生制御信号を出力し、前記階調データたる入力信号の値に応じて前記オフセット電流発生制御信号を決定することを特徴とする。
【００１５】
これにより、オフセット電流発生回路が出力する補足的電流により、従来非線型であった電圧領域を線形に補正して出力端子に出力することができる。これにより低電圧側から高電圧側まで全般にわたって線形性を確保することができ、階調データに見合った電圧を的確に印加することができる。また、従来のように定常的に多くの電流を流す必要がない。また、トランジスタの性能バラツキによる出力のバラツキを、互いに補正するように作用するので精度のよい演算増幅出力を得ることができる。加えて差動部のサイズを小さくすることもできる。また、従来のような離散的な制御ではなく連続的な制御であるから、高速動作が可能となる。
【００１７】
これにより、非線型な領域において、線形な特性に近づけることができる。
【００１９】
さらに、データに応じて予め先行してオフセット電流の量を補正することができ、レスポンスのよい線型補正ができる。
【００２０】
また、前記に記載の表示体駆動装置において、前記非線型領域識別回路は、階調データたる入力信号の所定の上位ビットに基づき前記オフセット電流発生制御信号を決定することを特徴とする。
【００２１】
デジタルデータによりオフセット電流の発生量を決定するので比較的簡易な回路構成によることができる。
【００２２】
前記に記載の表示体駆動装置において、前記非線型領域識別回路は、前記極性制御信号が所定の値であるとき、前記オフセット電圧側を選択するようにトランジスタ（４２３、４３３）を導通制御し、前記極性制御信号が前記所定の値とは逆極性を示す値であるとき、前記オフセット電流発生回路が電流を流さない極性の電源電圧を選択するようトランジスタ（４２６、４３６）を導通制御するよう構成されたこと特徴とする。
【００２３】
これにより、前記出力オープン／出力ショートの問題は発生することはない。
【００２４】
前記に記載の表示体駆動装置において、前記極性制御回路は、偶数列用の極性制御信号と奇数列用の極性制御信号と含む極性制御信号を生成することを特徴とする。
【００２５】
これらの偶数列用と奇数列用の極性制御信号は、ドット反転制御方式による液晶表示体の駆動に供することができる。
【００２６】
前記に記載の表示体駆動装置において、前記極性制御回路は、極性信号の論理レベルに応じて論理的に反転関係にある表示体の偶数列用の極性制御信号と奇数列用の極性制御信号とを作成し、更に、電圧変換回路を有することを特徴とする。
【００２７】
これにより、極性制御信号を電気信号レベルの異なる信号として次段に伝えることができる。
【００２８】
本願発明は、前記演算増幅器は互いに極性の異なるトランジスタを有する第１の差動部と第２の差動部を有し、前記演算増幅器への入力信号が前記第１の差動部の出力特性が非線型となる範囲内にある場合には前記オフセット電流発生回路と前記第２の差動部とが増幅動作し、前記演算増幅器への入力信号が前記第２の差動部の出力特性が非線型となる範囲内にある場合には前記オフセット電流発生回路と前記第１の差動部とが増幅動作し、前記演算増幅器への入力信号が前記第１の差動部および前記第２の差動部の出力特性のいずれもが線型となる範囲内にある場合には、前記第１の差動部と前記第２の差動部とが増幅動作しつつ、前記第１の差動部と前記第２の差動部により出力を引き合う増幅動作をすることを特徴とする。
【００２９】
これにより、演算増幅器毎の特性バラツキがあったとしても、お互いカバーしあって、全体として線形な特性を得ることができる。
【００３０】
前記に記載の表示体駆動装置において、前記オフセット電流発生回路は前記演算増幅器の内部に設けられたことを特徴とする。
【００３１】
オフセット電流発生回路は、オフセット電流を補うべき出力端子の直近にあるから、回路配線をシンプルにすることができ、かつ、配線インピーダンスも小さくすることができる。
【００３２】
前記に記載の表示体駆動装置において、前記演算増幅器はＰチャネルトランジスタの差動部及びＮチャネルトランジスタの差動部を有し、前記非線型領域識別回路及びオフセット電流発生回路は、前記演算増幅器から出力すべき電位が低電位側であるときには前記演算増幅器の出力端子へ電荷を供給するようにオフセット電流を供給し、高電位側であるときには前記出力端子から電荷を抜くように前記オフセット電流を補うことを特徴とする。
【００３３】
これにより、常にオフセット電流を流す必要はなく、最小限のオフセット電流を流すことで目的が達成できる。
【００３４】
前記に記載の表示体駆動装置は、半導体集積回路であることを特徴とする。
コンパクト化に寄与し、かつ表示装置を構成する際の実装等に便利である。
【００３５】
また本願発明は、前記記載の表示体駆動装置と液晶表示体とを備える表示装置、又は、前記記載の表示装置を備える携帯電子機器も含む。
【００３６】
表示装置及び携帯電子機器が要求する、回路の小ささ、消費電流の低さ、表示ムラ・表示バラツキの少なさに、本願発明は応えることができる。
【００３７】
更に、表示体表示の階調データに基づいて電圧を液晶に印加し所定の駆動をする表示体駆動装置において、極性信号に基づいて極性制御信号を生成する極性制御回路と、階調データたる入力信号と前記極性制御信号とに基づいて、入力電圧発生回路から供給された複数の基準電圧又は入力選択回路内で作成された複数の基準電圧、の中から液晶駆動のための所定の基準電圧を選択する前記入力選択回路と、前記入力選択回路が選択した前記基準電圧を入力し、これに基づいて演算増幅器の出力電位が入力電位に追従しなくなる非線型動作領域を識別し、非線型領域の入力電位を前記演算増幅するときには前記演算増幅器の出力信号の電流を補うためのオフセット電流発生制御信号を出力する非線型領域識別回路と、
前記入力選択回路が選択した前記基準電圧を入力し、これに応じて演算増幅した出力信号を出力端子に出力する前記演算増幅器と、前記非線型領域識別回路が出力したオフセット電流発生制御信号に基づいて、前記演算増幅器の出力端子における電流を補うオフセット電流発生回路と、を有することを特徴とする。
【００３８】
これによれば、非線型領域識別回路は、演算増幅器に入力される電圧を直接取込み非線型領域を判定する。このため、より正確な線形補正をすることができる。
【００３９】
【発明の実施の形態】
（最良の実施の形態）
本発明の表示体駆動装置は、主として液晶表示体を、更に詳しくはＴＦＴ液晶パネル等のアクティブ・マトリクス液晶表示体を、駆動し表示するための駆動装置として用いられる。また、エレクトロ・ルミネセンス（ＥＬ）の駆動に適用してもよい。このような表示体駆動装置の最良の実施の形態は図４に示される。図４において、前記表示体駆動装置は、極性制御回路３５、入力電圧発生回路３９、入力選択回路３３、非線型領域識別回路３４、オフセット電圧発生回路４０及び演算増幅器３７を有する。
【００４０】
この表示体駆動装置は、入力信号１及び極性信号２を扱い、出力信号８を出力する。
【００４１】
入力信号１は、表示体の１画素毎の表示上の階調値を表す信号である。通常、複数ビットからなるデータ信号であり、原始的にはコントローラ７４０から送出され、所定の制御信号のタイミングに従い入力される。
【００４２】
極性信号２は、信号電極に出力される電圧がセンター電圧（図示なし）に対し正負どちらの極性の電圧であるかを表すものである。液晶は交流駆動をする必要がある。交流駆動には、ライン反転制御やドット反転制御の駆動方式が提案されている。ここで、互いに隣り合った列の信号電極に出力された電圧ついて検討してみるに、ライン反転制御方式によって液晶表示体の駆動をする場合には、互いに同じ極性の電圧を印加している。一方、ドット反転制御方式によって駆動をする場合には、正負の逆極性の電圧をそれぞれ印加している。従って、ドット反転制御で駆動する場合には、偶数列と奇数列とが逆極性となるようにお互い関連性を持たせながら電圧の極性制御をする必要がある。この場合、極性信号に基づいて、偶数列に向けて送られる正負極性信号や奇数列に向けて送られる正負極性信号を別個に作成しておくと便利である。
【００４３】
出力信号８は、液晶パネル７１０等の表示体の信号電極に出力され、これによって液晶等を駆動する。
【００４４】
極性制御回路３５は、極性信号２に基づいて極性制御のための信号を生成する回路である。例えば、図９や図１０などに示すような回路がある。ここでは、極性信号ＰＯＬ（８１、１００）の論理レベルに応じて、偶数列用の極性制御信号（９６、９７、１１４、１１５）や、奇数列用の極性制御信号（９４、９５、１１２、１１３）を作成する。図９、図１０その他の何れの回路でもよいが、最良の実施形態としては図１０に示す回路を用いる。タイミング信号ＬＰ（１０１）との関係をも加味した上で極性制御ができるからである。
【００４５】
入力電圧発生回路３９は、液晶表示体を駆動するための、複数の基準電圧を発生する回路である。入力電圧発生回路３９からは、互いに異なる値をもつ複数の基準電圧、例えばＶ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６及びＶ７、が出力される。ここでは、電源電位と接地間とを抵抗で分割した電位を基準電圧として用いてもよい。また、温度補正のために、駆動対象である液晶等の温度係数に応じて補正した基準電圧を作成し出力してもよい。更に、ユーザの指示によって出力電圧を変更しコントラスト調整をする機能を含ませてもよい。
【００４６】
入力選択回路３３は、入力信号と極性制御信号とに基づいて、入力電圧発生回路３９から供給された複数の基準電圧あるいは入力選択回路内で作成された複数の基準電圧の中から液晶駆動の為の所定の基準電圧を選択する回路である。例えば、図１２や図１４などに示すような回路がある。ここでは、入力信号Ｄ＜０＞、Ｄ＜１＞、ＸＤ＜０＞、ＸＤ＜１＞を入力し、これに基づいてデコードをし、Ｖ０乃至Ｖ７のうち一の基準電圧を選択している。更に、極性制御信号ＰＯＬＰ、ＰＯＬＮによって極性に応じた出力を実現している。図１２、図１４その他の何れの回路でもよいが、最良の実施形態としては図１２に示す回路を用いる。図１４と比べて、ウエルの分割が少なくて済むので、チップ面積を小さく出来、コスト安となるからである。
【００４７】
オフセット電圧発生回路４０は、オフセット電流制御用の電圧源であり、異なる値をもつ複数の電圧を出力する。前記オフセット電圧発生回路４０は、電源電位と接地間とを抵抗で分割した電位を出力として用いてもよい。駆動対象である液晶等の温度係数に応じて補正した電圧を出力してもよい。
【００４８】
非線型領域識別回路３４は、次段で用いる演算増幅器の入力電圧に対する出力電圧の特性に対応した動作をする。すなわち、前記入出力特性のうち非線型に動作する領域、例えば図１９の０Ｖ付近及び１０Ｖ付近、図２２の領域８２０及び図２３の領域８５０、の電圧を出力する場合と、線形に動作する領域の電圧を出力する場合とを識別する。そして、非線型領域の電圧を出力すべきときには、図１９、図２２及び図２３等で示される線形性から外れる度合いに応じて出力信号の電流量を補うように信号を出力するものである。
【００４９】
非線型領域識別回路は図１５、図１６その他の何れの回路でもよいが、最良の実施形態としては図１５に示す回路を用いる。因みに図１５は偶数列用の非線型領域識別回路のみ記載している。図１５の回路に依れば、トランジスタ４２１、４２２、４２４、４２５から構成されるデコード回路と、電流補充のための接続制御を行うトランジスタ４２３とを回路設計上独立させることができるので、接続制御を行うトランジスタ４２３に影響を与えることなくデコード回路部分の設計変更を行うことができる等の利点がある。尚、トランジスタ４３１、４３２、４３４、４３５とトランジスタ４３３との関係についても同様である。
【００５０】
演算増幅器７は、演算増幅部本体とオフセット電流発生回路６とを有する。演算増幅器７の実施の形態は例えば図１８に示される。演算増幅器７は差動部１、差動部２、出力部を有する演算増幅部本体と、オフセット電流発生回路６を有する。演算増幅器７は、入力端子５０２で入力選択回路から出力された電位を入力し、これに応じて演算増幅し出力端子５０６に出力信号８を出力する。出力信号が入力電位に追従しなくなる非線型動作領域に入ると、オフセット電流発生回路６で補足的に出力端子５０６に電流を流してやり、結果的に非線型動作領域であっても出力が入力に追従するようになる。
【００５１】
ここで演算増幅器７の動作特性について少し具体的に説明していく。差動部１において、入力端子５０２が電源端子ＶＤＤ５０１の電位に近くなるに従い、出力端子ＯＵＴ５０６も電源端子ＶＤＤ５０１の電位に近くなる。
【００５２】
このとき、トランジスタ５１３のソース電位も同時に電源端子ＶＤＤ５０１の電位に近くなる。これに従い、トランジスタ５２１のゲート電位がトランジスタ５１３のソース電位よりも低くなることが出来なくなり、トランジスタ５２１は、常時オフ状態となる。このため、出力端子ＯＵＴ５０６がある一定の電位よりも上がらなくなる。
【００５３】
また、差動部２において、入力端子ＩＮ５０２が負の電源端子ＶＳＳ５０３の電位に近くなるに従い、出力端子ＯＵＴ５０６も前記端子ＶＳＳ５０３の電位に近くなる。
【００５４】
このとき、トランジスタ５１８のソース電位も同時に前記端子ＶＳＳ５０３の電位に近くなるため、トランジスタ５２２のゲート電位がトランジスタ５１８のソース電位よりも高くなることが出来なくなり、トランジスタ５２２は、常時オフ状態となる。このため、出力端子ＯＵＴ５０６がある一定の電位よりも下がらなくなる。
【００５５】
図１８の演算増幅器で、例えば、電源端子ＶＤＤ５０１の電位を１０Ｖとし、負の電源端子ＶＳＳ５０３の電位を０Ｖとし、端子ＯＦＦ＿Ｐ５０７を電源端子ＶＤＤ５０１と同一の電位に固定し、端子ＯＦＦ＿Ｎ５０８を前記端子ＶＳＳ５０３と同一の電位に固定する。すなわち、オフセット電流発生回路が無いあるいは機能していない場合である。図１９は、この場合の演算増幅器において、試験的に、時点０ｍｓから１０ｍｓの間に入力電圧を０Ｖから１０Ｖにスイープ変化させた場合に出力端子５０６が如何に追従するかを表している。図１９に示すよう、出力が０Ｖ付近と１０Ｖ付近で追従して変化していないことが分かる。
【００５６】
一方、オフセット電流発生回路を有効あらしめた場合はどうか検討してみる。すなわち、非線型領域識別回路を機能させ、演算増幅器が追従しなくなる非線型動作領域において、端子ＯＦＦ＿Ｐ５０７と端子ＯＦＦ＿Ｎ５０８を制御し、トランジスタ５２１とトランジスタ５２２に電流を流し、出力端子に補足的に電流を流す場合である。この場合の入力に対する出力の追従特性を示したのが図２０である。図１９に示した特性とは異なり、０Ｖおよび１０Ｖ付近でも、出力が、入力に追従して変化していることが分かる。
【００５７】
最良の実施の形態たる図４の動作について再度整理する。極性制御回路３５は極性信号２に応じて極性制御信号を出力する。入力選択回路は、前記極性制御信号と、入力信号と、入力電圧発生回路３９の出力である複数の基準電圧を入力し、これらの信号に基づいて所定の基準電圧を選択し演算増幅器に出力する。一方、非線型領域識別回路は、オフセット電圧発生回路からの複数の電圧を入力しつつ、極性制御回路からの極性制御信号と入力信号とに基づいて、非線型動作領域を識別し、出力信号の電流を補うようなオフセット電流が必要かどうかを判定する。このようなオフセット電流が必要な場合には、演算増幅器内部のオフセット電流発生回路６にその旨の制御信号が出力される。演算増幅器は、入力選択回路３３から出力された出力電圧と、制御信号を受けたオフセット電流発生回路３６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号３８として出力することが出来る。
【００５８】
これによって、演算増幅器において出力が入力に追従しなくなる領域を無くすることが出来る。また、線形動作領域のように通常の場合には、図４の演算増幅器の入力端子５０２と出力端子５０６が概略同じ電位になることを前提としているので、トランジスタ５２１及びトランジスタ５２２に流す電流を少なくあるいは無くすることができるため、従来技術のように定常的に多くの電流を流す必要がない。
【００５９】
また、差動部１において、Ｎチャネルトランジスタで構成される差動部および差動部２においてＰチャネルトランジスタで構成される差動対と演算増幅器では、両方で構成される差動部を用いているため、トランジスタの性能バラツキによる出力バラツキを、トランジスタ５２１およびトランジスタ５２２に流れる電流により互いに補正するため、演算増幅器の出力バラツキを小さくすることが出来る。
【００６０】
また、精度の向上により差動部のサイズを小さくすることが可能である。
【００６１】
さらに、電源電圧範囲において入力に出力が追従できるため、従来技術のように演算増幅器の出力について切替え用のスイッチを用いて切り換える必要も無い。従来技術のように離散的な切り換え制御でなく連続的に制御しているので高速動作が可能となる。また、従来技術のようにトランジスタのしきい値電圧をわざわざ下げる必要も無い。
【００６２】
（他の実施の形態）
図１は本発明の第２の実施の形態を示す。図１において、表示体駆動装置は、極性制御回路５、入力選択回路３、非線型領域識別回路４及び演算増幅器７を有する。
【００６３】
入力選択回路３は例えば図１１や図１３に示されるような回路で実現される。入力選択回路３は液晶表示体を駆動するための、互いに異なる値をもつ複数の基準電圧を作成する回路を含む。ここでは、電源電位と接地間とを抵抗で分割した電位を基準電圧として作成しもよい。また、温度補正のために、駆動対象である液晶等の温度係数に応じて補正した基準電圧を作成し出力してもよい。更に、ユーザの指示によって出力電圧を変更しコントラスト調整をする機能を含ませてもよい。入力選択回路３は、入力信号と極性制御信号とに基づいて、入力選択回路内で作成された複数の基準電圧の中から液晶駆動の為の所定の基準電圧を選択する回路である。ここでは、入力信号Ｄ＜０＞、Ｄ＜１＞、ＸＤ＜０＞、ＸＤ＜１＞を入力し、これに基づいてデコードをし、Ｖ０〜Ｖ３及びＶ４〜Ｖ７のうちそれぞれ１つの基準電圧を選択している。更に、極性制御信号ＰＯＬＰ、ＰＯＬＮによって極性に応じた出力を実現している。極性制御回路５及び演算増幅器７の構成は、最良の実施形態と同様である。
【００６４】
極性制御回路５は極性信号２に応じて極性制御信号を出力する。入力選択回路は、前記極性制御信号と、入力信号とを入力し、これらの信号に基づいて内部で作成された複数の基準電圧のうち所定の電圧を選択し演算増幅器に出力する。一方、非線型領域識別回路は、極性制御回路からの極性制御信号と入力信号とに基づいて、非線型動作領域を識別し、出力信号の電流を補うようなオフセット電流が必要かどうかを判定する。このようなオフセット電流が必要な場合には、前記非線型識別回路から、演算増幅器内部のオフセット電流発生回路６にその旨の制御信号が出力される。演算増幅器は、入力選択回路３から出力された出力電圧と、制御信号を受けたオフセット電流発生回路６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号８として出力することが出来る。
【００６５】
図２は本発明の第３の実施の形態を示す。第３の実施の形態は、図１に示す第２の実施の形態に対し、入力電圧発生回路１９を更に設け、図１２や図１４の如き入力選択回路１３に複数の基準電圧を供給するものである。これにより、オフセット電流発生回路６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号８として出力することが出来る。
【００６６】
図３は本発明の第４の実施の形態を示す。第４の実施の形態は、図１に示す第２の実施の形態に対し、オフセット電圧発生回路３０を更に設け、非線型領域識別回路２４に対し、オフセット電流制御用の、異なる値をもつ複数の電圧を出力するものである。これにより、オフセット電流発生回路２６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号２８として出力することが出来る。
【００６７】
図５は本発明の第５の実施の形態を示す。第５の実施の形態は、図１に示す第２の実施の形態と比較して、非線型領域識別回路４４は入力選択回路４３の出力電圧をもとに識別を行っている点が異なる。
【００６８】
非線型領域識別回路４４の例としては、図１７の様な回路を用いることができる。ＩＮ４８３は入力選択回路からの信号を入力する端子である。ＯＦＦＮ４８６とＯＦＦＰ４８７は、オフセット電流制御用の信号を出力する端子である。入力端子ＶＲＥＦＰ４８２と入力端子ＶＲＥＦＮ４８５は、オフセット電圧入力端子である。ＶＤＤ４８１とＧＮＤ４８４は、電源端子である。トランジスタ４９１、４９４及び４９５はＰチャネルトランジスタであり、トランジスタ４９２、４９３及び４９６はＮチャネルトランジスタである。
【００６９】
例えば、入力信号ＩＮ４８３の電位が下降してきた場合について想定する。トランジスタ４９３のゲートの電位はこれに対応して下降する。このことにより、トランジスタ４９３のソース−ドレイン間に流れる電流は減少する。このとき、トランジスタ４９１のゲートに接続されているＶＲＥＦ４８２は変化しないため、トランジスタ４９１は定電流を流そうと働くので、トランジスタ４９１のドレイン−ソース間の抵抗は減少する。よって、信号ＯＦＦＮ４８６はＶＤＤ４８１に近づくように上昇をする。
【００７０】
また、別の角度からの説明をする。ＶＲＥＦＰ４８２に適切な電位が与えられている時、入力信号ＩＮ４８３が前記演算増幅器の線形領域に対応する領域にあるときは、ＯＦＦＮ４８６がＮチャネルトランジスタのしきい値電位よりも、少しだけ（例えば０．１Ｖ）高い電位になるように各々のトランジスタサイズを設定し、入力信号ＩＮ４８３が前記演算増幅器のＧＮＤ４８４電位付近にある非線型動作領域にあるときには、ＯＦＦＮ４８６の電位がＮチャネルトランジスタのしきい値よりも大きく（例えば１．０Ｖ）高い電位になるように、それぞれのトランジスタサイズを与えることにより、ＯＦＦＮ４８３につながるＮｃｈのトランジスタには、線形領域では、ほとんど電流を流さずにでき、非線型領域では、大きな電流を流すことが出きる。
【００７１】
ＶＲＥＦＮ４８５に適切な電位が与えられている時、入力信号ＩＮ４８３が前記演算増幅器の線形領域に対応する領域にあるときは、ＯＦＦＰ４８７がＰチャネルトランジスタのしきい値電位よりも、少しだけ（例えば０．１Ｖ）低い電位になるように各々のトランジスタサイズを設定し、入力信号ＩＮ４８３が前記演算増幅器のＶＤＤ４８１電位付近にある非線型動作領域にあるときには、ＯＦＦＰ４８７の電位がＰチャネルトランジスタのしきい値よりも大きく（例えば１．０Ｖ）低い電位になるように、それぞれのトランジスタサイズを与えることにより、ＯＦＦＰ４８７につながるＰｃｈのトランジスタには、線形領域では、ほとんど電流を流さずにでき、非線型領域では、大きな電流を流すことが出きる。これにより、オフセット電流発生回路４６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号４８として出力することが出来る。
【００７２】
図６は本発明の第６の実施の形態を示す。第６の実施の形態は、図５に示す第５の実施の形態に対し、入力電圧発生回路５９を更に設け、図１２や図１４の如き入力選択回路５３に複数の基準電圧を供給するものである。これにより、オフセット電流発生回路５６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号５８として出力することが出来る。
【００７３】
図７は本発明の第７の実施の形態を示す。第７の実施の形態は、図５に示す第５の実施の形態に対し、オフセット電圧発生回路７０を更に設け、非線型領域識別回路６４に対し、オフセット電流制御用の、異なる値をもつ複数の電圧を出力するものである。これにより、オフセット電流発生回路６６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号６８として出力することが出来る。
【００７４】
図８は本発明の第８の実施の形態を示す。第８の実施の形態は、図６に示す第６の実施の形態に対し、オフセット電圧発生回路８０を更に設け、非線型領域識別回路７４に対し、オフセット電流制御用の、異なる値をもつ複数の電圧を出力するものである。これにより、オフセット電流発生回路７６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号７８として出力することが出来る。
【００７５】
図９は、本発明の極性制御回路の第１例である。図９に示すように、極性信号であるＰＯＬ８１は、フリップフロップ８２のクロック入力に接続され、前記フリップフロップ８２の反転出力であるＸＱは、前記フリップフロップ８２の入力Ｄに接続されている。前記ＰＯＬ８１の状態変化により、前記フリップフロップ８２のＱおよびＸＱはそれぞれ、高電圧レベル（以下、Ｈレベルまたは単にＨと称す），低電圧レベル（以下、Ｌレベルまたは単にＬと称す）およびＬレベル，Ｈレベルと変化する。前記フリップフロップ８２の出力Ｑは、論理回路８６の入力とバッファ８３の入力に接続される。前記バッファ８３の出力はバッファ８４の入力に接続される。前記バッファ８４の出力はバッファ８５の入力に出力される。バッファ８５の出力は前記論理回路８６と論理回路８７に接続される。
【００７６】
前記論理回路８６は、論理積を実現する回路でも良く、前記論理回路８７は、論理和を実現する回路でもよい。前記バッファ８３、前記バッファ８４及び前記バッファ８５は、信号の遅延を目的としている。したがって、バッファでなくとも、インバーターや、遅延素子といった回路でもよい。また、前記遅延素子は、何段になってもよい。
【００７７】
前記論理回路８６の出力は、その立ち上りが、前記論理回路８７の出力に対し、前記バッファ８３、前記バッファ８４及び前記バッファ８５の遅延時間分だけ遅れる。また、立ち下がりは、前記バッファ８３、前記バッファ８４及び前記バッファ８５の遅延時間分だけ早くなる。
【００７８】
前記極性信号の電源系と、極性制御信号として要求される信号の電源系が異なる場合には、内部前記論理回路８６の出力にレベルシフタ８８を接続し、前記論理素子８７の出力に、レベルシフタ８９を接続する。
【００７９】
前記レベルシフタ８８の出力はバッファ９０の入力に接続され、前記レベルシフタ８９の出力はバッファ９１に接続される。
【００８０】
前記極性信号の電源系と、極性制御信号として要求される信号の電源系が同じ場合には、前記論理回路８６の出力を前記バッファ９０の入力に接続し、前記論理回路８７の出力を前記バッファ９１の入力に接続してもよい。
【００８１】
前記バッファ９０の出力は奇数出力のＰチャネルトランジスタの極性制御端子のＰＯＬ＿Ｐ＿ＯＤＤ９４と論理回路９２に接続され、前記バッファ９１の出力は奇数出力のＮチャネルトランジスタの極性制御端子のＰＯＬ＿Ｎ＿ＯＤＤ９５と論理回路９３に接続される。
【００８２】
前記論理回路９２と前記論理回路９３の他方の入力には、出力形式選択信号であるＭＯＤＥ９８が接続される。ここで、例として示すＭＯＤＥ９８による入力信号は、前記極性制御信号として要求される電源系と同じ場合である。図示はしないが、もし、ＭＯＤＥ９８と前記極性制御信号として要求される電源系と異なる場合には、ＭＯＤＥ９８と論理回路９２及び論理回路９３との間に、レベルシフタを付加しても良い。前記論理回路９２の出力は、偶数出力のＰチャネルトランジスタの極性制御端子のＰＯＬ＿Ｐ＿ＥＶＥＮ９６に接続される。前記論理回路９２の出力は、偶数出力のＮチャネルトランジスタの極性制御端子のＰＯＬ＿Ｎ＿ＥＶＥＮ９７に接続される。
【００８３】
前記論理回路９２と前記論理回路９３が排他的論理和の機能を持つとき前記ＭＯＤＥ９８がＨの時は、前記バッファ９０と前記バッファ９１の出力を論理反転し、隣り合った出力が逆の極性を出力する様に制御できる。
【００８４】
また、前記ＭＯＤＥ９８がＬの時は、前記バッファ９０と前記バッファ９１の出力をそのまま出力するため、隣り合った出力が同じ極性を出力する様に制御できる。また、ＭＯＤＥ９８を入力しない場合、前記論理回路９２と前記論理回路９３をインバータにすることで、隣り合った出力が逆の極性を出力する様に制御してもよい。また、前記論理回路９２と前記論理回路９３をバッファにすることで、隣り合った出力が同じ極性を出力する様に制御してもよい。
【００８５】
図１０は、本発明の極性制御回路の第２例である。図１０に示すように、極性信号であるＰＯＬ１００はフリップフロップ１０２のＤ入力に接続される。前記フリップフロップ１０２のクロック入力は、極性タイミング信号であるＬＰ１０１に接続される。前記ＬＰ１０１の状態変化により、前記フリップフロップ１０２のＱおよびＸＱはそれぞれ、前記ＰＯＬ１００と同一の論理状態および前記ＰＯＬ１００とは逆の論理状態へと変化する。
【００８６】
前記フリップフロップ１０２の出力Ｑは、論理回路１０４の入力と、論理回路１０５の接続される。前記ＬＰ１０１はインバータ１０３の入力へ接続され、前記インバータ１０３の出力は前記論理回路１０４と前記論理回路１０５の他方の入力に接続され、前記ＬＰ１０１のＨの期間分だけ立ち上りを遅らせることができる。前記論理回路１０４と前記論理回路１０５は、論理積を実現する回路でも良い。
【００８７】
前記極性信号の電源系と、極性制御信号として要求される信号の電源系が異なる場合には、内部前記論理回路１０４の出力にレベルシフタ１０６を接続し、前記論理素子１０５の出力に、レベルシフタ１０７を接続する。前記レベルシフタ１０６の出力は、バッファ１０８の入力に接続され、前記レベルシフタ１０７の出力はバッファ１０９に接続される。
【００８８】
前記極性信号の電源系と、極性制御信号として要求される信号の電源系が同じ場合には、前記論理回路１０４の出力を前記バッファ１０８の入力に接続し、前記論理回路１０５の出力を前記バッファ１０９の入力に接続してもよい。
【００８９】
前記バッファ１０８の出力は、奇数出力のＰチャネルトランジスタの極性制御端子のＰＯＬ＿Ｐ＿ＯＤＤ１１２と論理回路１１０に接続され、前記バッファ１０９の出力は、奇数出力のＮチャネルトランジスタの極性制御端子のＰＯＬ＿Ｎ＿ＯＤＤ１１３と論理回路１１１に接続される。
【００９０】
前記論理回路１１０と前記論理回路１１１の他方の入力には、出力形式選択信号であるＭＯＤＥ１１８が接続され、前記論理回路１１０の出力は、偶数出力のＰチャネルトランジスタの極性制御端子のＰＯＬ＿Ｐ＿ＥＶＥＮ１１４に接続され、前記論理回路１１０の出力は、偶数出力のＮチャネルトランジスタの極性制御端子のＰＯＬ＿Ｎ＿ＥＶＥＮ１１５に接続される。前記論理回路１１０と前記論理回路１１１が排他的論理和の機能を持つとき前記ＭＯＤＥ９８がＨの時は、前記バッファ１０８と前記バッファ１０９の出力を論理反転し、隣り合った出力が逆の極性を出力する様に制御できる。
【００９１】
また、前記ＭＯＤＥ９８がＬの時は、前記バッファ１０８と前記バッファ１０９の出力をそのまま出力するため、隣り合った出力が同じ極性を出力する様に制御できる。
【００９２】
また、ＭＯＤＥ９８を入力しない場合、前記論理回路１１０と前記論理回路１１１をインバータにすることで、隣り合った出力が逆の極性を出力する様に制御してもよい。
【００９３】
また、前記論理回路１１０と前記論理回路１１１をバッファにすることで、隣り合った出力が同じ極性を出力する様に制御してもよい。
【００９４】
図１１は、本発明の入力選択回路の第１例である。図１１に示すように入力端子ＶＤＤ１２１と入力端子ＧＮＤ１２２は電源端子であり、抵抗１２３〜抵抗１２９は、電源電圧を分割する分割抵抗である。Ｄ＜０＞１３１、ＸＤ＜０＞１３２、Ｄ＜１＞１３３及びＸＤ＜１＞１３４はそれぞれ入力信号である。前記Ｄ＜０＞１３１と前記ＸＤ＜０＞１３２、前記Ｄ＜１＞１３３と前記ＸＤ＜１＞１３４は、それぞれ、逆の論理を構成する。トランジスタ１４１、１４２、１５１、１５２、１６１、１６２、１７１及び１７２はＰチャネルトランジスタである。トランジスタ１４３、１４４、１５３、１５４、１６３、１６４、１７３及び１７４はＮチャネルトランジスタである。また、トランジスタ１８１はＰチャネルトランジスタであり、トランジスタ１８２はＮチャネルトランジスタである。
【００９５】
ここで、前記Ｄ＜０＞１３１の論理がＨで前記Ｄ＜１＞１３３の論理がＨのとき、前記トランジスタ１５１、１７１、１４４及び１６４がオンになるため、Ｐ点は、ＶＤＤ１２１の電位となり、Ｎ点はＧＮＤ１２２電位となる。
【００９６】
前記Ｄ＜０＞１３１の論理がＬで前記Ｄ＜１＞１３３の論理がＨのとき、前記トランジスタ１４１、１７２、１５４及び１６３がオンになるため、前記Ｐ点は、前記抵抗１２３と抵抗１２４の接続ノードの電位となり、前記Ｎ点は抵抗１２８と前記抵抗１２９の接続ノードの電位となる。同様にして、前記Ｄ＜０＞１３１の論理がＨで前記Ｄ＜１＞１３３の論理がＬのとき、前記Ｐ点は、前記抵抗１２４と抵抗１２５の接続ノードの電位となり、前記Ｎ点は抵抗１２７と前記抵抗１２８の接続ノードの電位となり、前記Ｄ＜０＞１３１の論理がＬで前記Ｄ＜１＞１３２の論理がＬのとき、前記Ｐ点は、前記抵抗１２５と抵抗１２６の接続ノードの電位となり、前記Ｎ点は抵抗１２６と前記抵抗１２７の接続ノードの電位となる。この様にして、前記Ｐ点と前記Ｎ点には、入力信号により前記ＶＤＤ１２１と前記ＧＮＤ１２２が抵抗分割された電圧を選択的に出力できる。
【００９７】
極性制御回路からの信号であるＰＯＬＰ１３５とＰＯＬＮ１３６が、Ｌの場合、前記Ｐ点の電位がＯＵＴ１３７に出力され、前記ＰＯＬＰ１３５と前記ＰＯＬＮ１３６が、Ｈの場合、前記Ｎ点の電位が前記ＯＵＴ１３７に出力される。
【００９８】
また、前記Ｐ点および前記Ｎ点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記ＯＵＴ１３７端子に存在する容量よりも十分大きいとき、前記Ｐ点は前記ＶＤＤ１２１の電位と前記ＧＮＤ１２２の電位差の半分の値よりも低くなる事はない。また前記Ｎ点も、前記ＶＤＤ１２１と前記ＧＮＤ１２２の電位差の半分の値よりも高くなることがない。このため、前記トランジスタ１４１から前記トランジスタ１７４は、前記ＶＤＤ１２１と前記ＧＮＤ１２２の電位差の半分の耐圧のトランジスタを用いることができる。
【００９９】
また、入力信号は、前記Ｄ＜０＞１３１、前記ＸＤ＜０＞１３２、前記Ｄ＜１＞１３３、前記ＸＤ＜１＞１３４の４本でなくともよく、入力信号を増やすことで、前記ＯＵＴ１３７に出力できる電位の数を増やすことが出来る。
【０１００】
図１２は、本発明の入力選択回路の第２例である。図１２に示すように入力端子Ｖ０（１９１）からＶ７（１９８）は、前記入力電圧発生回路からの入力をする。Ｄ＜０＞２０１、ＸＤ＜０＞２０２、Ｄ＜１＞２０３及びＸＤ＜１＞２０４は、それぞれ入力信号である。前記Ｄ＜０＞２０１と前記ＸＤ＜０＞２０２、前記Ｄ＜１＞２０３と前記ＸＤ＜１＞２０４とは、それぞれ、逆の論理を構成する。トランジスタ２１１、２１２、２２１、２２２、２３１、２３２、２４１及び２４２は、Ｐチャネルトランジスタである。トランジスタ２１３、２１４、２２３、２２４、２３３、２３４、２４３及び２４４は、Ｎチャネルトランジスタである。また、トランジスタ２５１はＰチャネルトランジスタであり、トランジスタ２５２はＮチャネルトランジスタである。
【０１０１】
ここで、前記Ｄ＜０＞２０１の論理がＨで前記Ｄ＜１＞２０３の論理がＨのとき、前記トランジスタ２２１と前記トランジスタ２４１と前記トランジスタ２１４と前記トランジスタ２３４がオンになるため、Ｐ点は、前記Ｖ０（１９１）の電位となり、Ｎ点は、前記Ｖ７（１９８）の電位となる。前記Ｄ＜０＞２０１の論理がＬで前記Ｄ＜１＞２０３の論理がＨのとき、前記トランジスタ２１１と前記トランジスタ２４２と前記トランジスタ２２４と前記トランジスタ２３３がオンになるため、前記Ｐ点は、前記Ｖ１（１９２）の電位となり、前記Ｎ点は、前記Ｖ６（１９７）の電位となる。同様にして、前記Ｄ＜０＞２０１の論理がＨで前記Ｄ＜１＞２０３の論理がＬのとき、前記Ｐ点は、前記Ｖ２（１９３）の電位となり、前記Ｎ点は、前記Ｖ５（１９６）の電位となり、前記Ｄ＜０＞２０１の論理がＬで前記Ｄ＜１＞２０３の論理がＬのとき、前記Ｐ点は、前記Ｖ３（１９４）の電位となり、前記Ｎ点は、前記Ｖ４（１９５）の電位となる。この様にして、前記Ｐ点と前記Ｎ点には、入力信号により前記Ｖ０（１９１）から前記Ｖ７（１９８）の入力電圧を選択的に出力できる。
【０１０２】
極性制御回路からの信号であるＰＯＬＰ２０５とＰＯＬＮ２０６が、Ｌの場合、前記Ｐ点の電位がＯＵＴ２０７に出力され、前記ＰＯＬＰ２０５と前記ＰＯＬＮ２０６が、Ｈの場合、前記Ｎ点の電位が前記ＯＵＴ２０７に出力される。
【０１０３】
また、前記Ｐ点および前記Ｎ点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記ＯＵＴ２０７端子に存在する容量よりも十分大きいとき、前記Ｐ点は前記Ｖ０（１９１）と前記Ｖ７（１９８）の電位差の半分よりも低くなる事はなく、前記Ｎ点も、前記Ｖ０（１９１）と前記Ｖ７（１９８）の電位差の半分よりも高くなることがないため、前記トランジスタ２１１から前記トランジスタ２４４は、前記Ｖ０（１９１）とＶ７（１９８）の電位差の半分の耐圧のトランジスタを用いることができる。
【０１０４】
また、入力信号は、前記Ｄ＜０＞２０１、前記ＸＤ＜０＞２０２、前記Ｄ＜１＞２０３、前記ＸＤ＜１＞２０４の４本でなくともよく、また、入力電圧発生回路からの入力端子Ｖ０（１９１）からＶ７（１９８）も８本でなくともよく、入力信号と入力電圧発生回路からの入力端子数を増やすことで、ＯＵＴ２０７に出力できる電位の数を増やすことが出来る。
【０１０５】
また、前記入力電圧発生回路からの入力端子間を抵抗分割し前記入力電圧発生回路からの入力電圧を擬似的に増やしてもよい。
【０１０６】
図１３は、本発明の入力選択回路の第３例である。図１３に示すように入力端子ＶＤＤ２６１と入力端子ＧＮＤ２６２は、電源端子であり、抵抗２６３から抵抗２６９は電源電圧を分割する分割抵抗である。Ｄ＜０＞２７１、ＸＤ＜０＞２７２、Ｄ＜１＞２７３、ＸＤ＜１＞２７４、Ｄ＜２＞２７８及びＸＤ＜２＞２７９は、それぞれ入力信号である。前記Ｄ＜０＞２７１と前記ＸＤ＜０＞２７２、前記Ｄ＜１＞２７３と前記ＸＤ＜１＞２７４、前記Ｄ＜２＞２７８と前記ＸＤ＜２＞２７９とは、それぞれ、逆の論理を構成する。
【０１０７】
トランジスタ２８１、２８２、２９１、２９２、３０１、３０２、３１１及び３１２は、Ｐチャネルトランジスタである。前記トランジスタ２８１、２９１、３１１及び３１２のＷＥＬＬ電位は、ＶＤＤ２６１で与えられる電位である。前記トランジスタ２８２、２９２、３０１及び３０２のＷＥＬＬ電位は、前記抵抗２６４と前記抵抗２６５の接続ノードで与えられる電位である。トランジスタ２８３、２８４、２９３、２９４、３０３、３０４、３１３及び３１４は、Ｎチャネルトランジスタである。前記トランジスタ２８４、２９４、３０３及び３０４のＷＥＬＬ電位は、ＧＮＤ２６２で与えられる電位である。前記トランジスタ２８３、２９３、３１３及び３１４のＷＥＬＬ電位は、前記抵抗２６７と前記抵抗２６８の接続ノードで与えられる電位である。また、トランジスタ３２１、３２３、３２４は、Ｐチャネルトランジスタである。トランジスタ３２２、３２５及び３２６は、Ｎチャネルトランジスタである。
【０１０８】
前記Ｄ＜０＞２７１の論理がＨで前記Ｄ＜１＞２７３の論理がＨのとき、前記トランジスタ２９１、３１１、２８４及び３０４がオンになるため、Ｐ１点は、ＶＤＤ２６１の電位となり、Ｎ１点はＧＮＤ２６２の電位となる。前記Ｄ＜０＞２７１の論理がＬで前記Ｄ＜１＞２７３の論理がＨのとき、前記トランジスタ２８１、３１２、２９４及び３０３がオンになるため、前記Ｐ１点は、前記抵抗２６３と抵抗２６４の接続ノードの電位となる。前記Ｎ１点は抵抗２６８と前記抵抗２６９の接続ノードの電位となる。
【０１０９】
同様にして、前記Ｄ＜０＞２７１の論理がＨで前記Ｄ＜１＞２７３の論理がＬのとき、Ｐ２点は、前記抵抗２６４と抵抗２６５の接続ノードの電位となる。Ｎ２点は抵抗２６７と前記抵抗２６８の接続ノードの電位となる。前記Ｄ＜０＞２７１の論理がＬで前記Ｄ＜１＞２７３の論理がＬのとき、前記Ｐ２点は、前記抵抗２６５と抵抗２６６の接続ノードの電位となる。前記Ｎ２点は抵抗２６６と前記抵抗２６７の接続ノードの電位となる。また、前記Ｄ＜２＞２７８の論理がＨのとき、トランジスタ３２３とトランジスタ３２６がオンになる。このとき前記Ｐ１の電位がＰ３に出力され、前記Ｎ１の電位がＮ３に出力される。前記Ｄ＜２＞２７８の論理がＬのとき、トランジスタ３２４とトランジスタ３２５がオンになり、前記Ｐ２の電位が前記Ｐ３に出力され、前記Ｎ２の電位がＮ３に出力される。
【０１１０】
この様にして、前記Ｐ３点と前記Ｎ３点には、入力信号により前記ＶＤＤ２６１と前記ＧＮＤ２６２が抵抗分割された電圧を選択的に出力できる。
【０１１１】
極性制御回路からの信号であるＰＯＬＰ２７５とＰＯＬＮ２７６が、Ｌの場合、前記Ｐ３点の電圧がＯＵＴ２７７に出力され、前記ＰＯＬＰ２７５と前記ＰＯＬＮ２７６が、Ｈの場合、前記Ｎ３点の電圧が前記ＯＵＴ２７７に出力される。
【０１１２】
また、前記Ｐ３点および前記Ｎ３点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記ＯＵＴ２７７端子に存在する容量よりも十分大きいとき、前記Ｐ３点は前記ＶＤＤ２６１と前記ＧＮＤ２６２の電位差の半分よりも低くなる事はなく、前記Ｎ３点も、前記ＶＤＤ２６１と前記ＧＮＤ２６２の電位差の半分よりも高くなることがないため、前記トランジスタ３２３から前記トランジスタ３２６は、前記ＶＤＤ２６１の電位と前記ＧＮＤ２６２の電位差の半分の耐圧のトランジスタを用いることができる。
【０１１３】
同様に前記Ｐ１点と前記Ｐ２点および前記Ｎ１点と前記Ｎ２点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記Ｐ３点と前記Ｎ３点に存在する容量よりも十分大きいとき、前記Ｐ１点と前記Ｐ２点はＶＤＤ２６１の電位と前記抵抗２６５と前記抵抗２６６接続ノードの電位差の半分よりも低くなる事はなく、前記Ｎ１点と前記Ｎ２点も、前記抵抗２６６と前記抵抗２６７の接続ノードの電位と前記ＧＮＤ２６２の電位差の半分よりも高くなることがないため、前記トランジスタ２８１から前記トランジスタ３１４は、前記ＶＤＤ２６１の電位と前記ＧＮＤ２６２の電位差の４分の１の耐圧のトランジスタを用いることができる。
【０１１４】
この様に、適切な、入力電圧に対しＷＥＬＬを分割して、入力電圧の選択を行うことで、小さい耐圧のトランジスタを使用できるため、トランジスタを微細化できる。
【０１１５】
また、入力信号は、前記Ｄ＜０＞１３１、前記ＸＤ＜０＞１３２、前記Ｄ＜１＞１３３、前記ＸＤ＜１＞１３４の４本でなくともよく、入力信号を増やすことで、ＯＵＴ１３７に出力できる電位の数を増やすことが出来る。
【０１１６】
図１４は、本発明の入力選択回路の第４例である。図１４に示すように入力端子Ｖ０（３３１）からＶ７（３３８）は、前記入力電圧発生回路からの入力端子である。Ｄ＜０＞３４１、ＸＤ＜０＞３４２、Ｄ＜１＞３４３、ＸＤ＜１＞３４４、Ｄ＜２＞３４８及びＸＤ＜２＞３４９は、それぞれ入力信号である。前記Ｄ＜０＞３４１と前記ＸＤ＜０＞３４２、前記Ｄ＜１＞３４３と前記ＸＤ＜１＞３４４、前記Ｄ＜２＞３４８と前記ＸＤ＜２＞３４９は、それぞれ、逆の論理を構成する。トランジスタ３５１、３５２、３６１、３６２、３７１、３７２、３８１及び３８２は、Ｐチャネルトランジスタである。前記トランジスタ３６１、３８１、３５１及び３８２のＷＥＬＬ電位は、Ｖ０（３３１）で与えられる電位である。前記トランジスタ３５２、３６２、３７１及び３７２のＷＥＬＬ電位は、Ｖ２（３３３）で与えられる電位である。トランジスタ３５３、３５４、３６３、３６４、３７３、３７４、３８３及び３８４は、Ｎチャネルトランジスタである。前記トランジスタ３５４、３６４、３７３及び３７４のＷＥＬＬ電位は、Ｖ７（３３８）で与えられる電位である。前記トランジスタ３５３、３６３、３８３及び３８４のＷＥＬＬ電位は、Ｖ５（３３６）で与えられる電位である。また、トランジスタ３９１、３９３及び３９４は、Ｐチャネルトランジスタである。トランジスタ３９２、３９５及び３９６は、Ｎチャネルトランジスタである。
【０１１７】
前記Ｄ＜０＞３４１の論理がＨで前記Ｄ＜１＞３４３の論理がＨのとき、前記トランジスタ３６１と前記トランジスタ３８１と前記トランジスタ３５４と前記トランジスタ３７４がオンになるため、Ｐ１点は、Ｖ０（３３１）の電位となり、Ｎ１点はＶ７（３３８）の電位となる。前記Ｄ＜０＞３４１の論理がＬで前記Ｄ＜１＞３４３の論理がＨのとき、前記トランジスタ３５１と前記トランジスタ３８２と前記トランジスタ３６４と前記トランジスタ３７３がオンになるため、前記Ｐ１点は、前記Ｖ１（３３２）の電位となり、前記Ｎ１点は前記Ｖ６（３３７）の電位となる。同様にして、前記Ｄ＜０＞３４１の論理がＨで前記Ｄ＜１＞３４３の論理がＬのとき、Ｐ２点は、Ｖ２（３３３）の電位となり、Ｎ２点はＶ５（３３６）の電位となり、前記Ｄ＜０＞２７１の論理がＬで前記Ｄ＜１＞２７３の論理がＬのとき、前記Ｐ２点は、Ｖ３（３３４）の電位となり、前記Ｎ２点はＶ４（３３５）の電位となる。
【０１１８】
また、前記Ｄ＜２＞３４８の論理がＨのとき、前記トランジスタ３９３と前記トランジスタ３９６がオンになり、前記Ｐ１の電位がＰ３に出力され、前記Ｎ１の電位がＮ３に出力され、前記Ｄ＜２＞３４８の論理がＬのとき、トランジスタ３９４とトランジスタ３９５がオンになり、前記Ｐ２の電圧が前記Ｐ３に出力され、前記Ｎ２の電圧がＮ３に出力される。
【０１１９】
この様にして、前記Ｐ３点と前記Ｎ３点には、入力信号によりＶ０（３３１）からＶ７（３３８）の入力電圧を選択的に出力できる。
【０１２０】
極性制御回路からの信号であるＰＯＬＰ３４５とＰＯＬＮ３４６が、Ｌの場合、前記Ｐ３点の電位がＯＵＴ３４７に出力され、前記ＰＯＬＰ３４５と前記ＰＯＬＮ３４６が、Ｈの場合、前記Ｎ３点の電位が前記ＯＵＴ３４７に出力される。
【０１２１】
また、前記Ｐ３点および前記Ｎ３点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記ＯＵＴ３４７端子に存在する容量よりも十分大きいとき、前記Ｐ３点は、Ｖ０（３３１）とＶ７（３３８）の電位差の半分よりも低くなる事はなく、前記Ｎ３点も、前記Ｖ０（３３１）と前記Ｖ７（３３８）の電位差の半分よりも高くなることがないため、前記トランジスタ３９３から前記トランジスタ３９６は、前記Ｖ０（３３１）の電位と前記Ｖ７（３３８）の電位差の半分の耐圧のトランジスタを用いることができる。
【０１２２】
同様に前記Ｐ１点と前記Ｐ２点および前記Ｎ１点と前記２点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記Ｐ３点と前記Ｎ３点に存在する容量よりも十分大きいとき、前記Ｐ１点と前記Ｐ２点はＶ０（３３１）の電位と前記Ｖ３（３３４）の電位差の半分よりも高くなることがなく、前記Ｎ１点と前記Ｎ２点も、前記Ｖ４（３３５）の電位と前記Ｖ７（３３８）の電位差の半分よりも高くなることがないため、前記トランジスタ３５１から前記トランジスタ３８４は、前記Ｖ０（３３１）と前記Ｖ７（３３８）の電位差の４分の１の耐圧のトランジスタを用いることができる。
【０１２３】
この様に、適切な、入力電圧に対しＷＥＬＬを分割して、入力電圧の選択を行うことで、小さい耐圧のトランジスタを使用できるため、トランジスタを微細化できる。
【０１２４】
また、入力信号は、前記Ｄ＜０＞３４１、ＸＤ＜０＞３４２、前記Ｄ＜１＞３４３、前記ＸＤ＜１＞３４４の４本でなくともよく、入力信号を増やすことで、ＯＵＴ３４７に出力できる電位の数を増やすことが出来る。
【０１２５】
また、前記入力電圧発生回路からの入力端子間を抵抗分割し前記入力電圧発生回路からの入力電圧を擬似的に増やしてもよい。
【０１２６】
図１５は本発明の非線型識別回路の偶数端子用回路の第１例である。図１５に示すように入力端子ＶＲＥＦＰ１（４０１）と入力端子ＶＲＥＦＰ２（４０２）と、ＶＲＥＦＮ１（４０４）とＶＲＥＦＮ２（４０５）オフセット電流制御用の電圧を入力する端子であり、オフセット電圧発生回路からの信号を入力する端子である。ＶＤＤ４０３とＧＮＤ４０６は、電源端子である。Ｄ＜４＞４０７、ＸＤ＜４＞４０８、Ｄ＜５＞４０９及びＸＤ＜５＞４１０はそれぞれ入力信号である。前記Ｄ＜４＞４０７と前記ＸＤ＜４＞４０８、前記Ｄ＜５＞４０９と前記ＸＤ＜５＞４１０は、それぞれ、逆の論理を構成する。トランジスタ４２１、４２２、４２４、４２５及び４２３は、Ｐチャネルトランジスタである。トランジスタ４３１、４３２、４３４、４３５及び４３３は、Ｎチャネルトランジスタである。
【０１２７】
前記Ｄ＜４＞４０７の論理がＨで前記Ｄ＜５＞４０９の論理がＨのとき、前記トランジスタ４２１、４２２、４３１及び４３２がオンになるため、Ｐ点は、ＶＲＥＦＰ１（４０１）の電位となり、Ｎ点はＶＲＥＦＮ１（４０４）の電位となる。前記Ｄ＜４＞４０７の論理がＬで前記Ｄ＜５＞４０５の論理がＨのとき、前記トランジスタ４２４、４２５、４３４及び４３５がオンになるため、前記Ｐ点は、前記ＶＲＥＦＰ２（４０２）の電位となり、前記Ｎ点は前記ＶＲＥＦＮ２（４０５）の電位となる。この他の論理のときは、前記Ｐ点と前記Ｎ点は、ハイインピーダンス状態となる。
【０１２８】
ＰＯＬＰ＿ＯＤＤ４１１とＰＯＬＰ＿ＥＶＥＮ４１２とＰＯＬＮ＿ＥＶＥＮ４１３とＰＯＬＰ＿ＯＤＤ４１４は前記極性制御回路からの入力端子である。信号は周期的に変化する。
【０１２９】
前記ＰＯＬＰ＿ＥＶＥＮ４１２の論理がＨのとき、ＰＯＬＰ＿ＯＤＤ４１１の論理はＬであり、出力端子ＯＦＦＰ＿ＥＶＥＮ４１５にはＶＤＤ４０３の電位が出力される。前記ＰＯＬＰ＿ＥＶＥＮ４１２の論理がＬのとき、ＰＯＬＰ＿ＯＤＤ４１１の論理はＨであり、前記出力端子ＯＦＦＰ＿ＥＶＥＮ４１５には、前記点Ｐの電位が出力される。前記ＰＯＬＮ＿ＥＶＥＮ４１３の論理がＬのとき、前記ＰＯＬＮ＿ＯＤＤ４１１の論理はＨであり、出力端子ＯＦＦＮ＿ＥＶＥＮ４１６にはＧＮＤ４０３の電位が出力される。前記ＰＯＬＮ＿ＥＶＥＮ４１３の論理がＨのとき、前記ＰＯＬＰ＿ＯＤＤ４１１の論理はＬであり、前記出力端子ＯＦＦＮ＿ＥＶＥＮ４１６には、前記点Ｎの電位が出力される。
【０１３０】
このように、入力信号により、複数の電位が選択でき、非選択時には、電源電圧を出力することが出来る。
【０１３１】
また、前記ＰＯＬＰ＿ＥＶＥＮ４１２と前記ＰＯＬＰ＿ＯＤＤ４１１の端子を入れ替え、かつ、前記ＰＯＬＮ＿ＥＶＥＮ４１３とＰＯＬＮ＿ＯＤＤ４１４の端子を入れ替えることにより、奇数端子出力用の非線型動作領域識別回路を構成することもできる。
【０１３２】
図１６は本発明の非線型識別回路の偶数端子用回路の第２例である。図１６に示すように入力端子ＶＲＥＦＰ１（４４１）と入力端子ＶＲＥＦＰ２（４４２）と、ＶＲＥＦＮ１（４４４）とＶＲＥＦＮ２（４４５）は、オフセット電流制御用の電圧を入力する端子であり、前記オフセット電圧発生回路からの信号を入力する端子である。ＶＤＤ４４３とＧＮＤ４４６は、電源端子である。Ｄ＜４＞４４７、ＸＤ＜４＞４４８、Ｄ＜５＞４４９及びＸＤ＜５＞４５０はそれぞれ入力信号である。前記Ｄ＜４＞４４７と前記ＸＤ＜４＞４４８、前記Ｄ＜５＞４４９と前記ＸＤ＜５＞４５０はそれぞれ、逆の論理を構成する。トランジスタ４６１、４６２、４６４、４６５、４６３及び４６７はＰチャネルトランジスタである。トランジスタ４７１、４７２、４７４、４７５、４７３及び４７７は、Ｎチャネルトランジスタである。ＰＯＬＰ＿ＥＶＥＮ４１１とＰＯＬＰ＿ＯＤＤ４１２とＰＯＬＮ＿ＥＶＥＮ４１３とＰＯＬＰ＿ＯＤＤ４１４は前記極性制御回路からの入力端子である。これらの信号は周期的に変化する。ＰＯＬＰ＿ＥＶＥＮ４１１とＰＯＬＰ＿ＯＤＤ４１２は、論理的に逆の極性であり、ＰＯＬＮ＿ＥＶＥＮ４５３とＰＯＬＮ＿ＯＤＤ４５４は、論理的に逆の特性である。
【０１３３】
前記Ｄ＜４＞４４７の論理がＨで前記Ｄ＜５＞４４９の論理がＨで前記ＰＯＬＰ＿ＥＶＥＮ４５２の論理がＬのとき、前記トランジスタ４６１と前記トランジスタ４６２と前記トランジスタ４６３がオンになるため、ＯＦＦＰ＿ＥＶＥＮ４５５は、前記ＶＲＥＦＰ１（４４１）の電位となる。前記Ｄ＜４＞４４７の論理がＬで前記Ｄ＜５＞４４９の論理がＨで前記ＰＯＬＰ＿ＥＶＥＮ４５２の論理がＬのとき、前記トランジスタ４６４と前記トランジスタ４６５と前記トランジスタ４６７がオンになるため、前記ＯＦＦＰ＿ＥＶＥＮ４５５は、前記ＶＲＥＦＰ２４４２の電位となる。また、前記ＰＯＬＰ＿ＯＤＤ４５１の論理がＬのとき前記ＯＦＦＰ＿ＥＶＥＮ４５５は、前記ＶＤＤ４４３の電位となる。前記Ｄ＜４＞４４７の論理がＨで前記Ｄ＜５＞４４９の論理がＨで前記ＰＯＬＮ＿ＥＶＥＮ４５３の論理がＨのとき、前記トランジスタ４７１と前記トランジスタ４７２と前記トランジスタ４７３がオンになるため、ＯＦＦＮ＿ＥＶＥＮ４５６は、前記ＶＲＥＦＮ１（４４４）の電位となる。前記Ｄ＜４＞４４７の論理がＬで前記Ｄ＜５＞４４９の論理がＨで前記ＰＯＬＮ＿ＥＶＥＮ４５３の論理がＨのとき、前記トランジスタ４７４と前記トランジスタ４７５と前記トランジスタ４７７がオンになるため、前記ＯＦＦＮ＿ＥＶＥＮ４５６は、前記ＶＲＥＦＮ２（４４５）の電位となる。また、前記ＰＯＬＮ＿ＯＤＤ４５４の論理がＨのとき前記ＯＦＦＮ＿ＥＶＥＮ４５６は、前記ＧＮＤ４４６の電位となる。
【０１３４】
このように、入力信号により、複数の電位が選択でき、非選択時には、電源電圧を出力することが出来る。
【０１３５】
また、前記ＰＯＬＰ＿ＥＶＥＮ４５２と前記ＰＯＬＰ＿ＯＤＤ４５１の端子を入れ替え、かつ、前記ＰＯＬＮ＿ＥＶＥＮ４５３とＰＯＬＮ＿ＯＤＤ４５４の端子を入れ替えることにより、奇数端子出力用の非線型動作領域識別回路を構成することもできる。
【０１３６】
図１８は本発明の演算増幅器およびその内部であるオフセット電流発生回路の１例を示す。図１８に示すように入力端子ＶＤＤ５０１は、前記演算増幅器および前記オフセット電流発生回路の正の電源を供給し、ＶＳＳ５０３は前記演算増幅器および前記オフセット電流発生回路の負の電源を供給する。端子ＩＮ５０２と端子ＶＲＥＦ＿Ｐ５０５と端子ＶＲＥＦ＿Ｎ５０４は、前記演算増幅器の入力端子である。端子ＯＦＦ＿Ｐ５０７と端子ＯＦＦ＿Ｎ５０８は、前記オフセット電流発生回路の入力端子である。端子ＯＵＴ５０６は、前記演算増幅器および前記オフセット電流発生回路の出力端子である。
【０１３７】
トランジスタ５１４とトランジスタ５１５はＰチャネルトランジスタである。トランジスタ５１２、５１３及び５１１は、Ｎチャネルトランジスタである。前記トランジスタ５１２と前記トランジスタ５１３により差動対を構成し、前記トランジスタ５１１、５１２、５１３、５１４及び５１５により、差動部１を構成する。
【０１３８】
前記トランジスタ５１１のゲートには、前記端子ＶＲＥＦ＿Ｎ５０４が接続され、前記差動部１の電流制御を行う。前記トランジスタ５１１のソースには、前記端子ＶＳＳ５０３が接続され、前記トランジスタ５１１のドレインには、前記トランジスタ５１２のソースと前記トランジスタ５１３のソースが接続される。前記トランジスタ５１２のゲートには、前記端子ＩＮ５０２が接続さる。前記トランジスタ５１２のドレインには、前記トランジスタ５１４のドレインと前記トランジスタ５１４のゲートと前記トランジスタ５１５のゲートが接続される。前記トランジスタ５１３のゲートには、前記端子ＯＵＴ５０６が接続される。前記トランジスタ５１３のドレインには、前記トランジスタ５１５のドレインが接続される。前記トランジスタ５１４のソースには、前記端子ＶＤＤ５０１が接続される。前記トランジスタ５１５のソースには、前記端子ＶＤＤ５０１が接続される。前記トランジスタ５１４と前記トランジスタ５１５は、カレントミラー回路を構成し、前記トランジスタ５１４と前記トランジスタ５１５に流れる電流が同じになる様に構成されている。
【０１３９】
トランジスタ５１９とトランジスタ５２０はＮチャネルトランジスタである。トランジスタ５１７とトランジスタ５１８とトランジスタ５１６は、Ｐチャネルトランジスタである。前記トランジスタ５１７と前記トランジスタ５１８により差動対を構成し、前記トランジスタ５１６と前記トランジスタ５１７と前記トランジスタ５１８と前記トランジスタ５１９と前記トランジスタ５２０により、差動部２を構成する。
【０１４０】
前記トランジスタ５１６のゲートには、前記端子ＶＲＥＦ＿Ｐ５０５が接続され、前記差動部２の電流制御を行う。前記トランジスタ５１６のソースには、前記端子ＶＤＤ５０１が接続され、前記トランジスタ５１６のドレインには、前記トランジスタ５１７のソースと前記トランジスタ５１８のソースが接続される。前記トランジスタ５１７のゲートには、前記端子ＩＮ５０２が接続される。前記トランジスタ５１７のドレインには、前記トランジスタ５１９のドレインと前記トランジスタ５１９のゲートと前記トランジスタ５２０のゲートが接続される。前記トランジスタ５１８のゲートには、前記端子ＯＵＴ５０６が接続され、前記トランジスタ５１８のドレインには、前記トランジスタ５２０のドレインが接続される。前記トランジスタ５１９のソースには、前記端子ＶＳＳ５０３が接続され、前記トランジスタ５２０のソースには、前記端子ＶＳＳ５０３が接続される。
【０１４１】
前記トランジスタ５１９と前記トランジスタ５２０は、カレントミラー回路を構成し、前記トランジスタ５１９と前記トランジスタ５２０に流れる電流が同じになる様に構成されている。
【０１４２】
トランジスタ５２１は、Ｐチャネルトランジスタであり、トランジスタ５２２はＮチャネルトランジスタである。
【０１４３】
容量５２３と容量５２４は、本演算増幅器の出力位相補償用の容量である。
【０１４４】
前記トランジスタ５２１と前記トランジスタ５２２と前記容量５２３と前記容量５２４により、出力部を形成する。
【０１４５】
前記トランジスタ５２１のゲートは、前記トランジスタ５１３のドレインに接続される。前記トランジスタ５２１のドレインは、前記端子ＯＵＴ５０６に接続される。前記トランジスタ５２１のソースは、前記端子ＶＤＤ５０１に接続される。前記トランジスタ５２２のゲートは、前記トランジスタ５１８のドレインに接続される。前記トランジスタ５２２のドレインは、前記端子ＯＵＴ５０６に接続される。前記トランジスタ５２２のソースは、前記端子ＶＳＳ５０３に接続される。
【０１４６】
前記容量５２３と前記容量５２４は、一方の端子が、それぞれ、前記トランジスタ５２３のゲートと前記トランジスタ５２２のゲートに接続され、他方の端子は、前記端子ＯＵＴ５０６に接続される。前記容量５２３と前記容量５２４は無くてもよい。
【０１４７】
トランジスタ５２５は、Ｐチャネルトランジスタであり、トランジスタ５２６は、Ｎチャネルトランジスタである。前記トランジスタ５２５と前記トランジスタ５２６により、オフセット電流発生回路を構成する。
【０１４８】
前記トランジスタ５２５のゲートは、前記端子ＯＦＦ＿Ｐ５０７に接続される。前記トランジスタ５２５のドレインは、前記端子ＯＵＴ５０６に接続される。前記トランジスタ５２５のソースは、前記端子ＶＤＤ５０１に接続される。前記トランジスタ５２６のゲートは、前記端子ＯＦＦ＿Ｎ５０８に接続される。前記トランジスタ５２６のドレインは前記端子ＯＵＴ５０６に接続される。前記トランジスタ５２６のソースは、前記端子ＶＳＳ５０３に接続される。
【０１４９】
【発明の効果】
この発明によれば、隣り合った出力が反対の極性を出力するような表示装置用回路装置において、演算増幅器の出力が電源電圧範囲内で線形動作できる。
【０１５０】
また、極性反転時の入力選択回路での電流の突き抜け（ショート）を防止できる。
【０１５１】
また、入力選択回路において、電源電圧の半分の耐圧のトランジスタを使用出来るため回路を小さくできる。
【０１５２】
また、入力選択回路において、電源電圧の数分の１の耐圧のトランジスタを使用出来るため回路を小さくできる。
【０１５３】
また、容量結合による駆動を行わないため、回路を小さく出来る。
【０１５４】
また、演算増幅器の非線型動作領域において、適切なオフセット電流を発生できる。
【０１５５】
また、演算増幅器が、ＰチャネルとＮチャネルの両方のトランジスタにより構成されるため、精度が良く、精度が保証されることにより、演算増幅器の差動部のサイズが、従来と同じ程度で良く、回路のサイズを小さく出来る。
【０１５６】
さらに、電源電圧範囲において入力に出力が追従できるため、切替え用のスイッチを用いる必要が無くなり、高速動作が可能となり、また、トランジスタのしきい値電圧を下げる必要が無いため、トランジスタの耐圧を大きくすることが出来る。
【０１５７】
また、オフセット電流の出力時にのみ、定電流を流す様になったことにより、電流を少なく出来る。
【図面の簡単な説明】
【図１】図１は、本発明の第２の実施形態を表すブロック図である。
【図２】図２は、本発明の第３の実施形態を表すブロック図である。
【図３】図３は、本発明の第４の実施形態を表すブロック図である。
【図４】図４は、本発明の最良の実施の形態を表すブロック図である。
【図５】図５は、本発明の第５の実施形態を表すブロック図である。
【図６】図６は、本発明の第６の実施形態を表すブロック図である。
【図７】図７は、本発明の第７の実施形態を表すブロック図である。
【図８】図８は、本発明の第８の実施形態を表すブロック図である。
【図９】図９は、本発明の極性制御回路の第１例である。
【図１０】図１０は、本発明の極性制御回路の第２例である。
【図１１】図１１は、本発明の入力選択回路の第１例である。
【図１２】図１２は、本発明の入力選択回路の第２例である。
【図１３】図１３は、本発明の入力選択回路の第３例である。
【図１４】図１４は、本発明の入力選択回路の第４例である。
【図１５】図１５は、本発明の非線型領域識別回路の第１例である。
【図１６】図１６は、本発明の非線型領域識別回路の第２例である。
【図１７】図１７は、本発明の非線型領域識別回路の第３例である。
【図１８】図１８は、本発明の演算増幅器及びその内部のオフセット電流発生回路の例である。
【図１９】図１９は、オフセット電流発生回路無き場合の演算増幅器の入出力特性を表すグラフである。
【図２０】図２０は、オフセット電流発生回路が機能している場合の演算増幅器の入出力特性を表すグラフである。
【図２１】図２１は、フラット表示装置の概略構成を示す図である。
【図２２】図２２は、従来のＮチャネルトランジスタによる差動部をもつ演算増幅器の入出力特性を示すグラフである。
【図２３】図２３は、従来のＰチャネルトランジスタによる差動部をもつ演算増幅器の入出力特性を示すグラフである。
【図２４】図２４は、従来の技術による入出力特性における継ぎ目の電位不一致を示すグラフである。
【図２５】図２５は、従来の片チャネルタイプの演算増幅器の回路を示す図である。
【符号の説明】
１入力信号
２極性信号
３入力選択回路
４非線型領域識別回路
５極性制御回路
６オフセット電流発生回路
７演算増幅器
８出力信号
１３入力選択回路
１４非線型領域識別回路
１５極性制御回路
１９入力電圧発生回路
２３入力選択回路
２４非線型領域識別回路
２５極性制御回路
３０オフセット電圧発生回路
３３入力選択回路
３４非線型領域識別回路
３５極性制御回路
３９入力電圧発生回路
４０オフセット電圧発生回路
４３入力選択回路
４４非線型領域識別回路
４５極性制御回路
５３入力選択回路
５４非線型領域識別回路
５５極性制御回路
５９入力電圧発生回路
６３入力選択回路
６４非線型領域識別回路
６５極性制御回路
７０オフセット電圧発生回路
７３入力選択回路
７４非線型領域識別回路
７５極性制御回路
７９入力電圧発生回路
８０オフセット電圧発生回路
８１ＰＯＬ
８２フリップフロップ
８３，８４，８５，９０，９１バッファ
８６，８７，９２，９３論理回路
８８，９９レベルシフタ
９４ＰＯＬ＿Ｐ＿ＯＤＤ
９５ＰＯＬ＿Ｎ＿ＯＤＤ
９６ＰＯＬ＿Ｐ＿ＥＶＥＮ
９７ＰＯＬ＿Ｎ＿ＥＶＥＮ
９８ＭＯＤＥ
１００ＰＯＬ
１０１ＬＰ
１０２フリップフロップ
１０３インバータ
１０４，１０５，１１０，１１１論理回路
１０６，１０７レベルシフタ
１０８，１０９バッファ
１１２ＰＯＬ＿Ｐ＿ＯＤＤ
１１３ＰＯＬ＿Ｎ＿ＯＤＤ
１１４ＰＯＬ＿Ｐ＿ＥＶＥＮ
１１５ＰＯＬ＿Ｎ＿ＥＶＥＮ
１１８ＭＯＤＥ
１２１ＶＤＤ
１２２ＧＮＤ
１２３，１２４，１２５，１２６，１２７，１２８，１２９抵抗
１３１Ｄ＜０＞
１３２ＸＤ＜０＞
１３３Ｄ＜１＞
１３４ＸＤ＜１＞
１３５ＰＯＬＰ
１３６ＰＯＬＮ
１３７ＯＵＴ
１４１，１４２，１５１，１５２，１６１，１６２，１７１，１７２，１８１Ｐチャネルトランジスタ
１４３，１４４，１５３，１５４，１６３，１６４，１７３，１７４，１８２Ｎチャネルトランジスタ
１９１Ｖ０
１９２Ｖ１
１９３Ｖ２
１９４Ｖ３
１９５Ｖ４
１９６Ｖ５
１９７Ｖ６
１９８Ｖ７
２０１Ｄ＜０＞
２０２ＸＤ＜０＞
２０３Ｄ＜１＞
２０４ＸＤ＜１＞
２０５ＰＯＬＰ
２０６ＰＯＬＮ
２０７ＯＵＴ
２１１，２１２，２２１，２２２，２３１，２３２，２４１，２４２，２５１Ｐチャネルトランジスタ
２１３，２１４，２２３，２２４，２３３，２３４，２４３，２４４，２５２Ｎチャネルトランジスタ
２６１ＶＤＤ
２６２ＧＮＤ
２６３，２６４，２６５，２６６，２６７，２６８，２６９抵抗
２７１Ｄ＜０＞
２７２ＸＤ＜０＞
２７３Ｄ＜１＞
２７４ＸＤ＜１＞
２７５ＰＯＬＰ
２７６ＰＯＬＮ
２７７ＯＵＴ
２７８Ｄ＜２＞
２７９ＸＤ＜２＞
２８１，２８２，２９１，２９２，３０１，３０２，３１１，３１２，３２１，３２３，３２４Ｐチャネルトランジスタ
２８３，２８２，２９３，２９４，３０３，３０４，３１３，３１４，３２２，３２５，３２６Ｎチャネルトランジスタ
３３１Ｖ０
３３２Ｖ１
３３３Ｖ２
３３４Ｖ３
３３５Ｖ４
３３６Ｖ５
３３７Ｖ６
３３８Ｖ７
３４１Ｄ＜０＞
３４２ＸＤ＜０＞
３４３Ｄ＜１＞
３４４ＸＤ＜１＞
３４５ＰＯＬＰ
３４６ＰＯＬＮ
３４７ＯＵＴ
３４８Ｄ＜２＞
３４９ＸＤ＜２＞
３５１，３５２，３６１，３６２，３７１，３７２，３８１，３８２，３９１，３９３，３９４Ｐチャネルトランジスタ
３５３，３５４，３６３，３６４，３７３，３７４，３８３，３８４，３９２，３９５，３９６Ｎチャネルトランジスタ
４０１ＶＲＥＦＰ１
４０２ＶＲＥＦＰ２
４０３ＶＤＤ
４０４ＶＲＥＦＮ１
４０５ＶＲＥＦＮ２
４０６ＧＮＤ
４０７Ｄ＜４＞
４０８ＸＤ＜４＞
４０９Ｄ＜５＞
４１０ＸＤ＜５＞
４１１ＰＯＬＰ＿ＯＤＤ
４１２ＰＯＬＰ＿ＥＶＥＮ
４１３ＰＯＬＮ＿ＥＶＥＮ
４１４ＰＯＬＮ＿ＯＤＤ
４１５ＯＦＦＰ＿ＥＶＥＮ
４１６ＯＦＦＮ＿ＥＶＥＮ
４２１，４２２，４２３，４２４，４２５，４２６Ｐチャネルトランジスタ
４３１，４３２，４３３，４３４，４３５，４３６Ｎチャネルトランジスタ
４４１ＶＲＥＦＰ１
４４２ＶＲＥＦＰ２
４４３ＶＤＤ
４４４ＶＲＥＦＮ１
４４５ＶＲＥＦＮ２
４４６ＧＮＤ
４４７Ｄ＜４＞
４４８ＸＤ＜４＞
４４９Ｄ＜５＞
４５０ＸＤ＜５＞
４５１ＰＯＬＰ＿ＯＤＤ
４５２ＰＯＬＰ＿ＥＶＥＮ
４５３ＰＯＬＮ＿ＥＶＥＮ
４５４ＰＯＬＮ＿ＯＤＤ
４５５ＯＦＦＰ＿ＥＶＥＮ
４５６ＯＦＦＮ＿ＥＶＥＮ
４６１，４６２，４６３，４６４，４６５，４６６，４６７Ｐチャネルトランジスタ
４７１，４７２，４７３，４７４，４７５，４７６，４７７Ｎチャネルトランジスタ
４８１ＶＤＤ
４８２ＶＲＥＦＰ
４８３ＩＮ
４８４ＧＮＤ
４８５ＶＲＥＦＮ
４８６ＯＦＦＮ
４８７ＯＦＦＰ
４９１，４９４，４９５Ｐチャネルトランジスタ
４９２，４９３，４９６Ｎチャネルトランジスタ
５０１ＶＤＤ
５０２ＩＮ
５０３ＶＳＳ
５０４ＶＲＥＦ＿Ｎ
５０５ＶＲＥＦ＿Ｐ
５０６ＯＵＴ
５０７ＯＦＦ＿Ｐ
５０８ＯＦＦ＿Ｎ
５１１，５１２，５１３，５１９，５２０，５２２Ｎチャネルトランジスタ
５１４，５１５，５１６，５１７，５１８，５２１Ｐチャネルトランジスタ
５２３，５２４容量
５２５Ｐチャネルトランジスタ
５２６Ｎチャネルトランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device driving device and a driving method for driving a display device such as liquid crystal or electroluminescence. More specifically, the present invention relates to improvement of a driving output of a display driving device.
[0002]
[Prior art]
FIG. 21 shows a schematic configuration of the flat display device 700. The flat display device 700 includes a flat display body 710 such as a liquid crystal panel, an X driver 720, a Y driver 730, a controller 740, and the like. The X driver takes in display data for one line of the display from the data line 761 based on a predetermined control signal 760 from the controller 740. The Y driver sequentially applies a row selection voltage from the first row of scan electrodes to the Nth row of scan electrodes of the display body 710 according to an instruction from the controller 740. In response to this, the X driver outputs a voltage corresponding to the display data for the one row to the signal electrodes of the first to Mth columns of the display 710. In this way, display according to the display data is realized.
[0003]
Here, a conventional display driver (for example, an X driver) will be considered. For example, Japanese Patent Laid-Open No. 4-107594 will be considered. Here, as shown in FIG. 1 and FIG. 3, an operational amplifier is used. However, only an amplifier using either an N-channel transistor or a P-channel transistor as a transistor used in the differential section is employed. For this reason, according to this operational amplifier, when the response of the output voltage to the input voltage is observed, the non-linear operation region 820 exists near, for example, a positive power supply potential as shown in FIG. With this characteristic, even if an attempt is made to output a high voltage to the signal electrode in accordance with the data of the high gradation value, it is not possible to apply a sufficient voltage corresponding thereto. As a result, it becomes difficult to obtain the required gradation display. FIG. 22 shows an operational amplifier having a differential section using an N-channel transistor. However, the same problem occurs in the case of a P-channel transistor, as shown in FIG.
[0004]
In addition, a driving method in which a voltage having the same polarity is applied to adjacent signal electrodes (for example, 711 and 712 in FIG. 21) and a voltage having the opposite polarity is applied in the next display cycle. Regarding the corresponding display driver (X driver), another aspect can be seen in, for example, Japanese Patent Application Laid-Open No. 8-122733. Here, an amplifier A (9) that sucks current and an amplifier B (10) that emits current are provided, and the switches SA (11) and SB (12) are opened and closed according to the voltage to be applied to CL. There is disclosed a device that controls and uses the amplifier A (9) and the amplifier B (10) properly. This method has the following problem because the connection is switched discretely between two types of amplifiers separated in circuit. That is, in the open / close control of the two switches, the switch SA (11) and the switch SB (12), when one is on, the other is ideally off, and the switching should be performed simultaneously. Strictly speaking, however, the possibility of a moment when both switches are on or both switches off cannot be ruled out. In this case, a problem of output short-circuit or output open occurs. Even if the opening / closing control can be realized satisfactorily, since two amplifiers having individual differences are combined, as shown in FIG. 24, a non-linear portion 890 due to a potential mismatch of the seam occurs, and display unevenness and Display variation was occurring.
[0005]
Also, although not shown, in a conventional circuit for selecting an input voltage to an operational amplifier in a conventional technique, a power supply voltage may be applied to each transistor. As a result, a large circuit area was required.
[0006]
Further, an operational amplifier having a P-channel or N-channel differential section for one output is used, and an output is formed by a current source that operates by capacitive coupling between the differential output and the differential output. In the case of performing positive / negative output, the area required by the capacitor used for the capacitive coupling requires an area several times larger than the size of the output transistor, so that a large circuit area is required.
[0007]
Also, as shown in FIG. 25, in the single-channel type operational amplifier (900) in which the output is formed by the differential output (912) and the current source (930) operated by the capacitive coupling (920), Since the output linear operation region tends to be narrow, a method of increasing the power supply voltage Vdd or decreasing the threshold voltage of the transistor has to be used. Further, since a constant current source (930) is required for the output, a current is always supplied to the output, and a large amount of current is required.
[0008]
[Problems to be solved by the invention]
The following points are pointed out as problems in driving the display according to the prior art.
[0009]
That is, in the non-linear operation region of the operational amplifier, a voltage corresponding to the gradation data cannot be applied to the liquid crystal or the like, and the required gradation display cannot be obtained.
[0010]
Further, in the drive based on the idea of covering the non-linear operation region by combining operational amplifiers having characteristics of different polarities, there is a problem that output short-circuit / output open may occur. In addition, when the combined operational amplifiers are switched, non-linear portions occur due to the mismatch in the potentials of the switching seams. As a result, there is a problem that a smooth change in gradation cannot be obtained and display unevenness and display variation occur.
[0011]
In addition, a transistor having a withstand voltage higher than the power supply voltage must be used, and as a result, a large circuit area is required. There is a problem that a circuit area is large even in a circuit requiring a large capacity. In the case of a circuit requiring a constant current source (930), there is a problem that a large amount of current is always consumed.
[0012]
The present invention solves these problems and solves the problem of output short / output open,
It is an object of the present invention to provide a display body driving device capable of securing linearity over the entire range from a low voltage side to a high voltage side and thereby accurately applying a voltage corresponding to gradation data. One of the objects is to obtain a required gradation display with less display unevenness and display variation by using this device.
[0013]
Another problem is to adopt a configuration in which a transistor with a small withstand voltage is sufficient, or a configuration in which a large capacity is not required, so that the circuit area is reduced. Further, one of the issues is to suppress the current consumption conventionally.
[0014]
[Means for Solving the Problems]
The inventor has taken measures having the following features in order to solve the above problems. That is, the present invention provides a display driving device that applies a voltage to liquid crystal based on gray scale data of display display and performs predetermined driving.
A polarity control circuit that generates a polarity control signal based on the polarity signal;
Based on the input signal as the grayscale data and the polarity control signal, a plurality of reference voltages supplied from the input voltage generation circuit or a plurality of reference voltages created in the input selection circuit, for driving the liquid crystal. Said input selection circuit for selecting a predetermined reference voltage,
Based on the input signal and the polarity control signal, a non-linear operating region in which the output potential of the operational amplifier does not follow the input potential is identified, and when the input potential of the non-linear region is subjected to the operational amplification, the output of the operational amplifier is A non-linear region identification circuit that outputs an offset current generation control signal for compensating for the signal current,
The operational amplifier that inputs the reference voltage selected by the input selection circuit, and outputs an output signal that is arithmetically amplified according to the input to an output terminal;
An offset current generation circuit that compensates for a current at an output terminal of the operational amplifier based on the offset current generation control signal output by the nonlinear region identification circuit;
Has,
The nonlinear region identification circuit,
An offset current generation control signal is output so that the amount of the offset current changes in accordance with the degree to which the linearity of the input / output characteristics of the operational amplifier deviates, and the offset current generation control signal is output in accordance with the value of the input signal as the gradation data. Determine control signalIt is characterized by the following.
[0015]
This makes it possible to linearly correct the non-linear voltage region and output it to the output terminal by using the supplementary current output by the offset current generation circuit. As a result, linearity can be secured over the entire range from the low voltage side to the high voltage side, and a voltage corresponding to the grayscale data can be accurately applied. Further, there is no need to constantly flow a large amount of current unlike the conventional case. In addition, since variations in output due to variations in transistor performance are compensated for each other, a highly accurate operational amplification output can be obtained. In addition, the size of the differential section can be reduced. Further, since the control is continuous instead of discrete control as in the related art, high-speed operation is possible.
[0017]
This makes it possible to approximate linear characteristics in a non-linear region.
[0019]
furtherIn addition, the amount of offset current can be corrected in advance in advance according to data, and a line with a good response can be obtained.TypeCan be corrected.
[0020]
Further, in the above-described display driving device, the non-linear region identification circuit determines the offset current generation control signal based on a predetermined upper bit of an input signal as gradation data.
[0021]
Since the generation amount of the offset current is determined by the digital data, a relatively simple circuit configuration can be achieved.
[0022]
In the display driver according to the above, the nonlinear region identification circuit controls conduction of the transistors (423, 433) so as to select the offset voltage side when the polarity control signal has a predetermined value. When the polarity control signal has a value indicating a polarity opposite to the predetermined value, the offset current generating circuit controls the conduction of the transistors (426, 436) so as to select a power supply voltage having a polarity that does not cause a current to flow. It is characterized by having been done.
[0023]
Thus, the output open / output short-circuit problem does not occur.
[0024]
In the above-described display device driving device, the polarity control circuit generates a polarity control signal including a polarity control signal for even-numbered columns and a polarity control signal for odd-numbered columns.
[0025]
These polarity control signals for the even columns and the odd columns can be used for driving the liquid crystal display by the dot inversion control method.
[0026]
In the display device driving device described above, the polarity control circuit may include a polarity control signal for an even-numbered column and a polarity control signal for an odd-numbered column of a display that is in a logically inverted relationship according to a logic level of a polarity signal. And further comprising a voltage conversion circuit.
[0027]
Thus, the polarity control signal can be transmitted to the next stage as a signal having a different electric signal level.
[0028]
The present invention isThe operational amplifier has a first differential section and a second differential section having transistors having different polarities from each other;WhatInputsignalIs the first differential section.Within the range where the output characteristics are non-linearThe offset current generating circuit and the second differential unit perform an amplification operation,To the operational amplifierAn input signal of the second differential sectionWithin the range where the output characteristics are non-linearThe offset current generating circuit and the first differential unit perform an amplifying operation;The input signal to the operational amplifier isThe first differential section and the second differential sectionWithin the range where all output characteristics are linearWhen the first differential section and the second differential section perform an amplification operation, the first differential section and the second differential section perform an amplification operation in which an output is attracted by the first differential section and the second differential section. It is characterized by doing.
[0029]
As a result, even if there are variations in the characteristics of the operational amplifiers, they can cover each other and obtain linear characteristics as a whole.
[0030]
In the above-described display driver, the offset current generating circuit is provided inside the operational amplifier.
[0031]
Since the offset current generation circuit is located very close to the output terminal to compensate for the offset current, the circuit wiring can be simplified and the wiring impedance can be reduced.
[0032]
In the display driver according to the above, the operational amplifier has a differential section of a P-channel transistor and a differential section of an N-channel transistor, and the non-linear region identification circuit and the offset current generation circuit are provided from the operational amplifier. When the potential to be output is on the low potential side, an offset current is supplied so as to supply charges to the output terminal of the operational amplifier, and when the potential to be output is on the high potential side, the offset current is supplemented so as to remove charges from the output terminal. It is characterized by the following.
[0033]
Thus, it is not necessary to always supply an offset current, and the object can be achieved by supplying a minimum offset current.
[0034]
The above-described display driving device is a semiconductor integrated circuit.
This contributes to downsizing and is convenient for mounting when configuring a display device.
[0035]
The present invention also includes a display device including the above-described display driving device and a liquid crystal display, or a portable electronic device including the above-described display device.
[0036]
The present invention can respond to the small circuit, low current consumption, and small display unevenness and display variation required by the display device and the portable electronic device.
[0037]
Further, in a display driver which applies a voltage to the liquid crystal based on the gradation data of the display and performs predetermined driving, a polarity control circuit for generating a polarity control signal based on the polarity signal, and an input as the gradation data. Based on the signal and the polarity control signal, a predetermined reference voltage for driving the liquid crystal is selected from among a plurality of reference voltages supplied from an input voltage generation circuit or a plurality of reference voltages created in an input selection circuit. The input selection circuit to be selected, the reference voltage selected by the input selection circuit is input, and based on the input voltage, the non-linear operation region where the output potential of the operational amplifier does not follow the input potential is identified. A nonlinear region identification circuit that outputs an offset current generation control signal for compensating for the current of the output signal of the operational amplifier when the input potential is subjected to the operational amplification;
The operational amplifier that inputs the reference voltage selected by the input selection circuit and outputs an output signal that has been arithmetically amplified in response to the reference voltage, and an offset current generation control signal that is output from the nonlinear region identification circuit. And an offset current generating circuit for supplementing a current at an output terminal of the operational amplifier.
[0038]
According to this, the nonlinear region identification circuit directly receives the voltage input to the operational amplifier and determines the nonlinear region. For this reason, more accurate linear correction can be performed.
[0039]
BEST MODE FOR CARRYING OUT THE INVENTION
(Best Embodiment)
The display driving device of the present invention is mainly used as a driving device for driving and displaying a liquid crystal display, more specifically, an active matrix liquid crystal display such as a TFT liquid crystal panel. Further, the present invention may be applied to driving of electroluminescence (EL). The best embodiment of such a display driving device is shown in FIG. 4, the display driving device includes a polarity control circuit 35, an input voltage generation circuit 39, an input selection circuit 33, a non-linear area identification circuit 34, an offset voltage generation circuit 40, and an operational amplifier 37.
[0040]
This display driver drives an input signal 1 and a polarity signal 2 and outputs an output signal 8.
[0041]
The input signal 1 is a signal representing a gradation value on display for each pixel of the display. Usually, it is a data signal composed of a plurality of bits, and is primitively transmitted from the controller 740 and input according to the timing of a predetermined control signal.
[0042]
The polarity signal 2 indicates whether the voltage output to the signal electrode is positive or negative with respect to a center voltage (not shown). The liquid crystal needs to be driven by AC. For AC drive, a drive method of line inversion control or dot inversion control has been proposed. Here, considering the voltages output to the signal electrodes of adjacent columns, when driving the liquid crystal display by the line inversion control method, voltages of the same polarity are applied to each other. On the other hand, when driving by the dot inversion control method, voltages of positive and negative polarities are respectively applied. Therefore, in the case of driving by the dot inversion control, it is necessary to control the polarity of the voltage while associating the even columns and the odd columns with each other so that they have opposite polarities. In this case, it is convenient to separately create a positive / negative signal sent to the even-numbered column and a positive / negative signal sent to the odd-numbered column based on the polarity signal.
[0043]
The output signal 8 is output to a signal electrode of a display such as a liquid crystal panel 710 or the like, thereby driving a liquid crystal or the like.
[0044]
The polarity control circuit 35 is a circuit that generates a signal for polarity control based on the polarity signal 2. For example, there are circuits as shown in FIGS. Here, the polarity control signals for even-numbered columns (96, 97, 114, 115) and the polarity control signals for odd-numbered columns (94, 95, 112, 113) is created. Although any of the circuits shown in FIGS. 9 and 10 may be used, the circuit shown in FIG. 10 is used as a preferred embodiment. This is because the polarity can be controlled in consideration of the relationship with the timing signal LP (101).
[0045]
The input voltage generation circuit 39 is a circuit that generates a plurality of reference voltages for driving the liquid crystal display. The input voltage generation circuit 39 outputs a plurality of reference voltages having different values, for example, V0, V1, V2, V3, V4, V5, V6, and V7. Here, a potential obtained by dividing the power supply potential and the ground by a resistor may be used as the reference voltage. Further, for temperature correction, a reference voltage corrected according to a temperature coefficient of a liquid crystal or the like to be driven may be created and output. Further, a function of changing the output voltage and adjusting the contrast by a user's instruction may be included.
[0046]
The input selection circuit 33 performs liquid crystal driving from a plurality of reference voltages supplied from the input voltage generation circuit 39 or a plurality of reference voltages created in the input selection circuit based on the input signal and the polarity control signal. Is a circuit for selecting a predetermined reference voltage. For example, there is a circuit as shown in FIGS. Here, input signals D <0>, D <1>, XD <0>, and XD <1> are input, and decoding is performed based on the input signals, and one reference voltage is selected from V0 to V7. . Further, an output corresponding to the polarity is realized by the polarity control signals POLP and POLN. Although any of the circuits shown in FIGS. 12 and 14 may be used, the circuit shown in FIG. 12 is used as a preferred embodiment. This is because the number of well divisions can be reduced as compared with FIG. 14, so that the chip area can be reduced and the cost can be reduced.
[0047]
The offset voltage generation circuit 40 is a voltage source for controlling an offset current, and outputs a plurality of voltages having different values. The offset voltage generation circuit 40 may use, as an output, a potential obtained by dividing a power supply potential and a ground between resistors by a resistor. A voltage corrected according to the temperature coefficient of the liquid crystal or the like to be driven may be output.
[0048]
The nonlinear region identification circuit 34 operates according to the characteristics of the output voltage with respect to the input voltage of the operational amplifier used in the next stage. That is, of the input / output characteristics, a region operating in a non-linear manner, for example, a case where a voltage of around 0 V and around 10 V in FIG. 19, a region 820 in FIG. 22 and a region 850 in FIG. Is output. When the voltage in the non-linear region is to be output, a signal is output so as to compensate for the amount of current of the output signal according to the degree of deviation from the linearity shown in FIG. 19, FIG. 22, FIG.
[0049]
The non-linear area identification circuit may be any of the circuits shown in FIGS. 15, 16 and the like, but the circuit shown in FIG. 15 is used as the best embodiment. FIG. 15 shows only the non-linear area identification circuit for even columns. According to the circuit of FIG. 15, the decode circuit composed of the transistors 421, 422, 424, and 425 and the transistor 423 that performs connection control for current supplementation can be made independent from each other in circuit design. There is an advantage that the design of the decoding circuit portion can be changed without affecting the transistor 423 that performs the decoding. Note that the same applies to the relationship between the transistors 431, 432, 434, and 435 and the transistor 433.
[0050]
The operational amplifier 7 has an operational amplifier section main body and an offset current generating circuit 6. An embodiment of the operational amplifier 7 is shown, for example, in FIG. The operational amplifier 7 has an operational amplifying unit main body having a differential unit 1, a differential unit 2, and an output unit, and an offset current generating circuit 6. The operational amplifier 7 receives the potential output from the input selection circuit at the input terminal 502, performs operational amplification in accordance with the potential, and outputs the output signal 8 to the output terminal 506. When the output signal enters the non-linear operation region where it does not follow the input potential, the offset current generating circuit 6 supplementarily supplies a current to the output terminal 506, and as a result, the output becomes the input even in the non-linear operation region. You will follow.
[0051]
Here, the operation characteristics of the operational amplifier 7 will be described a little more specifically. In the differential section 1, as the input terminal 502 approaches the potential of the power supply terminal VDD501, the output terminal OUT506 also approaches the potential of the power supply terminal VDD501.
[0052]
At this time, the source potential of the transistor 513 also becomes close to the potential of the power supply terminal VDD501 at the same time. Accordingly, the gate potential of the transistor 521 cannot be lower than the source potential of the transistor 513, and the transistor 521 is always off. For this reason, the output terminal OUT506 does not rise above a certain potential.
[0053]
In the differential section 2, as the input terminal IN502 approaches the potential of the negative power supply terminal VSS503, the output terminal OUT506 also approaches the potential of the terminal VSS503.
[0054]
At this time, the source potential of the transistor 518 is also close to the potential of the terminal VSS503 at the same time, so that the gate potential of the transistor 522 cannot be higher than the source potential of the transistor 518, and the transistor 522 is always off. Therefore, the output terminal OUT506 does not drop below a certain potential.
[0055]
In the operational amplifier of FIG. 18, for example, the potential of the power supply terminal VDD501 is set to 10 V, the potential of the negative power supply terminal VSS503 is set to 0 V, the terminal OFF_P507 is fixed to the same potential as the power supply terminal VDD501, and the terminal OFF_N508 is connected to the terminal VSS503. Fix to the same potential. That is, this is a case where the offset current generating circuit is not provided or is not functioning. FIG. 19 shows how the output terminal 506 follows when the input voltage is swept from 0 V to 10 V between 0 ms and 10 ms on a trial basis in the operational amplifier in this case. As shown in FIG. 19, it can be seen that the output does not change following around 0V and around 10V.
[0056]
On the other hand, consider what happens when the offset current generation circuit is effectively used. That is, in the non-linear operation region where the non-linear region discriminating circuit functions and the operational amplifier does not follow, the terminal OFF_P507 and the terminal OFF_N508 are controlled, the current flows through the transistors 521 and 522, and the current is complementarily supplied to the output terminals. This is the case when shedding. FIG. 20 shows the follow-up characteristics of the output with respect to the input in this case. Unlike the characteristics shown in FIG. 19, it can be seen that the output changes near the input at around 0 V and 10 V.
[0057]
The operation of FIG. 4 as the best embodiment will be summarized again. The polarity control circuit 35 outputs a polarity control signal according to the polarity signal 2. The input selection circuit inputs the polarity control signal, the input signal, and a plurality of reference voltages output from the input voltage generation circuit 39, selects a predetermined reference voltage based on these signals, and outputs the selected reference voltage to the operational amplifier. . On the other hand, the nonlinear region identification circuit identifies a nonlinear operation region based on the polarity control signal from the polarity control circuit and the input signal while inputting a plurality of voltages from the offset voltage generation circuit, and outputs the output signal. It is determined whether an offset current that compensates for the current is necessary. When such an offset current is required, a control signal to that effect is output to the offset current generating circuit 6 inside the operational amplifier. The operational amplifier amplifies the voltage and the current with the output voltage output from the input selection circuit 33 and the supplementary current output from the offset current generation circuit 36 which has received the control signal, and converts the voltage which has been nonlinear in the related art. The linearly corrected voltage can be output as the output signal 38.
[0058]
This eliminates a region where the output does not follow the input in the operational amplifier. Further, in a normal case such as a linear operation region, it is assumed that the input terminal 502 and the output terminal 506 of the operational amplifier in FIG. 4 have substantially the same potential, so that the current flowing through the transistor 521 and the transistor 522 is reduced. Alternatively, since it can be eliminated, there is no need to constantly flow a large amount of current unlike the related art.
[0059]
Further, in the differential unit 1, the differential unit composed of an N-channel transistor and the differential unit 2 include a differential pair composed of a P-channel transistor and an operational amplifier. Therefore, output variations due to variations in transistor performance are mutually corrected by currents flowing through the transistors 521 and 522, so that output variations of the operational amplifier can be reduced.
[0060]
Further, it is possible to reduce the size of the differential section by improving the accuracy.
[0061]
Further, since the output can follow the input in the power supply voltage range, there is no need to switch the output of the operational amplifier using a switch for switching as in the prior art. High-speed operation is possible because continuous control is performed instead of discrete switching control as in the prior art. Further, unlike the related art, it is not necessary to lower the threshold voltage of the transistor.
[0062]
(Other embodiments)
FIG. 1 shows a second embodiment of the present invention. In FIG. 1, the display driver includes a polarity control circuit 5, an input selection circuit 3, a non-linear area identification circuit 4, and an operational amplifier 7.
[0063]
The input selection circuit 3 is realized by a circuit as shown in FIGS. 11 and 13, for example. The input selection circuit 3 includes a circuit for generating a plurality of reference voltages having different values for driving the liquid crystal display. Here, a potential obtained by dividing a power supply potential and a ground between the power supply potential and the ground by a resistor may be created as a reference voltage. Further, for temperature correction, a reference voltage corrected according to a temperature coefficient of a liquid crystal or the like to be driven may be created and output. Further, a function of changing the output voltage and adjusting the contrast by a user's instruction may be included. The input selection circuit 3 is a circuit that selects a predetermined reference voltage for driving the liquid crystal from a plurality of reference voltages created in the input selection circuit based on the input signal and the polarity control signal. Here, input signals D <0>, D <1>, XD <0>, and XD <1> are input, and decoding is performed based on the input signals, and one of the reference voltages V0 to V3 and V4 to V7. Is selected. Further, an output corresponding to the polarity is realized by the polarity control signals POLP and POLN. The configurations of the polarity control circuit 5 and the operational amplifier 7 are the same as in the best embodiment.
[0064]
The polarity control circuit 5 outputs a polarity control signal according to the polarity signal 2. The input selection circuit inputs the polarity control signal and the input signal, selects a predetermined voltage from a plurality of internally generated reference voltages based on these signals, and outputs the selected voltage to the operational amplifier. On the other hand, the nonlinear region identification circuit identifies the nonlinear operation region based on the polarity control signal from the polarity control circuit and the input signal, and determines whether or not an offset current is necessary to supplement the current of the output signal. . When such an offset current is required, the nonlinear identification circuit outputs a control signal to that effect to the offset current generation circuit 6 inside the operational amplifier. The operational amplifier amplifies the voltage and the current with the output voltage output from the input selection circuit 3 and the supplementary current output from the offset current generation circuit 6 which has received the control signal, and converts the voltage which has been nonlinear in the related art. The voltage corrected linearly can be output as the output signal 8.
[0065]
FIG. 2 shows a third embodiment of the present invention. The third embodiment differs from the second embodiment shown in FIG. 1 in that an input voltage generation circuit 19 is further provided to supply a plurality of reference voltages to an input selection circuit 13 as shown in FIGS. It is. As a result, the voltage and current are amplified by the supplementary current output from the offset current generation circuit 6, and a voltage obtained by linearly correcting the non-linear voltage in the related art can be output as the output signal 8.
[0066]
FIG. 3 shows a fourth embodiment of the present invention. The fourth embodiment is different from the second embodiment shown in FIG. 1 in that an offset voltage generation circuit 30 is further provided, and a plurality of non-linear region identification circuits 24 having different values for offset current control are provided. Is output. Thus, the voltage and the current are amplified by the supplementary current output from the offset current generating circuit 26, and a voltage obtained by linearly correcting the non-linear voltage in the related art can be output as the output signal 28.
[0067]
FIG. 5 shows a fifth embodiment of the present invention. The fifth embodiment is different from the second embodiment shown in FIG. 1 in that the non-linear area identification circuit 44 performs the identification based on the output voltage of the input selection circuit 43.
[0068]
As an example of the nonlinear region identification circuit 44, a circuit as shown in FIG. 17 can be used. IN 483 is a terminal for inputting a signal from the input selection circuit. OFFN486 and OFFP487 are terminals for outputting an offset current control signal. The input terminal VREFP482 and the input terminal VREFN485 are offset voltage input terminals. VDD 481 and GND 484 are power supply terminals. Transistors 491, 494 and 495 are P-channel transistors, and transistors 492, 493 and 496 are N-channel transistors.
[0069]
For example, it is assumed that the potential of the input signal IN483 has dropped. The potential of the gate of transistor 493 falls correspondingly. Thus, the current flowing between the source and the drain of the transistor 493 is reduced. At this time, since VREF 482 connected to the gate of the transistor 491 does not change, the transistor 491 works to flow a constant current, so that the resistance between the drain and the source of the transistor 491 decreases. Therefore, the signal OFFN486 rises so as to approach VDD481.
[0070]
The description will be made from another angle. When an appropriate potential is applied to VREFP482 and the input signal IN483 is in a region corresponding to the linear region of the operational amplifier, OFFN486 is slightly smaller than the threshold potential of the N-channel transistor (for example, 0. 1V) The size of each transistor is set to a higher potential, and when the input signal IN483 is in a non-linear operation region near the GND484 potential of the operational amplifier, the potential of OFFN486 is higher than the threshold value of the N-channel transistor. By giving each transistor size to a large (for example, 1.0 V) high potential, almost no current can flow to the Nch transistor connected to OFFN483 in the linear region, and large in the non-linear region. You can pass current.
[0071]
When an appropriate potential is applied to VREFN485 and the input signal IN483 is in a region corresponding to the linear region of the operational amplifier, OFFP487 is slightly smaller than the threshold potential of the P-channel transistor (for example, 0. 1V) The size of each transistor is set to a lower potential, and when the input signal IN483 is in the non-linear operation region near the VDD481 potential of the operational amplifier, the potential of OFFP487 is lower than the threshold value of the P-channel transistor. By giving each transistor size to a large (eg, 1.0 V) low potential, almost no current flows in a Pch transistor connected to OFFP487 in a linear region, and a large current in a non-linear region. You can pass current. As a result, the voltage and current are amplified by the supplementary current output from the offset current generation circuit 46, and a voltage obtained by linearly correcting the non-linear voltage in the related art can be output as the output signal 48.
[0072]
FIG. 6 shows a sixth embodiment of the present invention. The sixth embodiment differs from the fifth embodiment shown in FIG. 5 in that an input voltage generation circuit 59 is further provided to supply a plurality of reference voltages to an input selection circuit 53 as shown in FIGS. It is. As a result, the voltage and current are amplified by the supplementary current output from the offset current generation circuit 56, and a voltage obtained by linearly correcting the voltage which has been nonlinear in the related art can be output as the output signal 58.
[0073]
FIG. 7 shows a seventh embodiment of the present invention. The seventh embodiment is different from the fifth embodiment shown in FIG. 5 in that an offset voltage generation circuit 70 is further provided, and a non-linear region identification circuit 64 is provided with a plurality of offset voltage control circuits having different values. Is output. As a result, the voltage and current are amplified by the supplementary current output from the offset current generation circuit 66, and a voltage obtained by linearly correcting the non-linear voltage in the related art can be output as the output signal 68.
[0074]
FIG. 8 shows an eighth embodiment of the present invention. The eighth embodiment differs from the sixth embodiment shown in FIG. 6 in that an offset voltage generation circuit 80 is further provided, and a non-linear region identification circuit 74 is provided with a plurality of offset voltage control circuits having different values. Is output. As a result, the voltage and current are amplified by the supplementary current output from the offset current generating circuit 76, and a voltage obtained by linearly correcting the non-linear voltage in the related art can be output as the output signal 78.
[0075]
FIG. 9 shows a first example of the polarity control circuit of the present invention. As shown in FIG. 9, the polarity signal POL 81 is connected to the clock input of the flip-flop 82, and the inverted output XQ of the flip-flop 82 is connected to the input D of the flip-flop 82. Due to the state change of the POL 81, Q and XQ of the flip-flop 82 are respectively set to a high voltage level (hereinafter, referred to as H level or simply H), a low voltage level (hereinafter, referred to as L level or simply L) and L level. , H level. The output Q of the flip-flop 82 is connected to the input of the logic circuit 86 and the input of the buffer 83. The output of the buffer 83 is connected to the input of a buffer 84. The output of the buffer 84 is output to the input of a buffer 85. The output of the buffer 85 is connected to the logic circuit 86 and the logic circuit 87.
[0076]
The logic circuit 86 may be a circuit for realizing a logical product, and the logic circuit 87 may be a circuit for realizing a logical sum. The buffer 83, the buffer 84, and the buffer 85 are for delaying a signal. Therefore, a circuit such as an inverter or a delay element may be used instead of the buffer. Further, the delay element may be in any number of stages.
[0077]
The rise of the output of the logic circuit 86 is delayed from the output of the logic circuit 87 by the delay time of the buffer 83, the buffer 84, and the buffer 85. Further, the fall time is earlier by the delay time of the buffers 83, 84 and 85.
[0078]
When the power supply system of the polarity signal is different from the power supply system of the signal required as the polarity control signal, a level shifter 88 is connected to the output of the internal logic circuit 86, and a level shifter 89 is connected to the output of the logic element 87. Connecting.
[0079]
An output of the level shifter 88 is connected to an input of a buffer 90, and an output of the level shifter 89 is connected to a buffer 91.
[0080]
When the power supply system of the polarity signal is the same as the power supply system of the signal required as the polarity control signal, the output of the logic circuit 86 is connected to the input of the buffer 90, and the output of the logic circuit 87 is connected to the buffer 90. 91 may be connected to the input.
[0081]
The output of the buffer 90 is connected to a polarity control terminal POL_P_ODD94 of a P-channel transistor having an odd output and a logic circuit 92, and the output of the buffer 91 is connected to POL_N_ODD95 of a polarity control terminal of an N-channel transistor having an odd output and a logic circuit 93. Is done.
[0082]
MODE 98, which is an output format selection signal, is connected to the other inputs of the logic circuit 92 and the logic circuit 93. Here, the input signal according to MODE 98 shown in the example is the same as the power supply system required as the polarity control signal. Although not shown, if the MODE 98 is different from the power supply system required as the polarity control signal, a level shifter may be added between the MODE 98 and the logic circuits 92 and 93. The output of the logic circuit 92 is connected to POL_P_EVEN 96 of the polarity control terminal of the even-numbered output P-channel transistor. The output of the logic circuit 92 is connected to the polarity control terminal POL_N_EVEN 97 of the even-numbered N-channel transistor.
[0083]
When the logic circuit 92 and the logic circuit 93 have an exclusive OR function and the MODE 98 is H, the outputs of the buffer 90 and the buffer 91 are logically inverted, and the adjacent outputs have the opposite polarity. It can be controlled to output.
[0084]
When the MODE 98 is L, the outputs of the buffer 90 and the buffer 91 are output as they are, so that it is possible to control so that adjacent outputs output the same polarity. When MODE 98 is not input, the logic circuit 92 and the logic circuit 93 may be configured as inverters, so that adjacent outputs may be controlled to output opposite polarities. Further, by using the logic circuit 92 and the logic circuit 93 as buffers, control may be performed so that adjacent outputs output the same polarity.
[0085]
FIG. 10 shows a second example of the polarity control circuit of the present invention. As shown in FIG. 10, the polarity signal POL100 is connected to the D input of the flip-flop 102. The clock input of the flip-flop 102 is connected to LP101 which is a polarity timing signal. Due to the state change of the LP 101, Q and XQ of the flip-flop 102 change to the same logic state as the POL 100 and the opposite logic state to the POL 100, respectively.
[0086]
The output Q of the flip-flop 102 is connected to the input of the logic circuit 104 and the logic circuit 105. The LP 101 is connected to the input of the inverter 103, and the output of the inverter 103 is connected to the other input of the logic circuit 104 and the other input of the logic circuit 105, so that the rising of the LP 101 can be delayed by the H period of the LP 101. The logic circuit 104 and the logic circuit 105 may be circuits that implement a logical product.
[0087]
When the power supply system of the polarity signal and the power supply system of the signal required as the polarity control signal are different, a level shifter 106 is connected to the output of the internal logic circuit 104, and a level shifter 107 is connected to the output of the logic element 105. Connecting. An output of the level shifter 106 is connected to an input of a buffer 108, and an output of the level shifter 107 is connected to a buffer 109.
[0088]
When the power supply system of the polarity signal is the same as the power supply system of the signal required as the polarity control signal, the output of the logic circuit 104 is connected to the input of the buffer 108, and the output of the logic circuit 105 is connected to the buffer 108. You may connect to the input of 109.
[0089]
The output of the buffer 108 is connected to a polarity control terminal POL_P_ODD 112 of a P-channel transistor with an odd output and a logic circuit 110, and the output of the buffer 109 is connected to a POL_N_ODD 113 of a polarity control terminal of an N-channel transistor with an odd output and a logic circuit 111. Connected to.
[0090]
The other input of the logic circuit 110 and the other input of the logic circuit 111 are connected to a MODE 118 which is an output format selection signal, and the output of the logic circuit 110 is connected to a POL_P_EVEN 114 of a polarity control terminal of an even-numbered P-channel transistor. The output of the logic circuit 110 is connected to the polarity control terminal POL_N_EVEN 115 of the even-numbered N-channel transistor. When the logic 98 and the logic circuit 111 have an exclusive OR function and the MODE 98 is H, the outputs of the buffer 108 and the buffer 109 are logically inverted, and the adjacent outputs have the opposite polarity. It can be controlled to output.
[0091]
Further, when the MODE 98 is L, the outputs of the buffer 108 and the buffer 109 are output as they are, so that it is possible to control so that adjacent outputs output the same polarity.
[0092]
When MODE 98 is not input, the logic circuit 110 and the logic circuit 111 may be controlled by inverters so that adjacent outputs output opposite polarities.
[0093]
Further, by using the logic circuit 110 and the logic circuit 111 as buffers, control may be performed such that adjacent outputs output the same polarity.
[0094]
FIG. 11 shows a first example of the input selection circuit of the present invention. As shown in FIG. 11, the input terminal VDD 121 and the input terminal GND 122 are power supply terminals, and the resistors 123 to 129 are divided resistors for dividing the power supply voltage. D <0> 131, XD <0> 132, D <1> 133 and XD <1> 134 are input signals, respectively. The D <0> 131 and the XD <0> 132, and the D <1> 133 and the XD <1> 134 form opposite logics, respectively. The transistors 141, 142, 151, 152, 161, 162, 171 and 172 are P-channel transistors. The transistors 143, 144, 153, 154, 163, 164, 173 and 174 are N-channel transistors. Further, the transistor 181 is a P-channel transistor, and the transistor 182 is an N-channel transistor.
[0095]
Here, when the logic of the D <0> 131 is H and the logic of the D <1> 133 is H, the transistors 151, 171, 144 and 164 are turned on, so that the point P becomes the potential of VDD121. , N are at the GND 122 potential.
[0096]
When the logic of the D <0> 131 is L and the logic of the D <1> 133 is H, the transistors 141, 172, 154 and 163 are turned on, so that the point P is connected to the resistors 123 and 124. , And the point N becomes the potential of the connection node between the resistor 128 and the resistor 129. Similarly, when the logic of the D <0> 131 is H and the logic of the D <1> 133 is L, the point P becomes the potential of the connection node between the resistors 124 and 125, and the point N is When the logic of the D <0> 131 is L and the logic of the D <1> 132 is L, the point P is the connection between the resistor 125 and the resistor 126. The potential at the node becomes the potential of the connection node between the resistor 126 and the resistor 127 at the point N. In this way, a voltage obtained by dividing the VDD 121 and the GND 122 by resistance can be selectively output to the points P and N by an input signal.
[0097]
When the signals POLP135 and POLN136 from the polarity control circuit are L, the potential at the point P is output to OUT137, and when the POLP135 and POLN136 are H, the potential at the point N is output to the OUT137. You.
[0098]
When the drain capacitance existing at the P point and the N point and the parasitic capacitance existing due to other wirings and the like are sufficiently larger than the capacitance existing at the OUT 137 terminal, the P point is connected to the potential of the VDD 121 and the GND 122 Is not lower than half the value of the potential difference. Also, the N point does not become higher than a half value of the potential difference between the VDD 121 and the GND 122. Therefore, as the transistors 141 to 174, transistors having a withstand voltage of half the potential difference between the VDD 121 and the GND 122 can be used.
[0099]
Further, the number of input signals is not limited to the four signals D <0> 131, XD <0> 132, D <1> 133, and XD <1> 134. Can be increased in number of potentials that can be output to each other.
[0100]
FIG. 12 shows a second example of the input selection circuit of the present invention. As shown in FIG. 12, input terminals V0 (191) to V7 (198) receive an input from the input voltage generation circuit. D <0> 201, XD <0> 202, D <1> 203, and XD <1> 204 are input signals, respectively. The D <0> 201 and the XD <0> 202, and the D <1> 203 and the XD <1> 204 form opposite logics, respectively. The transistors 211, 212, 221, 222, 231, 232, 241 and 242 are P-channel transistors. The transistors 213, 214, 223, 224, 233, 234, 243 and 244 are N-channel transistors. Further, the transistor 251 is a P-channel transistor, and the transistor 252 is an N-channel transistor.
[0101]
Here, when the logic of the D <0> 201 is H and the logic of the D <1> 203 is H, the transistor 221, the transistor 241, the transistor 214, and the transistor 234 are turned on. Is at the potential of V0 (191), and the point N is at the potential of V7 (198). When the logic of the D <0> 201 is L and the logic of the D <1> 203 is H, the transistor 211, the transistor 242, the transistor 224, and the transistor 233 are turned on. The potential becomes the potential V1 (192), and the point N becomes the potential V6 (197). Similarly, when the logic of the D <0> 201 is H and the logic of the D <1> 203 is L, the point P has the potential of the V2 (193), and the point N has the potential of the V5 (193). 196), and when the logic of D <0> 201 is L and the logic of D <1> 203 is L, the point P becomes the potential of V3 (194) and the point N is V4 (195). In this way, the input voltage of V0 (191) to V7 (198) can be selectively output to the points P and N by the input signal.
[0102]
When POLP205 and POLN206, which are signals from the polarity control circuit, are L, the potential at the point P is output to OUT207. When the POLP205 and POLN206 are H, the potential at the point N is output to the OUT207. You.
[0103]
Further, when the drain capacitance existing at the point P and the N point and the parasitic capacitance existing due to other wiring and the like are sufficiently larger than the capacitance existing at the OUT 207 terminal, the point P is connected to the V0 (191) and the V7 (198) does not become lower than half of the potential difference, and the N point does not become higher than half of the potential difference between V0 (191) and V7 (198). As the transistor 244, a transistor having a withstand voltage that is half the potential difference between V0 (191) and V7 (198) can be used.
[0104]
Also, the input signals need not be the four signals D <0> 201, XD <0> 202, D <1> 203, and XD <1> 204. The number of terminals V0 (191) to V7 (198) may not be eight, and the number of potentials that can be output to the OUT 207 can be increased by increasing the number of input signals and the number of input terminals from the input voltage generation circuit.
[0105]
Also, the input terminals from the input voltage generation circuit may be divided by resistors to increase the input voltage from the input voltage generation circuit in a pseudo manner.
[0106]
FIG. 13 shows a third example of the input selection circuit of the present invention. As shown in FIG. 13, the input terminal VDD 261 and the input terminal GND 262 are power supply terminals, and the resistors 263 to 269 are divided resistors for dividing the power supply voltage. D <0> 271, XD <0> 272, D <1> 273, XD <1> 274, D <2> 278, and XD <2> 279 are input signals, respectively. The D <0> 271 and the XD <0> 272, the D <1> 273 and the XD <1> 274, the D <2> 278 and the XD <2> 279 have opposite logics, respectively. Constitute.
[0107]
The transistors 281, 282, 291, 292, 301, 302, 311 and 312 are P-channel transistors. The WELL potential of the transistors 281, 291, 311 and 312 is a potential given by VDD 261. The WELL potential of the transistors 282, 292, 301 and 302 is a potential given at a connection node between the resistors 264 and 265. The transistors 283, 284, 293, 294, 303, 304, 313, and 314 are N-channel transistors. The WELL potential of the transistors 284, 294, 303 and 304 is a potential given by the GND 262. The WELL potential of the transistors 283, 293, 313, and 314 is a potential provided at a connection node between the resistor 267 and the resistor 268. The transistors 321, 323, and 324 are P-channel transistors. Transistors 322, 325 and 326 are N-channel transistors.
[0108]
When the logic of the D <0> 271 is H and the logic of the D <1> 273 is H, the transistors 291, 311, 284 and 304 are turned on, so that the point P 1 becomes the potential of VDD 261 and the point N 1 Is the potential of GND 262. When the logic of the D <0> 271 is L and the logic of the D <1> 273 is H, the transistors 281, 312, 294 and 303 are turned on, so that the point P 1 is connected to the resistors 263 and 264. Becomes the potential of the connection node. The point N1 is the potential of the connection node between the resistor 268 and the resistor 269.
[0109]
Similarly, when the logic of the D <0> 271 is H and the logic of the D <1> 273 is L, the point P2 becomes the potential of the connection node between the resistors 264 and 265. The point N2 is the potential of the connection node between the resistor 267 and the resistor 268. When the logic of D <0> 271 is L and the logic of D <1> 273 is L, the point P2 is at the potential of the connection node between the resistors 265 and 266. The point N2 is the potential of the connection node between the resistor 266 and the resistor 267. When the logic of D <2> 278 is H, the transistors 323 and 326 are turned on. At this time, the potential of P1 is output to P3, and the potential of N1 is output to N3. When the logic of D <2> 278 is L, the transistors 324 and 325 are turned on, the potential of P2 is output to P3, and the potential of N2 is output to N3.
[0110]
In this manner, the voltages at which the VDD 261 and the GND 262 are resistance-divided can be selectively output to the points P3 and N3 by the input signal.
[0111]
When POLP 275 and POLN 276, which are signals from the polarity control circuit, are low, the voltage at point P3 is output to OUT277, and when the POLP275 and POLN276 are high, the voltage at point N3 is output to OUT277. You.
[0112]
When the drain capacitance existing at the points P3 and N3 and the parasitic capacitance existing due to other wirings and the like are sufficiently larger than the capacitance existing at the OUT277 terminal, the point P3 determines the potential difference between the VDD 261 and the GND 262. And the N3 point does not become higher than a half of the potential difference between the VDD 261 and the GND 262. Therefore, the transistors 323 to 326 connect the potential of the VDD 261 and the potential of the GND 262 with each other. A transistor with a withstand voltage of half the potential difference can be used.
[0113]
Similarly, when the drain capacitances existing at the points P1 and P2, the N1 points and the N2 points, and the parasitic capacitances existing due to other wirings and the like are sufficiently larger than the capacitances existing at the P3 points and the N3 points. The points P1 and P2 do not become lower than the potential of VDD 261 and half the potential difference between the connection nodes of the resistor 265 and the resistor 266, and the points N1 and N2 also have the resistance 266 and the resistor 267. The potential difference between the potential of the connection node and the potential of the GND 262 does not become higher than half of the potential difference between the potential of the VDD 261 and the potential of the GND 262. be able to.
[0114]
In this manner, by appropriately dividing the WELL with respect to the input voltage and selecting the input voltage, a transistor with a small withstand voltage can be used, so that the transistor can be miniaturized.
[0115]
Also, the input signals need not be the four signals of D <0> 131, XD <0> 132, D <1> 133, and XD <1> 134. The number of potentials that can be output can be increased.
[0116]
FIG. 14 shows a fourth example of the input selection circuit of the present invention. As shown in FIG. 14, input terminals V0 (331) to V7 (338) are input terminals from the input voltage generation circuit. D <0> 341, XD <0> 342, D <1> 343, XD <1> 344, D <2> 348, and XD <2> 349 are input signals, respectively. The D <0> 341 and the XD <0> 342, the D <1> 343 and the XD <1> 344, the D <2> 348 and the XD <2> 349 constitute the reverse logic, respectively. I do. The transistors 351, 352, 361, 362, 371, 372, 381, and 382 are P-channel transistors. The WELL potential of the transistors 361, 381, 351 and 382 is a potential given by V0 (331). The WELL potential of the transistors 352, 362, 371 and 372 is a potential given by V2 (333). The transistors 353, 354, 363, 364, 373, 374, 383, and 384 are N-channel transistors. The WELL potential of the transistors 354, 364, 373 and 374 is a potential given by V7 (338). The WELL potential of the transistors 353, 363, 383 and 384 is a potential given by V5 (336). The transistors 391, 393, and 394 are P-channel transistors. Transistors 392, 395 and 396 are N-channel transistors.
[0117]
When the logic of the D <0> 341 is H and the logic of the D <1> 343 is H, the transistor 361, the transistor 381, the transistor 354, and the transistor 374 are turned on. The potential of (331) is attained, and the point N1 is at the potential of V7 (338). When the logic of the D <0> 341 is L and the logic of the D <1> 343 is H, the transistor 351, the transistor 382, the transistor 364, and the transistor 373 are turned on. The potential at V1 (332) is attained, and the point N1 is at potential at V6 (337). Similarly, when the logic of D <0> 341 is H and the logic of D <1> 343 is L, point P2 has the potential of V2 (333) and point N2 has the potential of V5 (336). When the logic of D <0> 271 is L and the logic of D <1> 273 is L, the point P2 has the potential of V3 (334) and the point N2 has the potential of V4 (335). .
[0118]
When the logic of D <2> 348 is H, the transistor 393 and the transistor 396 are turned on, the potential of P1 is output to P3, the potential of N1 is output to N3, and the potential of D < When the logic of 2> 348 is L, the transistors 394 and 395 are turned on, the voltage of P2 is output to P3, and the voltage of N2 is output to N3.
[0119]
In this way, the input voltage from V0 (331) to V7 (338) can be selectively output to the points P3 and N3 according to the input signal.
[0120]
When POLP345 and POLN346, which are signals from the polarity control circuit, are at L, the potential at the P3 point is output to OUT347, and when the POLP345 and POLN346 are at H, the potential at the N3 point is output to OUT347. You.
[0121]
Further, when the drain capacitance existing at the points P3 and N3 and the parasitic capacitance existing due to other wirings and the like are sufficiently larger than the capacitance existing at the OUT347 terminal, the P3 point is V0 (331) and V7. Since the potential difference does not become lower than half of the potential difference of (338) and the N3 point does not become higher than half of the potential difference between V0 (331) and V7 (338), the transistor 393 to the transistor As the transistor 396, a transistor having a withstand voltage which is half the potential difference between the potential V0 (331) and the potential V7 (338) can be used.
[0122]
Similarly, when the drain capacitances existing at the points P1 and P2, the N1 point and the two points, and the parasitic capacitance existing due to other wirings and the like are sufficiently larger than the capacitances existing at the points P3 and N3. The points P1 and P2 do not become higher than half the potential difference between the potential of V0 (331) and the potential of V3 (334), and the points N1 and N2 are also at the potential of V4 (335). Since the potential does not become higher than half of the potential difference of V7 (338), the transistors 351 to 384 are transistors having a withstand voltage of ４ of the potential difference between V0 (331) and V7 (338). Can be used.
[0123]
In this manner, by appropriately dividing the WELL with respect to the input voltage and selecting the input voltage, a transistor with a small withstand voltage can be used, so that the transistor can be miniaturized.
[0124]
Also, the input signals need not be the four signals of D <0> 341, XD <0> 342, D <1> 343, and XD <1> 344, and are output to OUT347 by increasing the number of input signals. The number of potentials can be increased.
[0125]
Also, the input terminals from the input voltage generation circuit may be divided by resistors to increase the input voltage from the input voltage generation circuit in a pseudo manner.
[0126]
FIG. 15 shows a first example of a circuit for an even-numbered terminal of the nonlinear identification circuit of the present invention. As shown in FIG. 15, input terminals VREFP1 (401), input terminal VREFP2 (402), and VREFN1 (404) and VREFN2 (405) are terminals for inputting a voltage for offset current control, and a signal from an offset voltage generation circuit. Input terminal. VDD 403 and GND 406 are power supply terminals. D <4> 407, XD <4> 408, D <5> 409, and XD <5> 410 are input signals. The D <4> 407 and the XD <4> 408, and the D <5> 409 and the XD <5> 410, respectively, constitute opposite logics. The transistors 421, 422, 424, 425, and 423 are P-channel transistors. The transistors 431, 432, 434, 435 and 433 are N-channel transistors.
[0127]
When the logic of the D <4> 407 is H and the logic of the D <5> 409 is H, the transistors 421, 422, 431 and 432 are turned on, and the point P becomes the potential of VREFP1 (401). , N are at the potential of VREFN1 (404). When the logic of the D <4> 407 is L and the logic of the D <5> 405 is H, the transistors 424, 425, 434, and 435 are turned on, so that the point P is connected to the VREFP2 (402). The potential becomes the potential of the VREFN2 (405) at the point N. In the case of other logic, the points P and N are in a high impedance state.
[0128]
POLP_ODD 411, POLP_EVEN 412, POLN_EVEN 413, and POLP_ODD 414 are input terminals from the polarity control circuit. The signal changes periodically.
[0129]
When the logic of the POLP_EVEN 412 is H, the logic of the POLP_ODD 411 is L, and the potential of the VDD 403 is output to the output terminal OFFP_EVEN 415. When the logic of the POLP_EVEN 412 is L, the logic of the POLP_ODD 411 is H, and the potential of the point P is output to the output terminal OFFP_EVEN 415. When the logic of the POLN_EVEN 413 is L, the logic of the POLN_ODD 411 is H, and the potential of the GND 403 is output to the output terminal OFFN_EVEN 416. When the logic of the POLN_EVEN 413 is H, the logic of the POLP_ODD 411 is L, and the potential at the point N is output to the output terminal OFFN_EVEN 416.
[0130]
As described above, a plurality of potentials can be selected by an input signal, and when not selected, a power supply voltage can be output.
[0131]
In addition, by exchanging the terminals of the POLP_EVEN 412 and the POLP_ODD 411 and exchanging the terminals of the POLN_EVEN 413 and the POLN_ODD 414, a non-linear operation region identification circuit for outputting an odd-numbered terminal can be formed.
[0132]
FIG. 16 shows a second example of the circuit for the even-numbered terminals of the nonlinear identification circuit of the present invention. As shown in FIG. 16, an input terminal VREFP1 (441), an input terminal VREFP2 (442), and VREFN1 (444) and VREFN2 (445) are terminals for inputting a voltage for offset current control, and the offset voltage generating circuit This is a terminal for inputting signals from VDD 443 and GND 446 are power supply terminals. D <4> 447, XD <4> 448, D <5> 449, and XD <5> 450 are input signals, respectively. The D <4> 447 and the XD <4> 448, and the D <5> 449 and the XD <5> 450 form opposite logics, respectively. Transistors 461, 462, 464, 465, 463, and 467 are P-channel transistors. The transistors 471, 472, 474, 475, 473, and 477 are N-channel transistors. POLP_EVEN 411, POLP_ODD 412, POLN_EVEN 413, and POLP_ODD 414 are input terminals from the polarity control circuit. These signals change periodically. POLP_EVEN 411 and POLP_ODD 412 have logically opposite polarities, and POLN_EVEN 453 and POLN_ODD 454 have logically opposite characteristics.
[0133]
When the logic of the D <4> 447 is H, the logic of the D <5> 449 is H and the logic of the POLP_EVEN 452 is L, the transistor 461, the transistor 462, and the transistor 463 are turned on. , VREFP1 (441). When the logic of the D <4> 447 is L, the logic of the D <5> 449 is H and the logic of the POLP_EVEN 452 is L, the transistor 464, the transistor 465, and the transistor 467 are turned on, so that the OFFP_EVEN 455 is turned on. Becomes the potential of the VREFP2 442. Further, when the logic of the POLP_ODD 451 is L, the OFFP_EVEN 455 becomes the potential of the VDD 443. When the logic of the D <4> 447 is H, the logic of the D <5> 449 is H and the logic of the POLN_EVEN 453 is H, the transistor 471, the transistor 472, and the transistor 473 are turned on. , VREFN1 (444). When the logic of the D <4> 447 is L, the logic of the D <5> 449 is H and the logic of the POLN_EVEN 453 is H, the transistor 474, the transistor 475, and the transistor 477 are turned on, and thus the OFFN_EVEN 456 is turned on. Becomes the potential of the VREFN2 (445). When the logic of the POLN_ODD 454 is H, the OFFN_EVEN 456 becomes the potential of the GND 446.
[0134]
As described above, a plurality of potentials can be selected by an input signal, and when not selected, a power supply voltage can be output.
[0135]
In addition, by exchanging the terminals of the POLP_EVEN 452 and the POLP_ODD 451 and exchanging the terminals of the POLN_EVEN 453 and the POLN_ODD 454, a non-linear operation region identification circuit for outputting an odd-numbered terminal can be formed.
[0136]
FIG. 18 shows an example of the operational amplifier of the present invention and an offset current generating circuit inside the operational amplifier. As shown in FIG. 18, the input terminal VDD501 supplies positive power of the operational amplifier and the offset current generating circuit, and VSS503 supplies negative power of the operational amplifier and the offset current generating circuit. A terminal IN502, a terminal VREF_P505, and a terminal VREF_N504 are input terminals of the operational amplifier. Terminals OFF_P507 and OFF_N508 are input terminals of the offset current generation circuit. A terminal OUT506 is an output terminal of the operational amplifier and the offset current generating circuit.
[0137]
The transistors 514 and 515 are P-channel transistors. The transistors 512, 513, and 511 are N-channel transistors. The transistor 512 and the transistor 513 form a differential pair, and the transistors 511, 512, 513, 514, and 515 form the differential unit 1.
[0138]
The terminal VREF_N 504 is connected to the gate of the transistor 511, and controls the current of the differential unit 1. The source of the transistor 511 is connected to the terminal VSS503, and the drain of the transistor 511 is connected to the source of the transistor 512 and the source of the transistor 513. The terminal IN502 is connected to a gate of the transistor 512. The drain of the transistor 512 is connected to the drain of the transistor 514, the gate of the transistor 514, and the gate of the transistor 515. The terminal OUT506 is connected to a gate of the transistor 513. The drain of the transistor 513 is connected to the drain of the transistor 513. The terminal VDD501 is connected to a source of the transistor 514. The terminal VDD501 is connected to a source of the transistor 515. The transistor 514 and the transistor 515 form a current mirror circuit, and are configured so that currents flowing through the transistor 514 and the transistor 515 become equal.
[0139]
The transistors 519 and 520 are N-channel transistors. The transistors 517, 518, and 516 are P-channel transistors. The transistor 517 and the transistor 518 form a differential pair, and the transistor 516, the transistor 517, the transistor 518, the transistor 519, and the transistor 520 form the differential unit 2.
[0140]
The terminal VREF_P 505 is connected to the gate of the transistor 516, and controls the current of the differential unit 2. The terminal VDD501 is connected to the source of the transistor 516, and the source of the transistor 517 and the source of the transistor 518 are connected to the drain of the transistor 516. The terminal IN502 is connected to a gate of the transistor 517. The drain of the transistor 517 is connected to the drain of the transistor 519, the gate of the transistor 519, and the gate of the transistor 520. The terminal OUT506 is connected to the gate of the transistor 518, and the drain of the transistor 520 is connected to the drain of the transistor 518. The terminal VSS503 is connected to the source of the transistor 519, and the terminal VSS503 is connected to the source of the transistor 520.
[0141]
The transistor 519 and the transistor 520 form a current mirror circuit, and are configured so that currents flowing through the transistor 519 and the transistor 520 become equal.
[0142]
The transistor 521 is a P-channel transistor, and the transistor 522 is an N-channel transistor.
[0143]
The capacitors 523 and 524 are capacitors for compensating the output phase of the operational amplifier.
[0144]
The transistor 521, the transistor 522, the capacitor 523, and the capacitor 524 form an output portion.
[0145]
The gate of the transistor 521 is connected to the drain of the transistor 513. The drain of the transistor 521 is connected to the terminal OUT506. The source of the transistor 521 is connected to the terminal VDD501. The gate of the transistor 522 is connected to the drain of the transistor 518. The drain of the transistor 522 is connected to the terminal OUT506. The source of the transistor 522 is connected to the terminal VSS503.
[0146]
One terminal of each of the capacitors 523 and 524 is connected to the gate of the transistor 523 and the gate of the transistor 522, respectively, and the other terminal is connected to the terminal OUT506. The capacitors 523 and 524 may not be provided.
[0147]
Transistor 525 is a P-channel transistor, and transistor 526 is an N-channel transistor. The transistor 525 and the transistor 526 form an offset current generation circuit.
[0148]
The gate of the transistor 525 is connected to the terminal OFF_P507. The drain of the transistor 525 is connected to the terminal OUT506. The source of the transistor 525 is connected to the terminal VDD501. The gate of the transistor 526 is connected to the terminal OFF_N508. The drain of the transistor 526 is connected to the terminal OUT506. The source of the transistor 526 is connected to the terminal VSS503.
[0149]
【The invention's effect】
According to the present invention, in a circuit device for a display device in which adjacent outputs output opposite polarities, the output of the operational amplifier can operate linearly within the power supply voltage range.
[0150]
Further, it is possible to prevent the current from flowing through (short circuit) in the input selection circuit at the time of polarity inversion.
[0151]
Further, in the input selection circuit, a transistor having a withstand voltage of half of the power supply voltage can be used, so that the circuit can be downsized.
[0152]
Further, in the input selection circuit, a transistor having a withstand voltage of a fraction of the power supply voltage can be used, so that the circuit can be downsized.
[0153]
Further, since driving by capacitive coupling is not performed, the circuit can be downsized.
[0154]
Further, an appropriate offset current can be generated in the non-linear operation region of the operational amplifier.
[0155]
Further, since the operational amplifier is composed of both P-channel and N-channel transistors, the precision is good and the precision is guaranteed, so that the size of the differential section of the operational amplifier can be the same as the conventional one, Circuit size can be reduced.
[0156]
Further, since the output can follow the input in the power supply voltage range, there is no need to use a switch for switching, and high-speed operation can be performed. Further, since there is no need to lower the threshold voltage of the transistor, the breakdown voltage of the transistor can be increased. You can do it.
[0157]
Further, the current can be reduced by flowing the constant current only when the offset current is output.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a second embodiment of the present invention.
FIG. 2 is a block diagram illustrating a third embodiment of the present invention.
FIG. 3 is a block diagram illustrating a fourth embodiment of the present invention.
FIG. 4 is a block diagram showing a preferred embodiment of the present invention.
FIG. 5 is a block diagram illustrating a fifth embodiment of the present invention.
FIG. 6 is a block diagram illustrating a sixth embodiment of the present invention.
FIG. 7 is a block diagram illustrating a seventh embodiment of the present invention.
FIG. 8 is a block diagram illustrating an eighth embodiment of the present invention.
FIG. 9 is a first example of a polarity control circuit of the present invention.
FIG. 10 is a second example of the polarity control circuit of the present invention.
FIG. 11 is a first example of the input selection circuit of the present invention.
FIG. 12 is a second example of the input selection circuit of the present invention.
FIG. 13 is a third example of the input selection circuit of the present invention.
FIG. 14 is a fourth example of the input selection circuit of the present invention.
FIG. 15 is a first example of a non-linear area identification circuit of the present invention.
FIG. 16 is a second example of the non-linear area identification circuit of the present invention.
FIG. 17 is a third example of the non-linear area identification circuit of the present invention.
FIG. 18 is an example of an operational amplifier of the present invention and an offset current generating circuit inside the operational amplifier.
FIG. 19 is a graph showing input / output characteristics of an operational amplifier without an offset current generating circuit.
FIG. 20 is a graph showing input / output characteristics of the operational amplifier when the offset current generation circuit functions.
FIG. 21 is a diagram illustrating a schematic configuration of a flat display device.
FIG. 22 is a graph showing input / output characteristics of a conventional operational amplifier having a differential section using N-channel transistors.
FIG. 23 is a graph showing input / output characteristics of an operational amplifier having a differential section using a conventional P-channel transistor.
FIG. 24 is a graph showing a potential mismatch between joints in input / output characteristics according to a conventional technique.
FIG. 25 is a diagram showing a circuit of a conventional one-channel type operational amplifier.
[Explanation of symbols]
1 Input signal
2 Polarity signal
3 Input selection circuit
4 Non-linear area identification circuit
5. Polarity control circuit
6. Offset current generation circuit
7 Operational amplifier
8 Output signal
13 Input selection circuit
14 Non-linear area identification circuit
15 Polarity control circuit
19 Input voltage generation circuit
23 Input selection circuit
24 Non-linear area identification circuit
25 Polarity control circuit
30 Offset voltage generation circuit
33 Input selection circuit
34 Nonlinear Area Identification Circuit
35 Polarity control circuit
39 Input voltage generation circuit
40 Offset voltage generation circuit
43 Input selection circuit
44 Non-linear area identification circuit
45 polarity control circuit
53 input selection circuit
54 Non-linear area identification circuit
55 polarity control circuit
59 Input voltage generation circuit
63 Input selection circuit
64 Non-linear area identification circuit
65 polarity control circuit
70 Offset voltage generation circuit
73 Input selection circuit
74 Non-linear area identification circuit
75 polarity control circuit
79 Input voltage generation circuit
80 Offset voltage generation circuit
81 POL
82 flip-flops
83, 84, 85, 90, 91 buffers
86, 87, 92, 93 logic circuit
88,99 level shifter
94 POL_P_ODD
95 POL_N_ODD
96 POL_P_EVEN
97 POL_N_EVEN
98 MODE
100 POL
101 LP
102 flip-flop
103 Inverter
104, 105, 110, 111 logic circuit
106,107 level shifter
108,109 buffer
112 POL_P_ODD
113 POL_N_ODD
114 POL_P_EVEN
115 POL_N_EVEN
118 MODE
121 VDD
122 GND
123, 124, 125, 126, 127, 128, 129 Resistance
131 D <0>
132 XD <0>
133 D <1>
134 XD <1>
135 POLP
136 POLN
137 OUT
141, 142, 151, 152, 161, 162, 171, 172, 181 P-channel transistor
143, 144, 153, 154, 163, 164, 173, 174, 182 N-channel transistors
191 V0
192 V1
193 V2
194 V3
195 V4
196 V5
197 V6
198 V7
201 D <0>
202 XD <0>
203 D <1>
204 XD <1>
205 POLP
206 POLN
207 OUT
211, 212, 221, 222, 231, 232, 241, 242, 251 P-channel transistor
213,214,223,224,233,234,243,244,252 N-channel transistor
261 VDD
262 GND
263, 264, 265, 266, 267, 268, 269 Resistance
271 D <0>
272 XD <0>
273 D <1>
274 XD <1>
275 POLP
276 POLN
277 OUT
278 D <2>
279 XD <2>
281, 282, 291, 292, 301, 302, 311, 312, 321, 323, 324 P-channel transistors
283, 282, 293, 294, 303, 304, 313, 314, 322, 325, 326 N-channel transistor
331 V0
332 V1
333 V2
334 V3
335 V4
336 V5
337 V6
338 V7
341 D <0>
342 XD <0>
343 D <1>
344 XD <1>
345 POLP
346 POLN
347 OUT
348 D <2>
349 XD <2>
351,352,361,362,371,372,381,382,391,393,394 P-channel transistor
353,354,363,364,373,374,383,384,392,395,396 N-channel transistors
401 VREFP1
402 VREFP2
403 VDD
404 VREFN1
405 VREFN2
406 GND
407 D <4>
408 XD <4>
409 D <5>
410 XD <5>
411 POLP_ODD
412 POLP_EVEN
413 POLN_EVEN
414 POLN_ODD
415 OFFP_EVEN
416 OFFN_EVEN
421, 422, 423, 424, 425, 426 P-channel transistor
431, 432, 433, 434, 435, 436 N-channel transistors
441 VREFP1
442 VREFP2
443 VDD
444 VREFN1
445 VREFN2
446 GND
447 D <4>
448 XD <4>
449 D <5>
450 XD <5>
451 POLP_ODD
452 POLP_EVEN
453 POLN_EVEN
454 POLN_ODD
455 OFFP_EVEN
456 OFFN_EVEN
461, 462, 463, 464, 465, 466, 467 P-channel transistor
471,472,473,474,475,476,477 N-channel transistors
481 VDD
482 VREFP
483 IN
484 GND
485 VREFN
486 OFFN
487 OFFP
491,494,495 P-channel transistor
492,493,496 N-channel transistor
501 VDD
502 IN
503 VSS
504 VREF_N
505 VREF_P
506 OUT
507 OFF_P
508 OFF_N
511, 512, 513, 519, 520, 522 N-channel transistors
514, 515, 516, 517, 518, 521 P-channel transistor
523,524 capacity
525 P-channel transistor
526 N-channel transistor

Claims

In a display driving device that applies a voltage to the liquid crystal based on gradation data of the display and performs predetermined driving,
A polarity control circuit that generates a polarity control signal based on the polarity signal;
Based on the input signal as the grayscale data and the polarity control signal, a plurality of reference voltages supplied from the input voltage generation circuit or a plurality of reference voltages created in the input selection circuit, for driving the liquid crystal. Said input selection circuit for selecting a predetermined reference voltage,
Based on the input signal and the polarity control signal, a non-linear operating region in which the output potential of the operational amplifier does not follow the input potential is identified, and when the input potential of the non-linear region is subjected to the operational amplification, the output of the operational amplifier is A non-linear region identification circuit that outputs an offset current generation control signal for compensating for the signal current,
The operational amplifier that inputs the reference voltage selected by the input selection circuit, and outputs an output signal that is arithmetically amplified according to the input to an output terminal;
An offset current generation circuit that compensates for a current at an output terminal of the operational amplifier based on the offset current generation control signal output by the nonlinear region identification circuit;
Has,
The nonlinear region identification circuit,
An offset current generation control signal is output so that the amount of the offset current changes in accordance with the degree to which the linearity of the input / output characteristics of the operational amplifier deviates, and the offset current generation control signal is output in accordance with the value of the input signal as the gradation data. A display body driving device for determining a control signal .

The display device driving device according to claim 1 ,
The non-linear region identification circuit, display driving apparatus characterized by determining the offset current generating control signals based on a predetermined upper bits of the gradation data serving input signal.

The display device driving device according to claim 1 ,
The display driving apparatus, wherein the non-linear region identification circuit further receives an offset voltage supplied from an offset voltage generation circuit.

The display device driving device according to claim 1 ,
When the polarity control signal has a predetermined value, the non-linear region identification circuit controls conduction of the transistors (423, 433) so as to select the offset voltage side, and the polarity control signal is set to the predetermined value. A display device driving device characterized in that the transistor (426, 436) is controlled to conduct so that the offset current generation circuit selects a power supply voltage of a polarity that does not cause a current to flow when the value indicates a reverse polarity. .

The display device driving device according to claim 1,
The display driving device, wherein the polarity control circuit generates a polarity control signal including a polarity control signal for even-numbered columns and a polarity control signal for odd-numbered columns.

The display device driving device according to claim 1,
The polarity control circuit creates a polarity control signal for even-numbered columns and a polarity control signal for odd-numbered columns of a display body that is logically inverted according to the logical level of the polarity signal, and further includes a voltage conversion circuit. A display driving device, comprising:

The display device driving device according to claim 1,
The display driving device, wherein the polarity control circuit also receives a timing signal (101) and outputs a polarity control signal in relation to the timing signal.

The display device driving device according to claim 1,
The operational amplifier has a first differential section and a second differential section having transistors having different polarities from each other,
When the input signal to the operational amplifier is within a range in which the output characteristic of the first differential section is non-linear, the offset current generating circuit and the second differential section perform an amplification operation,
When the input signal to the operational amplifier is within a range where the output characteristic of the second differential section is non-linear, the offset current generating circuit and the first differential section perform an amplification operation,
When the input signal to the operational amplifier is within a range where both of the output characteristics of the first differential section and the second differential section are linear , the first differential section and the A display driver, wherein the first differential section and the second differential section perform an amplifying operation to attract an output while the second differential section performs an amplifying operation.

The display body driving device according to claim 8 ,
The display body driving device, wherein the offset current generating circuit is provided inside the operational amplifier.

The display device driving device according to claim 1,
The operational amplifier has a P-channel transistor differential section and an N-channel transistor differential section,
The non-linear region identification circuit and the offset current generation circuit supply an offset current so as to supply a charge to an output terminal of the operational amplifier when a potential to be output from the operational amplifier is on a low potential side, and Wherein the offset current is supplemented so as to remove electric charge from the output terminal.

The display device driving device according to claim 1, wherein the display device driving device is a semiconductor integrated circuit.

The display device driving device according to claim 1, wherein the display device driving device is an X driver.

2. The display device driving device according to claim 1, wherein the display device driving device is a source driver for driving an active matrix type display device.

A display device comprising the display device driving device according to claim 1 and a liquid crystal display device.

A portable electronic device comprising the display device according to claim 1.