KR100771312B1

KR100771312B1 - Amplifier circuit and display device

Info

Publication number: KR100771312B1
Application number: KR1020060076566A
Authority: KR
Inventors: 미찌루 센다; 히로유끼 호리바따
Original assignee: 엡슨 이미징 디바이스 가부시키가이샤
Priority date: 2005-08-16
Filing date: 2006-08-14
Publication date: 2007-10-29
Also published as: KR20070021054A

Abstract

버퍼 앰프의 출력을 안정화한다. 플러스 입력단에 입력 신호가 입력되고, 출력단이 마이너스 입력단에 접속되며, 안정화된 출력 신호를 출력하는 버퍼 앰프(452)에 대하여, 플러스 입력단과 출력단을 단락하는 스위치(480)를 설치한다. 이 스위치(480)를 온함으로써, 버퍼 앰프(452)의 출력을 입력에 가깝게 한다.Stabilize the output of the buffer amplifier. An input signal is input to the positive input terminal, the output terminal is connected to the negative input terminal, and a switch 480 for shorting the positive input terminal and the output terminal is provided for the buffer amplifier 452 for outputting the stabilized output signal. By turning on this switch 480, the output of the buffer amplifier 452 is close to the input.

버퍼 앰프, 스위치, 증폭 회로, 캐패시터, 래치 회로, 레벨 시프터 Buffer amplifiers, Switches, Amplifier circuits, Capacitors, Latch circuits, Level shifters

Description

Amplifier circuit and display device {AMPLIFIER CIRCUIT AND DISPLAY DEVICE}

도 1은 실시예에 따른 액정 표시 장치에서의 비디오 데이터를 화소 회로에 공급하기 위한 구성을 도시하는 도면.1 is a diagram showing a configuration for supplying video data to a pixel circuit in a liquid crystal display device according to an embodiment;

도 2는 래치형 레벨 시프트 회로(SRAM(16))와 이 SRAM(16)의 출력을 래치하는 래치 회로(SRAM(18))의 구성을 도시하는 도면.2 is a diagram showing the configuration of a latch type level shift circuit (SRAM 16) and a latch circuit (SRAM 18) for latching an output of the SRAM 16. FIG.

도 3은 DAC(20)의 상위 비트 변환의 구성을 도시하는 도면.3 is a diagram illustrating a configuration of higher bit conversion of the DAC 20. FIG.

도 4는 DAC(20)의 하위 비트 변환의 구성을 도시하는 도면.4 is a diagram illustrating a configuration of lower bit conversion of the DAC 20. FIG.

도 5는 앰프(22)의 구성을 도시하는 도면.5 is a diagram showing the configuration of the amplifier 22. FIG.

도 6은 DAC(20)의 하위 비트에 대한 다른 구성예를 도시하는 도면.FIG. 6 is a diagram showing another example of the configuration of the lower bits of the DAC 20. FIG.

도 7은 절환 스위치(24)의 구성을 도시하는 도면.FIG. 7 is a diagram illustrating a configuration of the switching switch 24. FIG.

도 8은 WHITE 신호와 BLACK 신호의 파형을 도시하는 도면.8 is a diagram showing waveforms of a WHITE signal and a BLACK signal;

도 9는 데이터 라인의 프리차지를 위한 구성을 도시하는 도면.9 illustrates a configuration for precharging a data line.

도 10은 용량 라인을 2개 설치하는 화소 회로의 구성의 개략 구성을 도시하는 도면.10 is a diagram illustrating a schematic configuration of a configuration of a pixel circuit in which two capacitor lines are provided.

도 11은 액정에 대한 전압 인가 상태를 설명하기 위한 도면.11 is a view for explaining a voltage application state to the liquid crystal.

도 12는 각종 신호의 파형을 도시하는 도면.12 illustrates waveforms of various signals.

도 13은 비디오 데이터 취득에 대한 타이밍차트.13 is a timing chart for video data acquisition.

도 14는 아날로그 비디오 신호 출력에 대한 타이밍차트.14 is a timing chart for analog video signal output.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 비디오 라인10: video line

12 : 스위치12: switch

14 : 수평 전송 레지스터14: horizontal transfer register

22 : 앰프22: amplifier

24 : 스위치24: switch

26 : 데이터 라인26: data line

[특허 문헌 1] 일본 특개평11-150427호 공보[Patent Document 1] Japanese Patent Application Laid-Open No. 11-150427

본 발명은, 입력 신호를 안정화하여, 안정화된 출력 신호를 출력하는 증폭 회로, 특히 출력 신호의 보정에 관한 것이다.The present invention relates to an amplification circuit for stabilizing an input signal and outputting a stabilized output signal, in particular for the correction of the output signal.

종래부터, 액정 표시 장치 등의 플랫 패널 타입의 표시 장치가 널리 보급되어 있다. 특히, 휴대 기기에는, 소형 경량의 표시 장치가 필수이며, 예를 들면 휴대 전화기 등에서는, 액정 표시 장치가 주로 이용되고 있다.Background Art Conventionally, flat panel type display devices such as liquid crystal display devices have been widely used. In particular, a small-sized, light-weight display device is essential for a portable device. For example, a liquid crystal display device is mainly used in a mobile phone.

이 액정 표시 장치에서는, 고정밀한 화상도 표시하기 위해서, 표시 화소마다 화소 회로를 갖고, 고정밀한 표시가 가능한 액티브 매트릭스 타입이 이용된다.In this liquid crystal display, in order to display a high-definition image, an active matrix type having a pixel circuit for each display pixel and capable of high-definition display is used.

여기서, 액정 표시 장치 등에서는, 매트릭스 형상으로 배치된 화소의 각 열에 대응하여 데이터 라인을 배치하고, 각 화소의 데이터 신호를 데이터 라인을 통해 각 화소에 공급한다. 데이터 라인은, 비교적 길고 또한 데이터 신호를 유지하기 위해 용량을 갖고 있다. 따라서, 이 데이터 라인에 데이터 신호를 공급할 때에는, 버퍼 앰프에서 전류 공급 능력을 높여, 신호를 미리 안정화시킨다. 이러한 증폭 회로에 대해서는, 예를 들면 특허 문헌 1 등에 기재가 있다.Here, in a liquid crystal display device or the like, data lines are arranged corresponding to columns of pixels arranged in a matrix shape, and data signals of each pixel are supplied to each pixel through the data line. The data line is relatively long and has a capacity to hold the data signal. Therefore, when supplying a data signal to this data line, the current supply capability of the buffer amplifier is increased to stabilize the signal in advance. Such an amplifier circuit is described in, for example, Patent Document 1 and the like.

여기서, 버퍼 앰프는 그것을 구성하는 트랜지스터의 특성의 변동 등에 의해, 입출력에 차가 발생한다. 표시용의 데이터에 대해서, 전압이 변화되면, 표시 휘도가 변화되기 때문에, 가능한 한 전압 변화가 없도록 하고자 하는 요구가 있다.Here, the buffer amplifier causes a difference in the input / output due to variations in the characteristics of the transistors constituting the buffer amplifier. With respect to the data for display, when the voltage changes, the display brightness changes, so that there is a demand to avoid the voltage change as much as possible.

본 발명은, 플러스 입력단에 입력 신호가 입력되고, 출력단이 마이너스 입력단에 접속되며, 안정화된 출력 신호를 출력하는 버퍼 앰프와, 이 버퍼 앰프의 플러스 입력단과 출력단을 단락하는 스위치를 갖는 것을 특징으로 한다.The present invention is characterized by having a buffer amplifier for inputting an input signal to a positive input terminal, an output terminal connected to a negative input terminal, and outputting a stabilized output signal, and a switch for shorting the positive input terminal and the output terminal of the buffer amplifier. .

또한, 상기 입력 신호는, 복수 비트의 디지털 신호에 대하여, 각 비트에 대응하여 용량값에 가중치를 부여한 캐패시터를 이용하는 것이 바람직하다.In addition, it is preferable to use a capacitor in which the input signal is weighted with a capacitance value corresponding to each bit with respect to the plurality of bits of the digital signal.

또한, 매트릭스 형상으로 배치된 화소의 각 열에 대응하여 데이터 라인을 배치하고, 각 화소의 데이터 신호를 데이터 라인을 통해 각 화소에 공급하는 표시 장치로서, 상기 데이터 신호를 안정화하고 나서 상기 데이터 라인에 공급하는 증폭 회로를 갖고, 이 증폭 회로에 상술한 증폭 회로를 사용하는 것이 바람직하다.Further, a display device for arranging data lines corresponding to respective columns of pixels arranged in a matrix shape and supplying data signals of each pixel to each pixel through data lines, wherein the data signals are stabilized and then supplied to the data lines. It is preferable to have an amplifying circuit, and to use the amplifying circuit mentioned above for this amplifying circuit.

<실시예><Example>

이하, 본 발명의 실시예에 대해서, 도면에 기초하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the Example of this invention is described based on drawing.

「전체 구성」`` Overall Configuration ''

도 1은, 실시예에 따른 액정 표시 장치에서의 비디오 데이터를 화소 회로에 공급하기 위한 구성을 도시하는 도면이다.1 is a diagram illustrating a configuration for supplying video data to a pixel circuit in a liquid crystal display device according to an embodiment.

이 실시예에서는, 6비트의 비디오 라인(10)이, 각 화소마다의 64계조의 디지털 휘도 신호를 화소 클럭에 따라서 순차적으로 전송한다. 또한, 실제로는 R(적), G(녹), B(청)의 3개의 비디오 라인을 갖고, 각 색의 비디오 데이터가 병렬하여 공급되어, 대응하는 색의 화소에 공급되지만, 도면에서는 1색만을 도시하고 있다.In this embodiment, the 6-bit video line 10 sequentially transmits 64 gradation digital luminance signals for each pixel in accordance with the pixel clock. In addition, it actually has three video lines of R (red), G (green), and B (blue), and video data of each color is supplied in parallel and supplied to pixels of a corresponding color. It is showing the bay.

비디오 라인(10)에는, 화소의 각 열에 대응하여 설치된 스위치(12)의 입력단이 접속되어 있다. 이 스위치(12)의 제어단에는 수평 전송 레지스터(14)의 출력이 각각 접속되어 있다. 여기서, 수평 전송 레지스터(14)는, 비디오 라인에 공급되어 오는 비디오 데이터의 화소마다의 타이밍에 동기하는 화소 클럭에 의해, 수평 스타트 신호(STH)를 순차적으로 전송하는 것으로, 화소의 각 열에 대응하는 레지스터를 갖고 있다. 또한, 이 설명에서는, RGB 중 1종류의 색의 표시에 대해서 설명하기 때문에, 표시 비트와 화소는 동일하다. 또한, 수평 전송 레지스터에 공급되는 전송 클럭은, 통상 화소 클럭의 2배의 주기를 갖고, 위상이 반전된 2개의 클럭(CKH, XCKH)을 이용하는 경우가 많다.The video line 10 is connected to an input terminal of a switch 12 provided corresponding to each column of pixels. The output of the horizontal transfer register 14 is connected to the control terminal of this switch 12, respectively. Here, the horizontal transfer register 14 sequentially transmits the horizontal start signal STH by a pixel clock synchronized with the timing of each pixel of the video data supplied to the video line, and corresponds to each column of the pixels. It has a register. In addition, since this display demonstrates display of one type of color in RGB, display bit and pixel are the same. In addition, the transfer clock supplied to the horizontal transfer register usually uses two clock cycles CKH and XCKH whose phases are inverted and have twice the period of the pixel clock.

즉, 비디오 라인(10)에 1열째의 화소의 비디오 데이터가 공급되어 있을 때에는, 수평 전송 레지스터(14)의 1개째에 수평 스타트 신호(STH)가 취득되어 대응하 는 스위치(12)가 온한다. 그리고, 화소 클럭에 의해 수평 전송 레지스터(14) 내를 수평 스타트(STH) 신호가 순차적으로 전송됨으로써, 비디오 라인(10)에 공급되어 있는 화소마다의 비디오 데이터에 대해서, 그 화소에 대응하는 스위치(12)가 순차적으로 온된다. 또한, 스위치(12)는 p채널 트랜지스터(TFT)와 n채널 트랜지스터(TFT)를 병렬 접속하여 구성되고, 각각이 수평 전송 레지스터(14)의 1개의 레지스터의 비반전 출력과, 반전 출력에 의해 동시에 온 오프된다.That is, when the video data of the pixels in the first column is supplied to the video line 10, the horizontal start signal STH is acquired in the first of the horizontal transfer registers 14 so that the corresponding switch 12 is turned on. . Then, the horizontal start (STH) signal is sequentially transmitted to the horizontal transfer register 14 by the pixel clock, so that the switch corresponding to the pixel is supplied to the video data for each pixel supplied to the video line 10. 12 is sequentially turned on. In addition, the switch 12 is configured by connecting a p-channel transistor TFT and an n-channel transistor TFT in parallel, each of which is simultaneously connected by a non-inverting output and one inverting output of one register of the horizontal transfer register 14. On off.

각 스위치(12)의 출력단에는, 6비트의 SRAM(16)의 입력단이 각각 접속되어 있고, 이들 SRAM(16)의 출력단에는, 6비트의 SRAM(18)의 입력단이 각각 접속되어 있다. 따라서, 비디오 라인(10)에 순차적으로 공급되는 화소마다의 비디오 데이터는, 스위치(12)가 순서대로 온됨으로써 대응하는 SRAM(16)에 취득된다. 그리고, 1행(1수평 주사 라인)분의 비디오 데이터가 각 SRAM(16)에 취득된 시점에서, 1행분의 비디오 데이터가, 대응하는 SRAM(18)에 동시에 각각 전송되고, 이것을 각 수평 주사 기간마다 반복한다. 따라서, 각 수평 주사 기간에서, 1행분의 비디오 데이터가 SRAM(16)에 취득되고, 그 후 이것이 SRAM(18)에 전송되며, 전송된 비디오 데이터가 다음 수평 주사 기간에서 SRAM(18)에 보유되고, 여기로부터 출력되게 된다. 그리고, 이 동작이 반복된다.The input terminal of the 6-bit SRAM 16 is connected to the output terminal of each switch 12, and the input terminal of the 6-bit SRAM 18 is respectively connected to the output terminal of these SRAM 16, respectively. Therefore, the video data for each pixel sequentially supplied to the video line 10 is acquired in the corresponding SRAM 16 by turning on the switches 12 in sequence. When video data for one row (one horizontal scan line) is acquired in each of the SRAMs 16, video data for one row is simultaneously transferred to the corresponding SRAMs 18, respectively. Repeat every time. Thus, in each horizontal scanning period, one row of video data is acquired in the SRAM 16, which is then transferred to the SRAM 18, and the transmitted video data is retained in the SRAM 18 in the next horizontal scanning period. Will be output from here. This operation is repeated.

SRAM(18)의 출력단에는, 디지털 아날로그 변환기(DAC)(20)의 입력단이 접속되어 있다. 이 DAC(20)는, SRAM(18)로부터 공급되는 6비트의 비디오 데이터를 64계조의 아날로그의 비디오 신호로 변환한다. 또한, DAC(20)는, 액정에의 전압 인가 방향을 소정 주기로 변경하는 소위 AC 구동을 행하기 위해서, 2종류의 극성(액 정 소자의 공통 전극 전위를 기준으로 하여 액정에 대한 전압의 인가 방향이 반대로 되는 2개의 극성)의 비디오 신호를 출력한다. 후술하는 바와 같이, 본 실시예에서는, AC 구동의 방식으로서, 도트 반전 방식을 이용하고 있기 때문에 수평 및 수직 방향에서 인접하는 화소에서는 액정에 인가하는 전압의 방향(극성)을 반전하고, 1개의 화소의 액정에 대해서 말하면 1프레임마다 반전된다.The input terminal of the digital-to-analog converter (DAC) 20 is connected to the output terminal of the SRAM 18. The DAC 20 converts 6-bit video data supplied from the SRAM 18 into a 64 gradation analog video signal. In addition, the DAC 20 applies two kinds of polarities (the direction of applying the voltage to the liquid crystal on the basis of the common electrode potential of the liquid crystal element) in order to perform so-called AC driving to change the direction of applying the voltage to the liquid crystal at a predetermined cycle. A video signal of two polarities, vice versa, is output. As described later, in the present embodiment, since the dot inversion method is used as the AC driving method, in the pixels adjacent to each other in the horizontal and vertical directions, the direction (polarity) of the voltage applied to the liquid crystal is inverted and one pixel is used. As for the liquid crystal of, it is inverted every one frame.

또한, 각 DAC(20)의 출력단에는, 앰프(Amp)(22)의 입력단이 접속되고, 이 앰프(22)의 출력단이 절환 스위치(24)을 통하여, 데이터 라인(DL)에 접속되어 있다. 이 데이터 라인(DL)은, 열(수직 주사 방향)로 연장되어, 대응하는 1열의 화소 회로(100)가 각각 접속된다. 또한, 이 예에서는, 데이터 라인(DL)에는, 화소 회로(100)에서의 화소 TFT의 소스가 접속되기 때문에, 소스 라인이라고도 불린다.In addition, an input terminal of an amplifier (Amp) 22 is connected to an output terminal of each DAC 20, and an output terminal of the amplifier 22 is connected to a data line DL through a switching switch 24. The data line DL extends in a column (vertical scanning direction) so that the pixel circuits 100 in one column are connected to each other. In addition, in this example, since the source of the pixel TFT in the pixel circuit 100 is connected to the data line DL, it is also called a source line.

따라서, DAC(20)로부터 출력되는 아날로그 비디오 신호가 데이터 라인(DL)에 공급되고, 이것을 해당하는 행의 화소 회로(100)가 취득함으로써, 각 화소에서 취득한 아날로그 비디오 신호에 따른 표시가 행해진다.Therefore, the analog video signal output from the DAC 20 is supplied to the data line DL, and the pixel circuit 100 of the corresponding row is acquired, so that display according to the analog video signal acquired from each pixel is performed.

「SRAM의 구성」`` SRAM Configuration ''

본 실시예에서는, 6비트의 디지털 비디오 데이터를 보유하는 2개의 SRAM(16, 18)을 각 열에 갖고 있다. 또한, 비디오 데이터는, 그 다이내믹 레인지가 비교적 작게 설정되어 있어, DAC(20)에 입력하는 데이터로서는, 좀 더 다이내믹 레인지를 크게 하고자 하는 요구가 있다. 따라서, 예를 들면, 5V 진폭을 8V 진폭으로 레벨 시프트한다.In this embodiment, two columns of SRAMs 16 and 18 that hold 6-bit digital video data are included in each column. In addition, the video data is set to have a relatively small dynamic range, and as data input to the DAC 20, there is a request to further increase the dynamic range. Thus, for example, a level shift of 5V amplitude to 8V amplitude is performed.

본 실시예에서는, 래치 회로와 레벨 시프터를 조합하여, SRAM(16)을 구성하 고, SRAM(16)에서 레벨 시프트도 행한다.In this embodiment, the latch circuit and the level shifter are combined to form the SRAM 16, and the level shift is also performed in the SRAM 16. FIG.

도 2에는, 본 실시예에 따른 래치형 레벨 시프트 회로(SRAM(16))와 이 SRAM(16)의 출력을 래치하는 래치 회로(SRAM(18))의 구성이 도시되어 있다. 여기서, 비디오 데이터는, 6비트의 디지털 데이터이고, 1비트분만 도시한다.2 shows a configuration of a latch level shift circuit (SRAM 16) and a latch circuit (SRAM 18) for latching the output of the SRAM 16 according to the present embodiment. Here, the video data is 6 bits of digital data, and only one bit is shown.

5V 진폭의 디지털 비디오 데이터는 스위치(610)에 공급된다. 이 스위치(610)는, 도트 클럭에 동기한 클럭에 의해 제어되고, 입력단에 공급되는 비디오 데이터를 표시 화소(도트)마다 취득한다. 예를 들면, 도 1에서의 비디오 라인(10)의 대응하는 스위치(12)가 온하고 있을 때에, 스위치(610)를 온하여 비디오 데이터를 취득한다. 또한, 스위치(610)를 스위치(12)로서 채택하여도 된다.Digital video data of 5V amplitude is supplied to the switch 610. The switch 610 is controlled by a clock synchronized with the dot clock, and acquires video data supplied to the input terminal for each display pixel (dot). For example, when the corresponding switch 12 of the video line 10 in FIG. 1 is on, the switch 610 is turned on to acquire video data. In addition, the switch 610 may be adopted as the switch 12.

스위치(610)의 출력단에는, 제1 래치(620)가 접속되어 있다. 제1 래치(620)는, 5V 진폭이고, 서로의 입출력을 접속한 5V 동작의 2개의 인버터(622, 624)로 구성되어 있다. 이 예에서는, 인버터(622)의 입력측에 스위치(610)로부터의 출력이 공급되기 때문에, 인버터(624)에 반전된 신호가 입력되도록 되어 있다. 따라서, 스위치(610)의 출력의 상태에 따라서, 인버터(622)의 입력의 상태가 결정되고, 인버터(622)의 1쌍의 출력측의 상태도 결정된다.The first latch 620 is connected to the output terminal of the switch 610. The first latch 620 is composed of two inverters 622 and 624 of 5V operation having a 5V amplitude and connected to each other. In this example, since the output from the switch 610 is supplied to the input side of the inverter 622, the inverted signal is input to the inverter 624. Therefore, the state of the input of the inverter 622 is determined according to the state of the output of the switch 610, and the state of the pair of output sides of the inverter 622 is also determined.

여기서, 이 예에서는, 인버터(622)의 능력을 인버터(624)에 비해 크게 하는 것이 바람직하다. 이에 의해, 입력되어 오는 비디오 데이터가 반전되었을 때에도 인버터(622)의 출력이 용이하게 반전되어, 이 데이터를 래치할 수 있다.Here, in this example, it is preferable to increase the capability of the inverter 622 compared to the inverter 624. As a result, even when the input video data is inverted, the output of the inverter 622 can be easily inverted to latch this data.

제1 래치(620)의 1쌍의 출력(극성은 반대)은, 전압 구동형의 레벨 시프터(630)에 입력된다. 이 레벨 시프터(630)는, 8V의 VDD와 0V의 VSS 사이에 배치된 3개의 트랜지스터의 직렬 접속을 2개 병렬 배치한 구성으로 되어 있다.A pair of outputs (polarity is reversed) of the first latch 620 is input to the voltage shift type level shifter 630. The level shifter 630 has a configuration in which two series connections of three transistors arranged between 8 V VDD and 0 V VSS are arranged in parallel.

VDD와 VSS 사이에는, p채널 TFT(632a), p채널 TFT(634a), 및 n채널 TFT(636a)의 직렬 접속과, p채널 TFT(632b), p채널 TFT(634b), 및 n채널 TFT(636b)의 직렬 접속이 배치되어 있다. 그리고, TFT(634a) 및 TFT(636a)의 게이트에는, 래치 회로(620)에서 래치된 스위치(610)의 출력이 공급되고, TFT(634b) 및 TFT(636b)의 게이트에는, 래치 회로(620)에서 래치된 스위치(610)의 출력의 반전 신호가 공급된다. 또한, TFT(632a)의 게이트는 TFT(634b) 및 TFT(636b)의 중간점에 접속되고, TFT(632b)의 게이트는, TFT(634a) 및 TFT(636a)의 중간점에 접속되어 있다.Between VDD and VSS, the p-channel TFT 632a, the p-channel TFT 634a, and the n-channel TFT 636a are connected in series, and the p-channel TFT 632b, the p-channel TFT 634b, and the n-channel TFT are provided. A serial connection of 636b is arranged. The output of the switch 610 latched by the latch circuit 620 is supplied to the gates of the TFT 634a and the TFT 636a, and the latch circuit 620 is supplied to the gates of the TFT 634b and the TFT 636b. Inverted signal of the output of the switch 610 latched in the (). The gate of the TFT 632a is connected to the midpoint of the TFT 634b and the TFT 636b, and the gate of the TFT 632b is connected to the midpoint of the TFT 634a and the TFT 636a.

이와 같은 구성에 의해, 래치(620)의 출력에 따라, TFT(632a)의 게이트는 TFT(634b) 및 n채널 TFT(636b)의 중간점, TFT(632b)의 게이트는, TFT(634a) 및 n채널 TFT(636a)의 중간점 중 어느 한쪽이 H레벨, 다른쪽이 L레벨로 된다. 예를 들면, 스위치(610)의 출력이 H레벨(「1」)인 경우, TFT(634b) 및 n채널 TFT(636b)의 중간점이 H레벨, TFT(634a) 및 n채널 TFT(636a)의 중간점이 L레벨로 된다.With such a configuration, according to the output of the latch 620, the gate of the TFT 632a is the intermediate point of the TFT 634b and the n-channel TFT 636b, and the gate of the TFT 632b is the TFT 634a and One of the midpoints of the n-channel TFT 636a becomes H level and the other becomes L level. For example, when the output of the switch 610 is H level ("1"), the midpoints of the TFT 634b and the n-channel TFT 636b are the H-level, the TFT 634a and the n-channel TFT 636a. The midpoint becomes L level.

TFT(634b) 및 n채널 TFT(636b)의 중간점 및 TFT(634a) 및 n채널 TFT(636a)의 중간점으로부터의 출력은, 제2 래치(640)에 입력된다. 제2 래치(640)는, 인버터(642)와 인버터(644)가 접속되어 구성되어 있고, 인버터(642)의 입력에 TFT(634b) 및 n채널 TFT(636b)의 중간점의 출력이 입력되고, 인버터(644)의 입력에 TFT(634a) 및 TFT(636a)의 중간점의 출력이 입력되고, 인버터(642)의 출력(인버터(644)의 입력)이 제2 래치(640)의 출력으로 되어 있다.Outputs from the midpoint of the TFT 634b and the n-channel TFT 636b and the midpoint of the TFT 634a and the n-channel TFT 636a are input to the second latch 640. The second latch 640 is configured such that the inverter 642 and the inverter 644 are connected to each other, and an output of an intermediate point of the TFT 634b and the n-channel TFT 636b is input to an input of the inverter 642. The output of the midpoints of the TFT 634a and the TFT 636a is input to the input of the inverter 644, and the output of the inverter 642 (the input of the inverter 644) is the output of the second latch 640. It is.

따라서, 스위치(610)에 입력되는 데이터는, 제1 래치(620)에서 래치되고, 레벨 시프터(630)에서 레벨 시프트된 신호와, 레벨 시프트되어 반전된 신호가 제2 래치(640)에 8V의 신호로서 래치된다. 또한, 이 제1 래치(620), 레벨 시프터(630) 및 제2 래치(640)가 SRAM(16)을 구성한다. 따라서, SRAM(16)의 출력에는, 5V 진폭이 8V 진폭으로 레벨 시프트된 신호가 얻어진다. 이와 같이, 레벨 시프터(630)의 입력측과 출력측에 래치 회로를 설치함으로써, 래치 동작과 레벨 시프트 동작을 동시에 행할 수 있다. 따라서, 이들을 따로따로 행하는 경우에 비하여, 소비 전력을 작게 할 수 있다.Accordingly, the data input to the switch 610 is latched by the first latch 620, and the signal level-shifted by the level shifter 630 and the signal shifted by the level-shifted and inverted are 8 V into the second latch 640. It is latched as a signal. In addition, the first latch 620, the level shifter 630, and the second latch 640 constitute the SRAM 16. Therefore, at the output of the SRAM 16, a signal obtained by level shifting the 5V amplitude to the 8V amplitude is obtained. Thus, by providing the latch circuits on the input side and the output side of the level shifter 630, the latch operation and the level shift operation can be performed simultaneously. Therefore, compared with the case where these are performed separately, power consumption can be made small.

제2 래치(640)의 출력은, 인버터(650)에 의해 반전된다. 또한, 도 1의 구성과 대비했을 경우에는, 이 인버터(650)까지가 SRAM(16)에 대응하고, 이에 의해, 입력되는 비디오 데이터가 도트 클럭에 따라 기억되어 레벨 시프트되어 출력되게 된다.The output of the second latch 640 is inverted by the inverter 650. In contrast with the configuration of FIG. 1, the inverter 650 corresponds to the SRAM 16, whereby the input video data is stored in accordance with the dot clock and is level shifted and output.

인버터(650)의 출력은, 스위치(660)를 통하여 래치(670)에 공급된다. 스위치(660)는, 1수평 주사 라인분의 데이터가 SRAM(16)에 취득된 후에 소정 기간만큼 개방된다. 래치(670)는, 서로의 입출력끼리가 접속된 인버터(672)와, 인버터(674)로 이루어지고, 인버터(672)에 스위치(660)의 출력이 입력되고, 그 출력이 래치(670)의 출력으로 되어 있다. 그리고, 이 래치(670)의 출력이 인버터(680)에서 반전되어 출력된다. 따라서, 래치(670) 및 인버터(680)가 SRAM(18)을 구성한다. 즉, 1수평 주사 라인에서, 각 화소의 비디오 데이터가 각 SRAM(16)에 기억된 단계에서, 스위치(660)를 개방하고, 이 때의 비디오 데이터가 SRAM(18)에 세트된다. 예를 들면, 수평 귀선 기간에서, 모든 SRAM(16)의 데이터를 RAM(18)에 일괄 전송한다.The output of the inverter 650 is supplied to the latch 670 via the switch 660. The switch 660 is opened for a predetermined period after data for one horizontal scan line is acquired in the SRAM 16. The latch 670 is composed of an inverter 672 and an inverter 674 connected to each other, and an output of the switch 660 is input to the inverter 672, and the output of the latch 670 is connected to the latch 670. It is an output. The output of the latch 670 is inverted and output from the inverter 680. Thus, latch 670 and inverter 680 constitute SRAM 18. That is, in the step where video data of each pixel is stored in each SRAM 16 in one horizontal scanning line, the switch 660 is opened, and the video data at this time is set in the SRAM 18. For example, in the horizontal retrace period, data of all the SRAMs 16 are collectively transferred to the RAM 18.

이와 같이, 본 실시예에 따르면, SRAM(16)에 의해, 데이터를 기억할 때에, 레벨 시프트도 행할 수 있다. 이 때문에, 효율적인 동작을 달성할 수 있다.In this manner, according to the present embodiment, the SRAM 16 can also perform a level shift when storing data. For this reason, efficient operation can be achieved.

「DAC(20)의 상위 비트 변환의 구성」"Configuration of High Bit Conversion of DAC 20"

도 3에는, DAC(20)의 상위 비트 변환의 구성을 도시하고 있다. 기준 전압 발생 회로(300)는, 기준 전압 앰프(300a, 300b)의 2개를 갖는다. 기준 전압 앰프(300a, 300b)는, 양자 모두 전원 전압 VCC와 GND 사이를 저항(R0∼R9)의 10개의 저항으로 저항 분할하고, v0∼v8의 9개의 기준 전압을 발생한다. 기준 전압 앰프(300a, 300b)는, 1수평 주사 기간마다 교대로 동작한다. 따라서, 9개의 기준 전압(v0∼v8)은, 1수평 기간마다 극성이 반전된다. 즉, 기준 앰프(300a)가 동작하고 있는 경우에는, v8이 VCC에 가깝고 v0이 GND에 가까운 전압, 기준 앰프(300b)가 동작하고 있을 때에는, 그 반대로 된다. 또한, 1수평 기간마다의 기준 앰프(300a, 300b)의 절환은, 신호(FRP)에 의해 행해진다. 예를 들면, 신호(FRP)가 H레벨일 때에 기준 앰프(300a)가 동작하고, L레벨일 때에 기준 앰프(300b)가 동작한다.3 illustrates the configuration of higher bit conversion of the DAC 20. The reference voltage generator circuit 300 has two of the reference voltage amplifiers 300a and 300b. The reference voltage amplifiers 300a and 300b each divide resistance between the power supply voltages VCC and GND by ten resistors of the resistors R0 to R9, and generate nine reference voltages of v0 to v8. The reference voltage amplifiers 300a and 300b alternately operate every one horizontal scanning period. Therefore, the nine reference voltages v0 to v8 are inverted in polarity every one horizontal period. That is, when the reference amplifier 300a is operating, when v8 is close to VCC and v0 is close to GND, and the reference amplifier 300b is operating, the reverse is reversed. In addition, switching of the reference amplifiers 300a and 300b for each horizontal period is performed by the signal FRP. For example, the reference amplifier 300a operates when the signal FRP is at the H level, and the reference amplifier 300b operates at the L level.

데이터(D5-D3)는, 상부 H측 디코더(310), 상부 L측 디코더(312), 하부 H측 디코더(314), 하부 L측 디코더(316)의 4개의 디코더에 입력되고, 이들 디코더(310∼316)에는 기준 전압(v0∼v8)도 각각 공급되어 있다. 상부 H측 디코더(310)는, 데이터(D5-D3)가 111∼000의 8종류에 따라, 기준 전압(v8∼v1)을 선택하여 출력하고, 상부 L측 디코더(312)는, 데이터(D5-D3)가 111∼000의 8종류에 따라, 기준 전 압(v7∼v0)을 선택하여 출력한다. 따라서, 상부 H측 디코더(310)의 출력(VH)은, 상부 L측 디코더(312)의 출력(VL)보다 1단계 높은 전압(v8이 VCC측인 경우)으로 되어 있다. 한편, 하부 H측 디코더(314)는, 데이터(D5-D3)가 111∼000의 8종류에 따라, 기준 전압(v0∼v7)을 선택하여 출력하고, 하부 L측 디코더(316)는, 데이터(D5-D3)가 111∼000의 8종류에 따라, 기준 전압(v1∼v8)을 선택하여 출력한다. 따라서, 하부 H측 디코더(314)의 출력(VH)은, 하부 L측 디코더(316)의 출력(VL)보다 1단계 낮은 전압(v8이 VCC측인 경우)으로 되어 있다.The data D5-D3 are input to four decoders of the upper H side decoder 310, the upper L side decoder 312, the lower H side decoder 314, and the lower L side decoder 316, and these decoders ( Reference voltages v0 to v8 are also supplied to 310 to 316, respectively. The upper H-side decoder 310 selects and outputs the reference voltages v8 to v1 according to eight types of data D5-D3 of 111 to 000, and the upper L-side decoder 312 supplies data D5. -D3) selects and outputs reference voltages v7 to v0 according to eight types of 111 to 000. Therefore, the output VH of the upper H-side decoder 310 becomes a voltage (when V8 is the VCC side) one step higher than the output VL of the upper L-side decoder 312. On the other hand, the lower H-side decoder 314 selects and outputs the reference voltages v0 to v7 according to eight types of data D5-D3 of 111 to 000, and the lower L-side decoder 316 outputs data. Reference voltages v1 to v8 are selected and output according to eight types of (D5-D3) 111 to 000. Therefore, the output VH of the lower H-side decoder 314 is at a voltage one step lower than the output VL of the lower L-side decoder 316 (when v8 is the VCC side).

이와 같이, 상부 디코더(310, 312)는, D3의 비트에 대응하는 전압만큼 어긋난 출력 전압(VH, VL)을 출력한다. 하부 디코더(314, 316)는, 상부 디코더(310, 312)와는 극성(입력되어 오는 디지털 데이터가 커지는 방향이거나 작아지는 방향이거나 하는 변화 방향에 대하여, 출력되는 아날로그 신호인 VH, VL이 커지는 방향인거나 작아지는 방향이거나 하는 변화 방향)이 반전되어 있지만, 하부 H측 디코더(314)와 하부 L측 디코더(316)가, D3의 1비트분 상이한 전압(VH와 VL)을 출력하는 점은 동일하다.In this way, the upper decoders 310 and 312 output the output voltages VH and VL which are shifted by the voltage corresponding to the bit of D3. The lower decoders 314 and 316 have the same polarity as the upper decoders 310 and 312 (the direction in which the output analog signals VH and VL become larger with respect to the change direction such as the direction in which the input digital data increases or decreases). Direction of change or decrease), but the lower H-side decoder 314 and the lower L-side decoder 316 output voltages VH and VL different for one bit of D3. .

또한, 상부 디코더(310, 312)의 출력을 홀수 열의 데이터 라인(DL)에 공급하는 경우에는, 하부 디코더(314, 316)의 출력을 짝수 열의 데이터 라인(DL)에 공급한다.When the outputs of the upper decoders 310 and 312 are supplied to the odd-numbered data lines DL, the outputs of the lower decoders 314 and 316 are supplied to the even-numbered data lines DL.

이와 같이, 상부 디코더(310, 312)와, 하부 디코더(314, 316)에서, 기준 전압의 공급을 반대로 함으로써, 1개의 기준 전압 발생 회로(300)를 이용하여, 패널의 상부측과, 하부측의 양방의 디코더에서의 디지털 아날로그 변환을 행할 수 있 다. 따라서, 상부측 디코더(310, 312)와, 하부 디코더(314, 316)의 출력을 데이터 라인(DL)에 교대로 공급함으로써, 비디오 신호를 극성을 데이터 라인(DL)마다 반전할 수 있다. 또한, 기준 전압 앰프(300a, 300b)를 1수평 라인마다 교대로 이용함으로써, 각 데이터 라인(DL)에 공급하는 비디오 신호의 극성을 1수평 주사 라인마다 변경할 수 있다. 따라서, 액정 표시 장치에서의 도트 반전 구동을 달성할 수 있다. 그리고, 이러한 구동을 행하는 경우에서, 기준 전압 발생 회로(300)를 1개로 할 수 있기 때문에, 회로를 간략화하고, 또한 소비 전력 절약화를 도모할 수 있다.In this way, in the upper decoders 310 and 312 and the lower decoders 314 and 316, the supply of the reference voltage is reversed, so that the upper side and the lower side of the panel using one reference voltage generation circuit 300. Digital-to-analog conversion can be performed at both decoders. Accordingly, by alternately supplying the outputs of the upper decoders 310 and 312 and the lower decoders 314 and 316 to the data lines DL, the polarity of the video signal can be inverted for each data line DL. Further, by using the reference voltage amplifiers 300a and 300b alternately for each horizontal line, the polarity of the video signal supplied to each data line DL can be changed for each horizontal scanning line. Thus, dot inversion driving in the liquid crystal display device can be achieved. In the case of performing such a drive, since the reference voltage generating circuit 300 can be one, the circuit can be simplified and the power consumption can be reduced.

「DAC(20)의 하위 비트 변환 및 앰프(22) 구성」Lower Bit Conversion of DAC 20 and Amplifier 22 Configuration

상술한 바와 같이 하여, 상위 3비트(D5-D3)로부터 VH, VL을 얻은 경우에는, VH, VL의 차의 전압에 대해서 D2-D0에 따른 8종류의 전압을 얻는다. 도 4에는, 이를 위한 구성이 도시되어 있다. D2는, TFT(410-2)의 게이트에 그대로 입력되고, TFT(412-2)의 게이트에 반전하여 입력된다. TFT(410-2)는 일단에 VH가 공급되고, TFT(412-2)의 일단에는 VL이 공급된다. TFT(410-2, 412-2)의 타단은, 충전 제어 TFT(420-2)를 통하여, 캐패시터(430-2)의 일단에 접속된다. 캐패시터(430-2)의 타단은 그라운드에 접속되어 있다.As described above, when VH and VL are obtained from the upper three bits D5-D3, eight kinds of voltages corresponding to D2-D0 are obtained for the voltages of the differences between VH and VL. In Fig. 4 a configuration for this is shown. D2 is inputted as it is into the gate of the TFT 410-2, and is inverted into the gate of the TFT 412-2. VH is supplied to one end of the TFT 410-2, and VL is supplied to one end of the TFT 412-2. The other end of the TFTs 410-2 and 412-2 is connected to one end of the capacitor 430-2 via the charge control TFT 420-2. The other end of the capacitor 430-2 is connected to ground.

따라서, D2가 H레벨(「1」)인 경우에는, TFT(410-2)가 온하여, VH가 선택된다. 충전 제어 TFT(420-2)가 온하고 있을 때에, 캐패시터(430-2)가 VH로 충전된다. 한편, D2가 L레벨(「0」)이면, 캐패시터(430)는 VL로 충전된다.Therefore, when D2 is at the H level ("1"), the TFT 410-2 is turned on and VH is selected. When the charge control TFT 420-2 is on, the capacitor 430-2 is charged to VH. On the other hand, when D2 is L level ("0"), the capacitor 430 is charged to VL.

D1, D0에 대해서도, D2와 기본적으로 마찬가지의 구성이 설치되어 있다. 따 라서, D1, D0의 값에 따라 대응하는 캐패시터(430-1, 430-0)에 VH 또는 VL이 충전된다.Also in D1 and D0, the structure similar to D2 is provided basically. Therefore, VH or VL is charged in the corresponding capacitors 430-1 and 430-0 according to the values of D1 and D0.

또한, 충전 제어 TFT(420-r)가 설치되고, 이 충전 제어 TFT(420-r)는, 데이터에 상관없이 VL을 직접 대응하는 캐패시터(430-r)에 충전한다. 또한, 충전 제어 TFT(420-r, 420-0, 420-1, 420-2)는, 신호 Charge에 의해 온 오프된다.Also, a charge control TFT 420-r is provided, which charges the VL directly to the corresponding capacitor 430-r regardless of data. The charge control TFTs 420-r, 420-0, 420-1, and 420-2 are turned on and off by the signal Charge.

그리고, 캐패시터(430-r, 430-0, 430-1, 430-2)는, 그 용량값이 C, C, 2C, 4C와 같이, 설정되어 있다. 또한, C는 예를 들면 0.5pF이고, 이 경우 4C가 2pF로 된다.The capacitors 430-r, 430-0, 430-1, and 430-2 have capacitance values set such as C, C, 2C, and 4C. In addition, C is 0.5 pF, for example, and 4C will be 2 pF in this case.

또한, 캐패시터(430-r, 430-0, 430-1, 430-2)의 상측단은, 3개의 결합용 TFT(440-1, 440-2, 440-3)에 의해 접속되고, 캐패시터(430-r)의 상측단은, TFT(440-r)를 개재하여 출력단으로 되어 있다.In addition, the upper ends of the capacitors 430-r, 430-0, 430-1, and 430-2 are connected by three coupling TFTs 440-1, 440-2, and 440-3, and the capacitor ( The upper end of the 430-r is an output terminal via the TFT 440-r.

그리고, 결합용 TFT(440-1, 440-2, 440-3) 및 TFT(440-r)의 게이트에는, 신호 Combine이 공급되어 있다.The signal Combine is supplied to the gates of the coupling TFTs 440-1, 440-2, 440-3 and the TFT 440-r.

이와 같은 회로에 의해, D2-D0이 모두 「0」이면, 캐패시터(430-2, 430-1, 430-0, 430-r)는, 모두 VL로 충전된다. 따라서, 출력 전압은 VL로 된다. 여기서, VL은, 상술한 바와 같이 하여, D5-D3에 의해, 선택된 값이고, D5-D0에 의해 특정된 전압으로 되어 있다.By such a circuit, when D2-D0 is all "0", the capacitors 430-2, 430-1, 430-0, 430-r are all charged by VL. Therefore, the output voltage becomes VL. Here, VL is a value selected by D5-D3 as described above, and is a voltage specified by D5-D0.

또한, D0이 「1」이면, (VH-VL)·C의 전하가 여분으로 충전되고, 이것을 1/8C한 전압이 VL에 가산되어, VL+(VH-VL)/8이 출력된다. D2가 「1」이면, (VH-VL)·4C의 전하가 여분으로 충전되고, 이것을 1/8C한 전압이 VL에 가산되어 VL+4(VH-VL)/8이 출력된다. 그리고, D0, D1, D2 모두가 「1」이면, VL+7(VH-VL)/8이 출력된다. 따라서, D0-D3의 값에 따라, (VH-VL)을 단위로 한 전압이 VL에 가산되어, 출력에는, D5-D0의 값에 따른 전압을 얻을 수 있다.In addition, when D0 is "1", the charge of (VH-VL) -C is extra charged, the voltage which made this 1 / 8C is added to VL, and VL + (VH-VL) / 8 is output. When D2 is " 1 ", the charges of (VH-VL) and 4C are extra charged, and the voltage obtained by 1 / 8C is added to VL to output VL + 4 (VH-VL) / 8. And if D0, D1, and D2 are all "1", VL + 7 (VH-VL) / 8 is output. Therefore, according to the value of D0-D3, the voltage in units of (VH-VL) is added to VL, and the voltage according to the value of D5-D0 can be obtained at the output.

또한, 이 출력에 얻어지는 전압은, VCC-GND 사이의 전압으로서, 패널의 상측과 하측(홀수 열과 짝수 열)에서 극성이 반전되고, 또한 1수평 기간마다 극성이 반전된다.The voltage obtained at this output is a voltage between VCC and GND, and the polarity is inverted at the upper side and the lower side (odd and even columns) of the panel, and the polarity is inverted every one horizontal period.

여기서, 본 실시예에서는, 충전 제어 TFT(420-r, 420-0, 420-1, 420-2)의 사이즈를 1:1:2:4로 설정한다. 즉, 충전 제어 TFT(420-r, 420-0, 420-1, 420-2)가 충전하는 캐패시터(430-r, 430-0, 430-1, 430-2)는, 그 용량값이 1:1:2:4이고, 충전 제어 TFT(420-r, 420-0, 420-1, 420-2)가 흘리는 전류량도 이 비에 대응한다. 따라서, 본 실시예와 같이 충전 제어 TFT(420-r, 420-0, 420-1, 420―2)의 사이즈를 1:1:2:4로 설정함으로써, 대응하는 캐패시터(430-r, 430-0, 430-1, 430-2)에의 충전 전하량을 정확하게 용량값×전압값으로 설정할 수 있어, 출력 전압을 정확한 것으로 할 수 있다. 또한, 트랜지스터(충전 제어 TFT)의 MOS 용량에 의한 전압의 변화를 동일하게 할 수 있다.Here, in the present embodiment, the sizes of the charge control TFTs 420-r, 420-0, 420-1, and 420-2 are set to 1: 1: 2: 4. That is, the capacitors 430-r, 430-0, 430-1, and 430-2 charged by the charge control TFTs 420-r, 420-0, 420-1, and 420-2 have a capacity value of 1. The amount of current flowing through the charge control TFTs 420-r, 420-0, 420-1, and 420-2 also corresponds to this ratio. Therefore, by setting the sizes of the charge control TFTs 420-r, 420-0, 420-1, and 420-2 to 1: 1: 2: 4 as in the present embodiment, corresponding capacitors 430-r and 430 The amount of charge charges to -0, 430-1, and 430-2 can be accurately set to the capacitance value x voltage value, and the output voltage can be made accurate. In addition, the change in voltage due to the MOS capacitance of the transistor (charge control TFT) can be made equal.

「앰프(22)의 구성예」"Configuration example of the amplifier 22"

도 5에는, 앰프(22)에서의 버퍼 앰프(452)의 출력 오차를 해소하기 위한 회로예가 도시되어 있다.FIG. 5 shows a circuit example for eliminating the output error of the buffer amplifier 452 in the amplifier 22. As shown in FIG.

이 예에서는, DAC(20)의 출력은 그대로 버퍼 앰프(452)의 입력단에 공급되고, 버퍼 앰프(452)의 출력과 입력을 접속하는 스위치 TFT(480)가 설치되어 있다.In this example, the output of the DAC 20 is supplied to the input terminal of the buffer amplifier 452 as it is, and the switch TFT 480 which connects the output and input of the buffer amplifier 452 is provided.

그리고, 이 스위치 TFT(480)를, 신호 Combine을 H로 하여, 버퍼 앰프(452)로부터 대응한 전압을 소정 시간 출력한 후에, 온한다. 이에 의해, 버퍼 앰프(452)의 출력측의 전압을 입력측의 전압에 가깝게 할 수 있어, 버퍼 앰프(452)의 출력에서의 오차를 작게 할 수 있다.The switch TFT 480 is turned on after outputting a corresponding voltage from the buffer amplifier 452 for a predetermined time with the signal Combine as H. Thereby, the voltage on the output side of the buffer amplifier 452 can be made close to the voltage on the input side, and the error in the output of the buffer amplifier 452 can be made small.

또한, 도 5에 도시한 바와 같이, 버퍼 앰프(452)의 입력측에는, DAC의 캐패시터가 접속되어 있고, 이것이 입력부 용량으로 되어 있다. 한편, 버퍼 앰프(452)의 출력은, 데이터 라인(DL)에 접속되기 때문에, 이 데이터 라인(DL)에 대한 용량이 부하 용량으로서 존재한다. 스위치 TFT(470)를 온하는 것은, 부하 용량에 대하여 충분한 충전이 종료하고 나서 하는 것이 효과적이다. 그리고, 부하 용량과 입력부 용량의 비인 (부하 용량)/(입력 용량)이 1 이하이면, 스위치 TFT(480)의 온에 의한 효과가 커서, 바람직하다. 또한, 스위치 TFT(480)의 게이트 용량(CS)은, 입력부 용량 및 부하 용량에 비하여 작은 것이 적합하고, 바람직하게는 양 용량에 대하여, 1/10 이하인 것이 적합하다.As shown in Fig. 5, a capacitor of the DAC is connected to the input side of the buffer amplifier 452, which is an input unit capacitance. On the other hand, since the output of the buffer amplifier 452 is connected to the data line DL, the capacitance with respect to this data line DL exists as a load capacitance. It is effective to turn on the switch TFT 470 after the end of sufficient charging with respect to the load capacity. And when (load capacitance) / (input capacitance) which is the ratio of load capacitance and input part capacitance is 1 or less, the effect by the ON of the switch TFT 480 is large, and it is preferable. The gate capacitance CS of the switch TFT 480 is preferably smaller than the input portion capacitance and the load capacitance, and preferably 1/10 or less with respect to both capacitances.

「DAC(20)의 하위 비트에 대한 다른 구성」"Other Configurations for Lower Bits of DAC 20"

도 6에는, DAC(20)의 하위 비트에 대한 다른 구성예가 도시되어 있다. 이 예에서는, 신호 Combine 대신에, Pre-Charge가 이용된다.In Fig. 6, another configuration example of the lower bits of the DAC 20 is shown. In this example, instead of the signal Combine, Pre-Charge is used.

D2-D0에 대응하여 TFT(410-2, 412-2, 410-1, 412-1, 410-0, 412-0)가 각각 설치되고 VH 또는 VL 중 어느 하나가 각각 선택되며, 이들이 충전 제어 트랜지스터(420-2, 420-1, 420-0)를 통해 캐패시터(430-2, 430-1, 430-0)의 일단측(상측)에 공급된다. 또한, 캐패시터(430-r)에는, VL이 직접 공급되어, 항상 일단측(상측)이 VL로 설정된다.In response to D2-D0, TFTs 410-2, 412-2, 410-1, 412-1, 410-0, 412-0 are respectively installed, and either VH or VL is selected, respectively, and these are charge control. The transistors 420-2, 420-1, and 420-0 are supplied to one end (upper side) of the capacitors 430-2, 430-1, and 430-0. In addition, VL is directly supplied to the capacitor 430-r so that one end (upper side) is always set to VL.

그리고, 캐패시터(430-2, 430-1, 430-0, 430-r)의 타단측(하측)은, 공통 접속되어, DAC(20)의 출력으로 되어 있다.The other end side (lower side) of the capacitors 430-2, 430-1, 430-0, and 430-r is connected in common and serves as an output of the DAC 20.

그리고, 캐패시터(430-2)의 양단 사이에는 TFT(510-2와 512-2)의 직렬 접속, 캐패시터(430-1)의 양단 사이에는 TFT(510-1과 512-1)의 직렬 접속, 캐패시터(430-0)의 양단 사이에는 TFT(510-0과 512-0)의 직렬 접속, 캐패시터(430-r)의 양단 사이에는 TFT(510-r와 512-r)의 직렬 접속이 배치되어 있다. 그리고, TFT(510-2와 512-2)의 직렬 접속, TFT(510-1과 512-1)의 직렬 접속, TFT(510-0과 512-0)의 직렬 접속, TFT(510-r과 512-r)의 직렬 접속의 중간점에는, 모두 VL이 공급되어 있고, 이들 TFT의 게이트에는 모두 신호(Pre-Charge)가 공급되어 있다.And serial connection of the TFTs 510-2 and 512-2 between both ends of the capacitor 430-2, serial connection of the TFTs 510-1 and 512-1 between both ends of the capacitor 430-1, Between both ends of the capacitor 430-0, a series connection of the TFTs 510-0 and 512-0 and a series connection of the TFTs 510-r and 512-r are disposed between both ends of the capacitor 430-r. have. Then, the serial connection of the TFTs 510-2 and 512-2, the serial connection of the TFTs 510-1 and 512-1, the serial connection of the TFTs 510-0 and 512-0, and the TFT 510-r VL is supplied to the intermediate point of the series connection of 512-r), and the signal (Pre-Charge) is supplied to the gate of these TFT all.

이와 같은 회로에서는, 우선 신호(Pre-Charge)를 H레벨로 함으로써, 모든 캐패시터(430-2, 430-1, 430-0, 430-r)의 양단을 VL로 세트한다.In such a circuit, the signal Pre-Charge is first set to the H level, so that both ends of all capacitors 430-2, 430-1, 430-0, and 430-r are set to VL.

그리고, 신호(Pre-Charge)를 L레벨로 한 후, 충전 제어 TFT(420-2, 420-1, 420-0)를 온으로 하여, 데이터(D2-D0)에 따른 VH 또는 VL을 대응하는 캐패시터(430-2, 430-1, 430-0)의 일단측에 공급한다. 이에 의해, VH가 공급된 캐패시터(430-2, 430―1, 430-0)의 타단이 시프트하려고 하지만, 이 때의 각 캐패시터의 전하량은 캐패시터(430-2, 430-1, 430-0)의 용량값에 비례하기 때문에, 상술한 경우와 마찬가지로, 출력단의 전압은, D2-D0에 의해 결정되는 값에 따른 분만큼 VL로부터 VH 방향으로 시프트한 전압으로 된다.Then, after setting the signal Pre-Charge to L level, the charge control TFTs 420-2, 420-1, and 420-0 are turned on to correspond to VH or VL according to the data D2-D0. Supply to one end of capacitors 430-2, 430-1, 430-0. As a result, the other end of the capacitors 430-2, 430-1, 430-0 supplied with VH is about to shift, but the amount of charge of each capacitor at this time is the capacitors 430-2, 430-1, 430-0. Since it is proportional to the capacitance value of, the voltage at the output terminal is a voltage shifted from the VL to the VH direction by a minute corresponding to the value determined by D2-D0.

또한, 이 구성에서도, 충전 제어 TFT(420-2, 420-1, 420-0)는, 캐패시 터(430-2, 430-1, 430-0)의 용량비에 대응한 트랜지스터 사이즈로 한다.Also in this configuration, the charge control TFTs 420-2, 420-1, and 420-0 are transistor sizes corresponding to the capacity ratios of the capacitors 430-2, 430-1, and 430-0.

「절환 스위치(24)」`` Switch switch 24 ''

절환 스위치(24)의 구성을 도 7에 도시한다. 이 절환 스위치(24)는, 제1 절환부(24a)와 제2 절환부(24b)를 갖고, 이들에 의해, WHITE 신호 및 BLACK 신호의 2개의 스탠바이용 신호와, DAC(20)의 출력인 64계조의 통상 표시용의 비디오 신호 중의 1개를 선택하여 출력한다.The structure of the switching switch 24 is shown in FIG. This switching switch 24 has the 1st switching part 24a and the 2nd switching part 24b, and these are the two standby signals of a WHITE signal and a BLACK signal, and are outputs of the DAC 20. One of the video signals for normal display of 64 gradations is selected and output.

우선, 제1 절환부(24a)는, 통상 모드인지, 스탠바이 모드(로우 파워 모드)인지를 나타내는 모드 신호에 의해 절환되고, 통상 모드의 경우에 통상 표시용의 비디오 신호를 선택하여 출력한다.First, the first switching unit 24a is switched by a mode signal indicating whether it is a normal mode or a standby mode (low power mode), and selects and outputs a video signal for normal display in the normal mode.

한편, 스탠바이 모드의 경우에는, 제1 절환부(24a)에 의해, 스탠바이용 신호를 선택한다. 제1 절환부(24a)의 스탠바이용 신호의 입력단에는, 제2 절환부(24b)의 출력이 공급되어 있다. 그리고, 이 제2 절환부(24b)는, WHITE 신호 또는 BLACK 신호 중 어느 하나를 선택하여 출력한다. 따라서, 스탠바이 모드의 경우에는, 제2 절환부(24b)에 의해 선택된 WHITE 신호 또는 BLACK 신호 중 어느 하나가, 제1 절환부(24a)를 통해 출력된다.On the other hand, in the standby mode, the standby signal is selected by the first switching unit 24a. The output of the second switching unit 24b is supplied to the input terminal of the standby signal of the first switching unit 24a. The second switching unit 24b selects and outputs either a WHITE signal or a BLACK signal. Therefore, in the standby mode, either the WHITE signal or the BLACK signal selected by the second switching unit 24b is output through the first switching unit 24a.

여기서, 제2 절환부(24b)는, SRAM(18)의 6비트 출력에서의 MSB(0-5비트의 5비트째)의 신호가 공급된다. 이것은, 스탠바이 모드의 경우에는, 표시는 간단한 기호 등의 표시이고, 백·흑의 2종류의 표시가 이용되어, 비디오 데이터의 5비트째에 의해, 백 또는 흑 중 어느 하나가 판정되기 때문이다. 또한, 예를 들면 흑이 000000, 백이 111111이면, 어느 비트에 의해서도 판정이 가능하지만, 비디오 데이 터에 따라서는, 모든 범위의 데이터를 이용하지 않는 경우도 있어, 적당한 비트로 판정하면 된다. 즉, 화소마다 그 화소의 데이터가 백인지 흑인지를 화소 데이터 내의 적절한 1비트에 의해 판정하고, 이에 의해 WHITE 신호 또는 BLACK 신호 중 어느 하나가 제2 절환부(24b)에서 선택된다. 또한, 이 예에서는, SRAM(18)의 소정 비트를 절환 제어 신호로 하여, 제1 절환부(24a)에 공급하고, 그 비트의 1 또는 0에 의해 제1 절환부(24a)를 절환하고 있다.Here, the second switching unit 24b is supplied with a signal of the MSB (the fifth bit of 0-5 bits) at the 6-bit output of the SRAM 18. This is because, in the standby mode, the display is a display of simple symbols or the like, and two types of display of white and black are used, and either of white or black is determined by the fifth bit of the video data. For example, if black is 000000 and white is 111111, determination can be made using any bit. However, depending on the video data, the data of all ranges may not be used, and the determination may be made with an appropriate bit. That is, for each pixel, it is determined by the appropriate 1 bit in the pixel data whether the data of the pixel is white or black, and thereby either the WHITE signal or the BLACK signal is selected by the second switching unit 24b. In this example, a predetermined bit of the SRAM 18 is used as a switching control signal, and is supplied to the first switching unit 24a, and the first switching unit 24a is switched by 1 or 0 of the bit. .

이와 같이 하여, 통상 표시 모드의 경우에는, DAC(20)로부터의 통상의 비디오 신호가 데이터 라인(DL)에 공급되고, 스탠바이 모드의 경우에는, WHITE 신호 또는 BLACK 신호 중 어느 하나가 데이터 라인(DL)에 공급된다.In this way, in the normal display mode, the normal video signal from the DAC 20 is supplied to the data line DL, and in the standby mode, either the WHITE signal or the BLACK signal is the data line DL. Is supplied.

또한, RGB 각 색의 화소를 갖는 풀 컬러의 표시 장치에서도, 모든 화소에 고휘도의 신호를 공급함으로써, 표시 자체는 백으로 되고, 모두에 저휘도의 신호를 공급함으로써 흑 표시로 된다. 또한, RGB의 각 색 화소에 대하여, 온 오프할 수 있기 때문에, R, G, B, R＋G, R＋B, G＋B, 백, 흑의 8색 표시도 가능하다.In addition, even in a full-color display device having pixels of RGB colors, the display itself becomes white by supplying high luminance signals to all the pixels, and black display by supplying low luminance signals to all the pixels. In addition, since the RGB pixels can be turned on and off, eight colors of R, G, B, R + G, R + B, G + B, white and black are also possible.

스탠바이 모드의 경우에는, 통상 표시용의 다계조의 비디오 신호는 불필요하다. 따라서, 본 실시예에서는, 별도 준비한 WHITE 신호 또는 BLACK 신호를 디지털의 비디오 데이터에 의해 선택함으로써, 아날로그의 비디오 신호를 사용하지 않는 것으로 하고, DAC(20) 및 앰프(22)의 동작을 정지하여 소비 전력을 삭감한다. 또한, 앰프(22)에 대하여는, 전원을 오프하는 것이 바람직하고, 또한 DAC에 대해서도, 그 기준 전압을 발생하는 앰프의 전원을 오프하는 것이 바람직하다. 이와 같이, 스탠바이 모드에서는, 아날로그 신호의 처리가 불필요해지기 때문에, 아날로그 회로의 동작을 완전하게 정지함으로써 전력 절약을 도모할 수 있다.In the standby mode, a multi-gradation video signal for display is normally unnecessary. Therefore, in the present embodiment, by selecting separately prepared WHITE signal or BLACK signal by digital video data, it is assumed that an analog video signal is not used and the operation of the DAC 20 and the amplifier 22 is stopped and consumed. Reduce power In addition, it is preferable to turn off the power supply to the amplifier 22, and it is preferable to turn off the power supply of the amplifier which generates the reference voltage also to the DAC. As described above, in the standby mode, processing of the analog signal becomes unnecessary, and thus power saving can be achieved by completely stopping the operation of the analog circuit.

여기서, 액정에서는, 소부 방지 등의 목적으로 소정 기간마다 액정에의 전압 인가 방향을 반전하는 소위 AC 구동이 행해진다. 따라서, 노멀리 블랙(전압을 인가하지 않을 때에 흑 표시 시로 되는) 액정을 이용하는 경우에는, BLACK 신호가 공급 전극 전압과 마찬가지의 일정 전압, WHITE 신호가 소정 기간마다 공통 전극에 대하여 벗어난 전압으로 설정되고, 노멀리 화이트(전압을 인가하지 않을 때에 백 표시 시로 되는) 액정을 이용하는 경우에는, 반대의 신호로 된다.Here, in the liquid crystal, so-called AC driving is performed in which the direction of applying the voltage to the liquid crystal is inverted every predetermined period for the purpose of burning out or the like. Therefore, in the case of using a normally black liquid crystal (which becomes black when no voltage is applied), the BLACK signal is set to a constant voltage similar to the supply electrode voltage, and the WHITE signal is set to a voltage deviating from the common electrode at predetermined intervals. In the case of using a normally white liquid crystal (which is at the time of white display when no voltage is applied), the opposite signal is obtained.

여기서, 노멀리 화이트의 경우에는, 도 8에 도시한 바와 같이, WHITE 신호가 1/2VDD의 신호, BLACK 신호가 1수평 주사간마다 VSS와 VDD와 교대로 반복되는 신호로 되고, 이 전압이 액정 소자의 화소 전극에 인가된다. 또한, 공통 전극의 전압(VCOM)은, WHITE 신호와 거의 동일한 전압으로 설정된다. 이에 의해, 화소의 1행마다 흑 표시의 화소에 대하여 공급되는 비디오 신호의 극성(VCOM보다 큰 전압이거나 작은 전압이거나)이 반전된다. 그리고, 다음 프레임에서는 해당 행에 대한 비디오 신호의 극성이 반전되기 때문에, 1개의 흑 표시를 계속하는 화소에 대해서는, 1프레임마다 액정에 대한 전압 인가 방향이 반전된다.In the case of normally white, as shown in Fig. 8, the WHITE signal is a signal of 1 / 2VDD, and the BLACK signal is a signal which is alternately repeated with VSS and VDD every one horizontal scan, and this voltage is the liquid crystal. It is applied to the pixel electrode of the element. In addition, the voltage VCOM of the common electrode is set to almost the same voltage as the WHITE signal. As a result, the polarity (either higher or lower than VCOM) of the video signal supplied to the pixel of black display is inverted for each row of pixels. In the next frame, since the polarity of the video signal for the corresponding row is inverted, the direction of applying the voltage to the liquid crystal is inverted for each pixel for each pixel which continues one black display.

특히, 상술한, 1행 중에서도, 도트마다 액정에 인가하는 전압의 방향을 반전하는 도트 반전 방식이 적합하다.In particular, the dot inversion method which inverts the direction of the voltage applied to liquid crystal for every dot among the above-mentioned one line is suitable.

「스위치(24)의 구체적 회로 구성」"Specific circuit configuration of the switch 24"

도 9에, 스위치(24)의 구체적 회로 구성을 도시한다. BLACK 신호(LP_BLACK)는, TFT(210)의 일단(드레인 또는 소스)에 공급되고, 이 n채널의 TFT(210)의 타단 (소스 또는 드레인)에는, p채널의 TFT(212)의 일단(소스 또는 드레인)이 접속되고, 이 p채널의 TFT(210)의 타단(드레인 또는 소스)은 WHITE 신호(WHITE)가 공급된다. 그리고, TFT(210, 212)의 게이트에는, 비디오 데이터의 5비트째(D5)가 공급된다. 따라서, D5가 「1」일 때에 TFT(210)가 온하고, D5가 「0」일 때에 TFT(212)가 온한다.9 shows a specific circuit configuration of the switch 24. The BLACK signal LP_BLACK is supplied to one end (drain or source) of the TFT 210, and the other end (source or drain) of the n-channel TFT 210 is connected to one end (source) of the p-channel TFT 212. Or drain), and the other end (drain or source) of this p-channel TFT 210 is supplied with a WHITE signal (WHITE). The fifth bit D5 of the video data is supplied to the gates of the TFTs 210 and 212. Therefore, the TFT 210 is turned on when D5 is "1", and the TFT 212 is turned on when D5 is "0".

TFT(210)와 TFT(212)의 접속점은, n채널의 TFT(214)의 일단이 접속되고, 이 TFT(214)의 타단은 데이터 라인(DL)에 접속되어 있다. 그리고, TFT(214)의 게이트에는 스탠바이 모드일 때에 H레벨로 되는 LP_ENB 신호가 공급되어 있다. 따라서, 스탠바이 모드에서, TFT(214)가 온하여, BLACK 신호 또는 WHITE 신호 중 어느 하나가 데이터 라인(DL)에 공급된다.One end of the n-channel TFT 214 is connected to the connection point of the TFT 210 and the TFT 212, and the other end of the TFT 214 is connected to the data line DL. The LP_ENB signal which becomes H level in the standby mode is supplied to the gate of the TFT 214. Therefore, in the standby mode, the TFT 214 is turned on so that either the BLACK signal or the WHITE signal is supplied to the data line DL.

또한, DAC(20)로부터 앰프(22)를 통해 공급되는 64계조의 아날로그 비디오 신호는, n채널의 TFT(216)의 일단에 공급되고, 이 TFT(216)의 타단은 데이터 라인(DL)에 접속되어 있다. 그리고, TFT(216)의 게이트에는, 통상 표시 모드일 때에 H레벨로 설정되는 RGB_ENB 신호가 공급되어 있다. 따라서, 통상 표시 모드일 때에는, TFT(216)가 온하여, 64계조의 비디오 신호가 데이터 라인(DL)에 공급된다.The 64 gradation analog video signal supplied from the DAC 20 through the amplifier 22 is supplied to one end of the n-channel TFT 216, and the other end of the TFT 216 is supplied to the data line DL. Connected. The RGB_ENB signal set to H level in the normal display mode is supplied to the gate of the TFT 216. Therefore, in the normal display mode, the TFT 216 is turned on, and the 64 gradation video signal is supplied to the data line DL.

이와 같이, 비디오 데이터(D5)에 의해, WHITE 신호 또는 BLACK 신호 중 어느 하나가 선택되고, LP_ENB 신호 및 RGB_ENB 신호에 의해 비디오 신호나, 또는 WHITE 신호, BLACK 신호 중 어느 하나가 선택되어, 데이터 라인(DL)에 공급된다.In this way, either the WHITE signal or the BLACK signal is selected by the video data D5, and either the video signal, or the WHITE signal or the BLACK signal is selected by the LP_ENB signal or the RGB_ENB signal, and the data line ( DL).

「프리차지의 구성」`` Constitution of precharge ''

또한, 도 9에는, 데이터 라인(DL)을 프리차지하기 위한 구성을 도시하고 있 다. 즉, 각 데이터 라인(DL)끼리의 사이에는, n채널 TFT(230)가 배치되고, 이 TFT(230)를 온함으로써 인접하는 데이터 라인(DL)끼리가 접속된다. 이 TFT(230)는 모든 데이터 라인(DL) 사이에 배치되어 있다. 또한, WHITE 신호를 공급하는 라인과 각 데이터 라인(DL) 사이에는 n채널의 TFT(232)가 배치되어 있고, 이 TFT(232)를 온함으로써, WHITE 신호가 데이터 라인(DL)에 공급된다.9 shows a configuration for precharging the data line DL. That is, an n-channel TFT 230 is disposed between each data line DL, and adjacent data lines DL are connected by turning on the TFT 230. This TFT 230 is disposed between all data lines DL. Further, an n-channel TFT 232 is disposed between the line for supplying the WHITE signal and each data line DL, and the WHITE signal is supplied to the data line DL by turning on the TFT 232.

그리고, 2개의 TFT(230) 및 TFT(232)의 게이트에는, DSG 신호가 공급되어 있다. 따라서, 신호(DSG)를 H레벨로 세트함으로써, TFT(230, 232)의 양방이 온하여, 인접하는 데이터 라인(DL)끼리가 접속됨과 함께, 여기에 WHITE 신호가 공급된다.The DSG signal is supplied to the gates of the two TFTs 230 and the TFTs 232. Therefore, by setting the signal DSG to the H level, both of the TFTs 230 and 232 are turned on, adjacent data lines DL are connected, and a WHITE signal is supplied thereto.

여기서, 이 WHITE 신호는, 도 8에 도시한 바와 같이, (1/2)VDD의 신호이다. 따라서, 수평 귀선 기간에서, DSG 신호를 H레벨로 세트함으로써, 각 데이터 라인(DL)은, (1/2)VDD로 프리차지할 수 있다. 또한, 프리차지는, 수평 귀선 기간 등 1수평 주사 기간에서의 데이터를 데이터 라인(DL)에 세트하기 전에 행해진다.This WHITE signal is a (1/2) VDD signal as shown in FIG. Therefore, in the horizontal retrace period, by setting the DSG signal to the H level, each data line DL can be precharged to (1/2) VDD. The precharge is performed before setting data in one horizontal scanning period such as the horizontal retrace period to the data line DL.

특히, 후술하는 데이터의 극성을 인접 화소(도트)간에서 반전하는 도트 반전 방식의 경우에는, 인접하는 데이터 라인(DL)에 세트하는 비디오 신호의 전압값은, 공통 전극 전압(VCOM)을 경계로 하여 반대 방향으로 되어 있다. 따라서, TFT(230)를 온하여, 인접하는 데이터 라인(DL)끼리를 접속함으로써, 공통 전극 전압(VCOM)에 가까운 전압으로 된다. 즉, 자연 화상 등의 표시에서는, 인접 화소의 휘도는 가까운 경우가 많고, 따라서 인접 화소의 표시용의 전압으로 세트되어 있는 데이터 라인(DL)끼리를 접속함으로써, 외부로부터의 전력 공급 없이, VCOM에 가까운 전압으로 세트할 수 있다. 예를 들면, 전체 면 흑 표시에서는, 데이터 라인(DL)은, VSS, VDD로 교대로 세트되어 있어, 이들을 접속함으로써, 효율적인 프리차지를 행할 수 있다.In particular, in the dot inversion method in which the polarity of data to be described later is inverted between adjacent pixels (dots), the voltage value of the video signal set in the adjacent data line DL is bounded by the common electrode voltage VCOM. In the opposite direction. Therefore, the TFT 230 is turned on and the adjacent data lines DL are connected to each other so that the voltage is close to the common electrode voltage VCOM. In other words, in the display of a natural image or the like, the luminance of adjacent pixels is often close to each other. Therefore, by connecting the data lines DL which are set to the voltages for the display of the adjacent pixels, they are connected to VCOM without supplying power from the outside. Can be set to near voltage. For example, in full screen black display, the data lines DL are alternately set to VSS and VDD, and by connecting them, efficient precharge can be performed.

또한, 본 실시예에서는, TFT(232)를 설치하고, 각 데이터 라인(DL)에 대해서, (1/2)VDD로 세트한다. 이에 의해, 이 후에 데이터 라인(DL)에 비디오 신호를 기입할 때에 필요한 전력(전하량)을 작게 하여, 전력 절약화를 도모할 수 있다.In this embodiment, the TFT 232 is provided and set to (1/2) VDD for each data line DL. As a result, the power (charge amount) required for writing the video signal to the data line DL afterwards can be reduced, and power saving can be achieved.

또한, 도 9의 예에서는, TFT(230, 232)를 1개의 제어 라인의 DSG 신호에 의해 온 오프하고, TFT(230, 232)를 동일한 타이밍에서 온하였지만, 제어 라인을 따로따로 하여 TFT(230)를 온한 후에, TFT(232)를 온하는 것도 바람직하다. 또한, TFT(232)에 의해 공급하는 전압은 (1/2)VDD로 하였지만, 공통 전극 전압(VCOM)에 가까운 전압이면, 다른 전압이어도 된다.In the example of FIG. 9, the TFTs 230 and 232 are turned on and off by the DSG signal of one control line, and the TFTs 230 and 232 are turned on at the same timing. However, the TFTs 230 are controlled separately from the control lines. After turning ON), it is also preferable to turn on the TFT 232. In addition, although the voltage supplied by the TFT 232 was set to (1/2) VDD, another voltage may be sufficient as long as it is close to the common electrode voltage VCOM.

또한, TFT(230)를 설치한 경우에는, TFT(232)를 생략할 수도 있다. 즉, TFT(230)를 온함으로써, TFT(230)를 통해 인접하는 데이터 라인(DL)끼리를 접속할 수 있어, 마찬가지의 효과를 얻을 수 있다. 또한, TFT(230) 또는 TFT(232) 중 어느 하나만을 설치할 수도 있다.In the case where the TFT 230 is provided, the TFT 232 can be omitted. That is, by turning on the TFT 230, adjacent data lines DL can be connected to each other via the TFT 230, and the same effect can be obtained. In addition, only one of the TFT 230 and the TFT 232 may be provided.

「화소 회로 및 도트 반전」`` Pixel Circuit and Dot Inversion ''

여기서, 1행에 대하여 용량 라인을 2개 설치하고, 이 2개의 용량 라인의 전압을 반대의 극성으로 1프레임마다 반전하는 형식이 바람직하고, 이하에 이 구성에 대하여 설명한다.Here, a form in which two capacitor lines are provided for one row and the voltages of the two capacitor lines are inverted for each frame with opposite polarity is preferable. This configuration will be described below.

도 10에, 이 용량 라인을 2개 설치하는 화소 회로의 구성의 개략 구성을 도시한다. 화소 회로(1)는 표시 영역 전체에 매트릭스 배치되어 있다. 매트릭스 배 치는, 완전한 격자 형상이 아니라, 지그재그 형상이어도 된다. 또한, 표시는, 모노크롬이어도 되고 풀 컬러이어도 되며, 풀 컬러의 경우 통상 화소는 RGB의 3색이지만, 필요에 따라 백을 포함하는 특정한 색의 화소를 추가하는 것도 바람직하다.10 shows a schematic configuration of a configuration of a pixel circuit in which two capacitor lines are provided. The pixel circuit 1 is arranged in a matrix throughout the display area. The matrix arrangement may be zigzag instead of a perfect lattice. The display may be monochrome or full color, and in the case of full color, the pixels are normally three colors of RGB, but it is also preferable to add pixels of a specific color including a bag as necessary.

1개의 화소 회로(1)는, 도면에 도시한 바와 같이, 데이터 라인(DL)에 소스가 접속된 n채널의 화소 TFT(110)와, 이 화소 TFT(110)의 드레인에 접속된 액정 소자(112) 및 축적 용량(114)을 갖고 있다. 화소 TFT(110)의 게이트에는, 각 수평 주사 라인마다 배치되는 게이트 라인(GL)이 접속되어 있다.As shown in the drawing, one pixel circuit 1 includes an n-channel pixel TFT 110 having a source connected to a data line DL, and a liquid crystal element connected to a drain of the pixel TFT 110. 112 and the storage capacity 114. The gate line GL, which is arranged for each horizontal scanning line, is connected to the gate of the pixel TFT 110.

액정 소자(112)는, 화소 TFT(110)의 드레인에 그 화소마다 개별적으로 설치되는 화소 전극이 접속되고, 이 화소 전극에 대하여, 액정을 사이에 두고 전체 화소 공통의 공통 전극이 대향 배치되어 구성되어 있다. 또한, 공통 전극은, 공통 전극 전원(VCOM)에 접속되어 있다.The liquid crystal element 112 is configured such that a pixel electrode provided for each pixel is connected to a drain of the pixel TFT 110, and a common electrode common to all pixels is disposed to face the pixel electrode with the liquid crystal interposed therebetween. It is. In addition, the common electrode is connected to the common electrode power supply VCOM.

또한, 축적 용량(114)은, 화소 TFT(110)의 드레인을 구성하는 반도체층을 연장한 부분이 그대로 한쪽의 전극으로 되고, 산화막을 개재하여 대향 형성된 용량 라인(SC)의 일부가 대향 전극으로 되어 있다. 또한, 축적 용량(114)의 전극으로 되는 부분을 화소 TFT(110)의 부분과 분리하여 다른 반도체층으로 하고, 양자를 메탈 배선으로 접속하여도 된다.In the storage capacitor 114, the portion in which the semiconductor layer constituting the drain of the pixel TFT 110 extends becomes one electrode as it is, and a part of the capacitor lines SC formed to face each other via the oxide film is the counter electrode. It is. In addition, the part which becomes the electrode of the storage capacitor 114 may be separated from the part of the pixel TFT 110, and may be another semiconductor layer, and both may be connected by metal wiring.

여기서, 용량 라인(SC)은, 1행(수평 주사 라인)에 대하여, SC-A, SC-B의 2개가 있고, 수평 주사 방향에서, 각 화소 회로의 축적 용량이 SC―A, SC―B에 교대로 접속되어 있다. 이 도면에 도시한 화소 회로에서는, 축적 용량(114)은, 용량 라인(SC-A)에 접속되어 있고, 옆의 화소의 축적 용량(114)이 용량 라인(SC-B)에 접속 되어 있다.Here, there are two capacitor lines SC, SC-A and SC-B, for one row (horizontal scan line), and in the horizontal scanning direction, the storage capacitance of each pixel circuit is SC-A and SC-B. Are alternately connected to. In the pixel circuit shown in this figure, the storage capacitor 114 is connected to the capacitor line SC-A, and the storage capacitor 114 of the adjacent pixel is connected to the capacitor line SC-B.

게이트 라인(GL)에는, 수직 드라이버(120)가 접속되어 있고, 이 수직 드라이버(120)가, 게이트 라인(GL)을 1수평 기간마다 순차적으로 1개씩 선택하여 H레벨로 한다. 수직 드라이버(120)는, 시프트 레지스터를 갖고 있고, 1수직 주사 기간의 개시를 나타내는 신호(STV)를 받아, 시프트 레지스터의 1단째를 H레벨로 하고, 그 후 예를 들면 클럭 신호에 의해 H레벨을 1개씩 시프트함으로써, 각 수평 주사 라인의 게이트 라인(GL)을 순차적으로 1개씩 선택하여 H레벨로 한다. 여기서, 예를 들면 게이트 라인(GL)의 H레벨은 VDD 전위이고, L레벨은 VSS 전위이며, 이들 전원 전압(VDD, VSS)이 수직 드라이버(120)에 공급되고, 이에 의해 수직 드라이버의 출력인 게이트 라인(GL)의 H레벨, L레벨이 설정된다.The vertical driver 120 is connected to the gate line GL, and the vertical driver 120 selects one gate line GL in sequence every one horizontal period and sets it to H level. The vertical driver 120 has a shift register, receives a signal STV indicating the start of one vertical scanning period, sets the first stage of the shift register to H level, and then, for example, the H level by a clock signal. By shifting by one, one gate line GL of each horizontal scanning line is selected one by one to be H level. Here, for example, the H level of the gate line GL is a VDD potential, the L level is a VSS potential, and these power supply voltages VDD and VSS are supplied to the vertical driver 120, thereby outputting the vertical driver. The H level and the L level of the gate line GL are set.

SC 드라이버(122)는, 2개의 전압 레벨을 2개의 축적 용량 라인(SC-A, SC-B)에 출력한다.The SC driver 122 outputs two voltage levels to two storage capacitor lines SC-A and SC-B.

또한, 도시는 생략하였지만, 표시 장치에는, 예를 들면 수평 드라이버도 설치되어 있어, 입력되어 오는 비디오 신호의 데이터 라인(DL)에의 선순차의 공급을 제어한다. 즉, 이 예에서는, 화소마다의 비디오 신호의 클럭에 따라, 화소마다의 샘플링 클럭을 수평 드라이버가 출력하고, 이 샘플링 클럭에 의해, 스위치를 온오프하여 1수평 주사 라인분의 비디오 신호(데이터 신호)를 래치한다. 그리고, 래치한 1수평 주사 라인의 각 화소에 대한 데이터 신호를 1수평 주사 기간에 걸쳐, 데이터 라인(DL)에 출력한다.Although not shown, the display device is also provided with a horizontal driver, for example, to control the supply of the line sequence to the data line DL of the input video signal. In other words, in this example, the horizontal driver outputs the sampling clock for each pixel in accordance with the clock of the video signal for each pixel, and the sampling clock turns the switch on and off so that the video signal for one horizontal scanning line (data signal Latch). Then, the data signal for each pixel of the latched one horizontal scan line is output to the data line DL over one horizontal scan period.

또한, 실제로는 비디오 신호는, RGB의 3종류가 있고, 수직 방향의 각 화소 는, R, G, B 중 어느 하나의 동일 색의 화소로 되어 있다. 따라서, 데이터 라인(DL)에는, RGB 중 어느 1색의 데이터 신호가 설정된다.In addition, there are actually three types of video signals in RGB, and each pixel in the vertical direction is a pixel of any one of R, G, and B colors. Therefore, a data signal of any one color of RGB is set in the data line DL.

그리고, 본 실시예의 장치에서는, 도트 반전 방식의 AC 인가 방식을 채택하고 있다. 즉, 수평 주사 방향의 각 화소(도트)에서는, 액정 소자(112)의 화소 전극에 인가하는 전압이, 공통 전극의 전압(VCOM)에 대하여 극성이 반대인 데이터 신호로서 인가된다.In the apparatus of this embodiment, the AC application method of the dot inversion method is adopted. That is, in each pixel (dot) in the horizontal scanning direction, the voltage applied to the pixel electrode of the liquid crystal element 112 is applied as a data signal whose polarity is opposite to that of the voltage VCOM of the common electrode.

도 11의 좌측에 도시한 것은, 제1 극성에 의한 데이터 신호이고, Vvideo라고 기재한 삼각형의 사변이, 휘도에 따른 데이터 신호(기입 전압)를 나타내고 있다. 데이터 신호는, 흑 레벨로부터 백 레벨까지가 Vb의 전위차(다이내믹 레인지)이고, 전압 시프트 후에 화소 전극에 인가되는 전압은, VCOM을 중심으로 하여 전압이 벗어난 쪽이 백, 가까운 쪽이 흑으로 되어 있다. 따라서, 이 예에서는, 흑 레벨이 VCOM-Vb/2, 백 레벨이 VCOM+Vb/2로 되어 있다. 또한, 인접 화소에서는, 도 11의 우측에 도시한 바와 같이, 제1 극성과는 반대의 제2 극성으로 되어 있어, 흑 레벨이 VCOM+Vb/2, 백 레벨이 VCOM-Vb/2로 되어 있다.The left side of Fig. 11 is a data signal with a first polarity, and the quadrilateral of Vvideo denotes a data signal (write voltage) according to luminance. The data signal has a potential difference (dynamic range) of Vb from the black level to the white level, and the voltage applied to the pixel electrode after the voltage shift is white on the side where the voltage deviates around VCOM and black on the near side. . Therefore, in this example, the black level is VCOM-Vb / 2, and the back level is VCOM + Vb / 2. In the adjacent pixels, as shown on the right side of FIG. 11, the second pixel has a second polarity opposite to the first polarity, and the black level is VCOM + Vb / 2 and the back level is VCOM-Vb / 2. .

그리고, 도 12에 도시한 바와 같이, 화소 TFT(110)에의 온 기간이 종료되어 데이터의 기입이 종료된 후, 용량 라인(SC-A, SC-B)이 소정 전압(ΔVsc)만큼 시프트한다. 이 예에서는, 액정으로서 노멀리 블랙의 수직 배향(VA) 타입의 것이 사용되고 있다. 도 11의 좌측의 화소에 대해서는, 용량 라인(SC-A)이 접속되어 있어, Vsc는 ΔVsc만큼 전압을 높은 방향으로 시프트한다. 또한, 도 11의 우측의 화소에 대해서는, 용량 라인(SC-B)이 접속되어 있어, Vsc는 ΔVsc만큼 전압을 낮은 방향으 로 시프트한다.As shown in FIG. 12, after the on period to the pixel TFT 110 is finished and data writing is finished, the capacitor lines SC-A and SC-B are shifted by a predetermined voltage ΔVsc. In this example, a normal black (VA) type of liquid crystal is used as the liquid crystal. The capacitor line SC-A is connected to the pixel on the left side of FIG. 11, and Vsc shifts the voltage in the higher direction by ΔVsc. The capacitor line SC-B is connected to the pixel on the right side of FIG. 11, and Vsc shifts the voltage in the lower direction by ΔVsc.

이에 의해, 도 12에 도시한 바와 같이, 화소 전극에 인가된 데이터 신호는, ΔVsc에 따른 전압만큼 시프트되고, 이것이 VCOM과의 사이에 인가되게 된다. 여기서, ΔVsc는, 액정의 인가 전압에 따른 투과율의 변화가 개시되는 임계값 전압(Vath)에 대응한 전압으로 설정되어 있어, 시프트 후의 전압에 의해, 액정 소자(112)에 의한 표시가 가능하게 된다. 또한, 데이터 신호의 다이내믹 레인지는, 시프트 후의 다이내믹 레인지가 표시에서의 흑 레벨로부터 백 레벨의 전위차로 되도록 설정된다.Thereby, as shown in FIG. 12, the data signal applied to the pixel electrode is shifted by the voltage according to (DELTA) Vsc, and this is applied between VCOM. Here, ΔVsc is set to a voltage corresponding to the threshold voltage Vath at which the change in transmittance according to the applied voltage of the liquid crystal is started, and the display by the liquid crystal element 112 becomes possible by the voltage after the shift. . In addition, the dynamic range of the data signal is set so that the dynamic range after the shift becomes the potential difference between the black level in the display and the back level.

또한, 도 11에서, Va(W)는, 백 레벨의 데이터 신호의 시프트량, Va(B)는 흑 레벨의 데이터 신호의 시프트량이고, 이들 시프트량은 ΔVsc에 의해 결정된다. 또한, Vb는 데이터 신호의 흑 레벨과 백 레벨의 전위차(다이내믹 레인지), Vb'는 시프트 후의 다이내믹 레인지이다.In Fig. 11, Va (W) is the shift amount of the back level data signal, and Va (B) is the shift amount of the black level data signal, and these shift amounts are determined by ΔVsc. In addition, Vb is a potential difference (dynamic range) between the black level and the white level of the data signal, and Vb 'is the dynamic range after the shift.

「전체 동작」`` All operations ''

도 1에서의 비디오 데이터의 SRAM(16, 18)에의 취득 동작에 대해서, 도 13의 타이밍차트에 기초하여 설명한다. 1수평 주사 기간은, 비디오 라인(10)(도 1)에 비디오 데이터가 공급되는 데이터 기간과, 수평 귀선 기간(블랭킹 기간)으로 이루어져 있다. 수평 동기 신호(Hsync)에 의해, 수평 주사 기간에 대한 동기가 취해진다. 도트 클럭(Dotclock)은, 비디오 데이터의 1도트에 동기한 신호이고, 이 1/2의 주파수의 수평 전송 클럭인 XCKH(및 CKH)를 수평 전송 클록으로서 이용하여, 수평 스타트 신호(STH)가 수평 전송 레지스터(14)(도 1)에 전송된다. 또한, 인에이블 신호(ENB)에 의해, 비디오 데이터가 공급되어 있는 기간만 수평 전송 레지스터(14)에서 STH의 전송이 행해진다.The acquisition operation to the SRAMs 16 and 18 of the video data in FIG. 1 will be described based on the timing chart of FIG. One horizontal scanning period includes a data period in which video data is supplied to the video line 10 (Fig. 1), and a horizontal retrace period (blanking period). By the horizontal synchronization signal Hsync, synchronization with respect to the horizontal scanning period is obtained. The dot clock is a signal synchronized with one dot of video data, and the horizontal start signal STH is horizontal using XCKH (and CKH), which is a horizontal transfer clock of this frequency, as the horizontal transfer clock. Is transferred to the transfer register 14 (FIG. 1). In addition, by the enable signal ENB, the STH is transferred from the horizontal transfer register 14 only during the period in which video data is supplied.

STH는, 도 13에서 SR01로 나타낸 바와 같이 하여, 수평 전송 레지스터(14)의 1단째에 전송되고, 이후 SR02, SR03이라고 하는 식으로 순차적으로 전송된다. 이 예에서는, 130단에서 비디오 데이터의 취득은 종료된다. 여기서, SRAM(16)(도 1)에의 비디오 데이터의 취득은, AND01a∼AND130a에 의해 행해진다. 여기서, AND01a는, SR01과 SR01a(SR02와 같은 신호)와의 AND(논리곱)에 의해 얻어지는 SR01의 후반에 H레벨로 되는 신호로서, 비디오 데이터의 1도트째의 비디오 데이터에 대응하고 있다. 따라서, 이 AND01a에 의해 1도트째의 비디오 데이터가 1단째의 SRAM(16)에 취득된다. AND01a∼AND130a에 의해, 1행분의 비디오 데이터가 대응하는 SRAM(16)에 취득된다.STH is transmitted to the first stage of the horizontal transfer register 14, as indicated by SR01 in FIG. 13, and then sequentially transferred in the manner of SR02 and SR03. In this example, acquisition of video data is terminated at 130 stages. Here, acquisition of video data into the SRAM 16 (FIG. 1) is performed by AND01a to AND130a. Here, AND01a is a signal that becomes H level in the second half of SR01 obtained by AND (logical product) between SR01 and SR01a (signal like SR02), and corresponds to the first dot video data of the video data. Accordingly, the AND01a acquires the first dot video data into the SRAM 16 of the first stage. By AND01a to AND130a, one row of video data is acquired in the corresponding SRAM 16.

이 예에서는, 수평 전송 레지스터(14)의 단수를 133단으로 해 두고, SR133에 의해, SRAM(16)에 저정된 1행분의 비디오 데이터를 SRAM(18)에 전송한다.In this example, the number of stages of the horizontal transfer register 14 is 133, and the SR133 transfers the video data for one row stored in the SRAM 16 to the SRAM 18.

다음으로, DAC(20)로부터 화소 회로(100)에의 기입의 동작에 대해서, 도 14의 타이밍차트에 기초하여 설명한다.Next, the operation of writing from the DAC 20 to the pixel circuit 100 will be described based on the timing chart of FIG. 14.

우선, 블랭킹 기간이 종료되었을 때에는, 상술한 바와 같이 SRAM(18)에 1행분의 비디오 데이터가 세트되어 있다. 따라서, DAC(20)는, 디지털 아날로그 변환을 행하지만, 하위 3비트에 대해서 캐패시터(430)에 충전해야만 한다. 따라서 신호 Charge를 H레벨로 하여, 충전을 개시한다. 충전이 완료된 후에, Charge를 L레벨로 하고, 신호 Combine를 H레벨로 한다. 이에 의해, DAC(20)의 출력에 64계조의 아날로그 비디오 신호가 얻어진다.First, when the blanking period ends, video data for one row is set in the SRAM 18 as described above. Therefore, the DAC 20 performs digital-to-analog conversion but must charge the capacitor 430 for the lower 3 bits. Therefore, charging is started with the signal charge at H level. After the charge is completed, charge is set to L level and signal Combine is set to H level. As a result, an analog video signal having 64 gradations is obtained at the output of the DAC 20.

또한, 도 5에서의 스위치 TFT(480)의 게이트에 공급되는 신호(φ)는, 도 14에 도시한 바와 같이, Combine가 H레벨로 되어 있는 기간의 후반에 H레벨로 된다.In addition, the signal phi supplied to the gate of the switch TFT 480 in FIG. 5 becomes H level later in the period in which Combine is H level as shown in FIG.

한편, 스위치(24)에서는, Combine가 H레벨인 기간에 RGB_ENB를 H레벨로 하여, 앰프(22)의 출력인 아날로그 비디오 신호가 데이터 라인(DL)에 공급되고, 해당하는 행의 화소 회로(100)가 그 아날로그 비디오 신호를 취득한다. 또한, RGB_ENB는, Combine보다 먼저 L레벨로 되돌아감으로써, 데이터 라인(DL) 상의 비디오 신호의 변화를 방지하고 있다.On the other hand, in the switch 24, the RGB_ENB is set to the H level while the Combine is at the H level, and the analog video signal output from the amplifier 22 is supplied to the data line DL, and the pixel circuit 100 of the corresponding row is provided. ) Acquires the analog video signal. In addition, RGB_ENB prevents the change of the video signal on the data line DL by returning to L level before combining.

게이트 라인(GL)은, 데이터 기간에서 H레벨로 되고, 각 화소 회로(100)에서는, RGB_ENB가 H레벨인 기간의 최후의 쪽에서, 게이트 라인(GL)이 H레벨로 되어, 화소 회로(100)에서의 데이터 전압이 확정된다.The gate line GL is at the H level in the data period, and in each pixel circuit 100, the gate line GL is at the H level at the end of the period in which RGB_ENB is at the H level. The data voltage at is determined.

한편, 블랭킹 기간에서, 신호(DSG)가 H레벨로 되어, 각 데이터 라인(DL)이 (1/2)VDD로 프리차지된다. 또한, 블랭킹 기간에서, FRP가 반전되기 때문에, DAC(20)에서의 기준 전압의 극성이 반전되어, 아날로그 비디오 데이터의 극성이 반전된다.On the other hand, in the blanking period, the signal DSG becomes H level, and each data line DL is precharged to (1/2) VDD. In addition, in the blanking period, since the FRP is inverted, the polarity of the reference voltage in the DAC 20 is inverted, thereby inverting the polarity of the analog video data.

본 발명에 따르면, 버퍼 앰프의 플러스 입력단과 출력단을 단락함으로써, 버퍼 앰프의 출력 신호의 레벨을 입력 신호의 레벨에 가깝게 할 수 있어, 버퍼 앰프의 오차를 작게 할 수 있다.According to the present invention, by shorting the positive input terminal and the output terminal of the buffer amplifier, the level of the output signal of the buffer amplifier can be made close to the level of the input signal, and the error of the buffer amplifier can be reduced.

Claims

A buffer amplifier for inputting an input signal to a positive input terminal, an output terminal to a negative input terminal, and outputting a stabilized output signal;

A switch for shorting a positive input terminal and an output terminal of the buffer amplifier

An amplifying circuit having a.

The method of claim 1,

The input signal is an output of a digital-to-analog converter using a capacitor having a weighted capacitance value corresponding to each bit with respect to a plurality of bits of digital signals,

An amplifying circuit characterized by supplying an output signal to a data line of a predetermined capacity.

A display device for arranging data lines corresponding to respective columns of pixels arranged in a matrix shape, and supplying data signals of each pixel to each pixel via data lines.

An amplifier circuit for stabilizing the data signal and then supplying the data line;

A display device according to claim 1 or 2, wherein said amplifying circuit uses the amplifying circuit of claim 1.