KR100684450B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 폴리실리콘 잔류물을 활동 영역에서 제거 하고자 다음과 같은 ICP 방식의 식각 장비를 이용하여 건식 식각하는 반도체 소자 제조 방법에 관한 것으로, CF4 가스를 주입하여 식각하는 단계, CF4 가스, Cl2 가스, HeO2
을 주입하여 식각하는 단계, HBr 가스, Cl2 가스, HeO2을 주입하여 식각하는 단계, HBr 가스, HeO
2 , N2를 주입하여 식각하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자 제조 방법은 ICP 형태의 식각 장치를 이용한 플로팅 게이트 형성시 적층구조에서 발생하는 단차에 의한 영향으로 발생할 수 있는 폴리실리콘잔류물를 활성 영역에 대한 손상을 발생시키지 않고 효과적으로 제거함으로써 잔류물에 의한 게이트 전극 간의 결함이나 콘택트 형성시 발생되는 저항의 문제를 해결함으로서 제품의 신뢰성과 수율 향상의 효과가 있다.
플래쉬 메모리, ICP, 플로팅 게이트
Description
도 1a 내지 1b는 종래 기술에 의한 반도체 소자 제조 단면도.
도 2a는 본 발명에 의한 반도체 소자의 SEM 단면도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 자세하게는 ICP(Inductively Coupled Plasma: 이하 ICP라고 칭함) 형태의 식각 장치를 이용한 플로팅 게이트 형성시 적층구조에서 발생하는 단차에 의한 영향으로 발생할 수 있는 폴리실리콘 잔류물을 활성 영역에 대한 손상을 발생시키지 않고 효과적으로 제거함으로써 잔류물에 의한 게이트 전극간의 결함이나 콘택트 형성시 발생되는 저항의 문제를 해결에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성 (volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, DRAM 셀과 로직 소자가 병합되어 있는 MDL(merged DRAM amp; Logic) 장치나 플래쉬 메모리 소자와 로직 소자가 병합되어 있는 MFL(merged flash amp; logic) 장치를 들 수있다.
통상적으로 플래시 메모리 셀의 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅-게이트에 커플링되어 파울러 노드하임(Fowler- Nordheim; 이하 'F-N'이라 한다) 터널링(tunneling) 또는 핫-캐리어 주입(hot -carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로 팅 게이트 내로 포획(capture)되는 것을 원리로 한다.
이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다. 상술한 프로그램 동작시 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 커플링되는 전압의 비율을 커플링 계수(coupling ratio)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다.
도 1a 내지 1b는 종래 기술에 의한 반도체 소자 제조 단면도이다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판상(101)에 절연막(102)을 형성하고, 플로팅 게이트(105)를 형성하고, 그 옆에 스페이서(106)을 형성한다. 플로팅 게이트와 금속막과의 접촉시 저항을 낮추기 위해 실리사이드(104)가 형성되어 있고, 컨트롤 게이트를 형성하기 위해 포토레지스트 패턴(103)이 증착되어 있다. 상기 플로팅 게이트의 높이(A)때문에 발생된 단차는 이후 증착된 막의 두께 (B)와 함께 작용하여 (A)+(B)의 높은 영역을 생성한다. 이러한 국부적인 폴리막의 두께는 건식 식각의 특성인 비등방성 식각에 의해 발생된다.
다음, 도 1b에 도시된 바와 같이 상기 컨트롤 게이트 건식 식각시 단차의 경계면 부분의 잔류물로 인한 결함(107)이 발생하거나 남아 있는 잔류물를 제거하기 위한 과도한 오버에칭으로 인하여 활성영역에 손상를 주게되어 이후 공정인 사이드 웰 형성후 콘택 식각시 콘택의 형성을 방해하여 저항값의 증가를 발생시키며 소자의 신뢰성에 영향을 주게 된다
따라서, 본 발명은 상기와 같은 종래의 기술의 제반 단점과 문제점을 해결하기 위한 것으로, ICP 형태의 식각 장치를 이용한 플로팅 게이트 형성시 적층구조에서 발생하는 단차에 의한 영향으로 발생할 수 있는 폴리실리콘 잔류물을 활성 영역에 대한 손상을 발생시키지 않고 효과적으로 제거함으로써 잔류물에 의한 게이트 전극간의 결함이나 콘택트 형성시 발생되는 저항의 문제를 해결을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 CF4 가스를 주입하여 산화막상의 폴리 실리콘막을 식각하는 단계, CF4 가스, Cl2 가스, HeO2 을 주입하여 상기 폴리 실리콘막을 식각하는 단계, HBr 가스, Cl2 가스, HeO2을 주입하여 상기 폴리 실리콘막을 식각하는 단계, HBr 가스, HeO2 , N2를 주입하여 상기 폴리 실리콘막을 식각하는 단계로 폴리실리콘 잔류물을 활동 영역에서 제거 하고자 다음과 같은 ICP 방식의 식각 장비를 이용하여 건식 식각하는 반도체 소자 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
플래시메모리가 가지는 고유한 특징 중의 하나는 전원이 차단이 되어도 데이터를 보전할 수 있는 것이다.
따라서, 공정상의 입장에서 바라볼 때, 셀 영역에서는 플로팅 게이트로서 데이터의 쓰기 및 소거를 위한 동작을해야 하기 때문에 유전막 형성이 필요하고, 셀을 제외한 주변회로 영역에서는 트랜지스터로 동작시키기 위해서 유전막이 필요로 하지 않는 공정상의 특성이 있다.
먼저, 플로팅 게이트 형성시 적층구조에서 발생하는 단차에 의한 영향으로 발생할 수 있는 폴리실리콘 잔류물를 활동 영역에서 제거 하고자 ICP 방식의 식각 장비를 이용하여 건식 식각을 실시한다.
우선, 4mTorr 내지 10 mTorr의 압력, 400W 내지 500W의 소스 전력과 30W 내지 70W의 하부 전력 그리고 30sccm 내지 80sccm의 CF4 가스를 주입하여 20초 내지 60초 동안 식각을 진행한다.
다음, 2mTorr 내지 10 mTorr의 압력, 400W 내지 700W의 소스 전력과 50W 내지 150W의 하부 전력 그리고 50sccm 내지 130sccm의 HBr 가스, 10sccm 내지 70sccm의 CF4 가스, 10scmm 내지 70sccm의 Cl2 가스, 5sccm 내지 25sccm의 HeO2를 주입하여 50초 내지 100초 동안 식각을 진행한다.
다음, 5mTorr 내지 20 mTorr 의 압력, 200W 내지 400W 의 소스 전력과 20W 내지 100W 의 하부 전력 그리고 100sccm 내지 250sccm의 HBr 가스, 50sccm 내지150sccm의 Cl2 가스, 5sccm 내지 25sccm의 HeO2 를 주입하여 100초 내지 300초 식각을 진행한다.
다음, 50mTorr 내지 150 mTorr의 압력, 600W 내지 1000W의 소스 전압과 50W 내지 150W의 하부 전력 그리고 100sccm 내지 180sccm의 HBr 가스, 5sccm 내지15sccm의 HeO2, 5sccm 내지 15sccm의 N2를 주입하여 50초 내지 100초 동안 식각을 진행한다. 상기 공정은 산화막과 폴리실리콘 간의 선택비가 600:1 이상을 가지고 있어 활동영역의 손상을 최소화 할 수 있다.
도 2a는 본 발명에 의한 반도체 소자의 SEM 단면도이다.
상술한 본 발명의 실시예는 ICP 형태의 식각 장치를 이용한 플로팅 게이트 형성시 적층구조에서 발생하는 단차에 의한 영향으로 발생할 수 있는 폴리실리콘잔류물를 활성 영역에 대한 손상을 발생시키지 않고 효과적으로 제거함으로써 잔류물에 의한 게이트 전극 간의 결함(shortage)이나 콘택트 형성시 발생되는 저항의 문제를 해결함으로서 제품의 신뢰성과 수율을 향상시킬 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자 제조 방법은 ICP 형태의 식각 장치를 이용한 플로팅 게이트 형성시 적층구조에서 발생하는 단차에 의한 영향으로 발생할 수 있는 폴리실리콘잔류물를 활성 영역에 대한 손상을 발생시키지 않고 효과적으로 제거함으로써 잔류물에 의한 게이트 전극 간의 결함이나 콘택트 형성시 발생되는 저항의 문제를 해결함으로서 제품의 신뢰성과 수율 향상의 효과가 있다.
Claims (6)
- 산화막상의 폴리실리콘 잔류물을 활동 영역에서 제거하고자 다음과 같은 ICP 방식의 식각 장비를 이용하여 폴리 실리콘막을 건식 식각하는 반도체 소자 제조 방법에 있어서,(가) CF4 가스를 주입하여 상기 산화막상의 폴리 실리콘막을 식각하는 단계;(나) CF4 가스, Cl2 가스, HeO2 을 주입하여 상기 산화막상의 폴리 실리콘막을 식각하는 단계;(다) HBr 가스, Cl2 가스, HeO2을 주입하여 상기 산화막상의 폴리 실리콘막을 식각하는 단계; 및(라) HBr 가스, HeO2 , N2를 주입하여 상기 산화막상의 폴리 실리콘막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (가) 단계의 CF4 가스 주입은 4mTorr 내지 10 mTorr의 압력, 400W 내지 500W의 소스 전력과 30W 내지 70W의 하부 전력 그리고 30sccm 내지 80sccm의 양으로 20초 내지 60초 동안 상기 산화막 상의 폴리 실리콘막을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (나) 단계의 CF4 가스, Cl2 가스, HeO2 주입은 2mTorr 내지 10 mTorr 의 압력, 400W 내지 700W의 소스 전력과 50W 내지 150W의 하부 전력 그리고 50sccm 내지 130sccm의 HBr 가스, 10sccm 내지 70sccm의 CF4 가스, 10scmm 내지 70sccm의 Cl2 가스, 5sccm 내지 25sccm의 HeO2를 주입하여 50초 내지 100초 동안 상기 산화막 상의 폴리 실리콘막을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (다) 단계의 HBr 가스, Cl2 가스, HeO2 주입은 5mTorr 내지 20 mTorr 의 압력, 200W 내지 400W 의 소스 전력과 20W 내지 100W 의 하부 전력 그리고 100sccm 내지 250sccm의 HBr 가스, 50sccm 내지 150sccm의 Cl2 가스, 5sccm 내지 25sccm의 HeO2 를 주입하여 100초 내지 300초 동안 상기 산화 막상의 폴리 실리콘막을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (라) 단계의 HBr 가스, HeO2 , N2 주입은 50mTorr 내지 150 mTorr의 압력, 600W 내지 1000W의 소스 전압과 50W 내지 150W의 하부 전력 그리고 100sccm 내지 180sccm의 HBr 가스, 5sccm 내지 15sccm의 HeO2, 5sccm 내지 15sccm의 N2를 주입하여 50초 내지 100초 동안 상기 산화 막상의 폴리 실리콘막을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (라) 단계의 산화 막과 폴리실리콘막 간의 선택비가 600:1 임을 특징으로 하는 반도체 소자 제조 방법.
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