KR100672152B1 - 플래쉬 메모리소자의 제조방법 - Google Patents

플래쉬 메모리소자의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 퓨즈박스영역이 포함된 주변회로영역 및 셀 영역이 구분 정의된 반도체 기판 상에 게이트 산화막 및 제1 도전막을 형성한 후 패터닝하여, 상기 셀영역에는 플로팅 게이트 패턴을 형성하고, 상기 주변회로 영역에 게이트 패턴을 형성하되, 상기 퓨즈박스영역의 경계부에 위치된 반도체 기판을 라운드처리하는 단계와, 상기 플로팅 게이트전극 패턴이 형성된 결과물 상에 콘트롤 게이트 전극용 제2 도전막 및 유기반사방지막을 형성하는 단계와, 상기 유기반사방지막을 식각하여 패터닝하는 단계와, 상기 패터닝된 유기반사방지막을 식각마스크로 상기 제2 도전막을 식각하여, 셀영역에 콘트롤 게이트 패턴을 형성하는 단계를 포함한다.
퓨즈박스

Description

플래쉬 메모리소자의 제조방법{Method of manufacturing flash memory device}
도 1 내지 도 3은 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판
12: 게이트산화막
14, 18 : 폴리실리콘막
24: 유기반사방지막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리소자의 게이트 전극 패턴 형성 공정시 플로팅 게이트전극 패턴이 형성된 후, 콘트롤 게이트전극용 도전막, 금속실리사이드막, 캡핑막, 반사방지막과 같은 다층의 막들이 형성된 후 이 막들에 대한 식각공정을 수행하여 콘트롤 게이트 전극 패턴을 형성한다.
이때 상기 셀영역에 수행되는 콘트롤 게이트 전극 패턴 형성 공정시 주변회로영역의 퓨즈박스영역에는 상기 막들의 잔류물이 잔존하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 셀영역에 수행되는 콘트롤 게이트 전극 패턴 형성을 위한 식각 공정시 주변회로영역의 퓨즈박스영역에 잔류물이 잔존하는 것을 방지하는 플래쉬 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 퓨즈박스영역이 포함된 주변회로영역 및 셀 영역이 구분 정의된 반도체 기판 상에 게이트 산화막 및 제1 도전막을 형성한 후 패터닝하여, 상기 셀영역에는 플로팅 게이트 패턴을 형성하고, 상기 주변회로 영역에 게이트 패턴을 형성하되, 상기 퓨즈박스영역의 경계부에 위치된 반도체 기판을 라운드처리하는 단계와, 상기 플로팅 게이트전극 패턴이 형성된 결과물 상에 콘트롤 게이트 전극용 제2 도전막 및 유기반사방지막을 형성하는 단계와, 상기 유기반사방지막을 식각하여 패터닝하는 단계와, 상기 패터닝된 유기반사 방지막을 식각마스크로 상기 제2 도전막을 식각하여, 셀영역에 콘트롤 게이트 패턴을 형성하는 단계를 포함한다.
상기 퓨즈박스영역의 경계부에 위치된 반도체 기판을 라운드처리하는 단계는 상기 퓨즈박스영역의 경계부를 둥근 형태로 바꾸되 상기 둥근 형태를 원으로 나타내었을 때의 반지름(radius)이 0.8~ 1.2um이상이 되도록 하는 것을 포함한다.
상기 콘트롤 게이트전극용 제2 도전막과 상기 플로팅 게이트 패턴 사이에 ONO막을 형성하는 단계를 더 포함한다.
상기 유기반사방지막은 스텝 커버리지가 130~ 170% 정도가 되도록 형성하는 것을 포함한다.
상기 유기 반사방지막에 수행되는 식각공정은 130~ 170% 정도 오버 식각되도록 하여 수행하는 것을 포함한다.
상기 유기 반사방지막에 수행되는 식각공정은 O2 가스를 주식각가스로 수행하는 것을 포함한다.
상기 유기 반사방지막에 수행되는 식각공정은 0~ 90%의 N2가스가 포함된 식각가스로 수행하는 것을 포함한다.
상기 유기 반사방지막에 수행되는 식각공정은 200~ 2000W정도의 바이어스파워(bias power)로 수행하는 것을 포함한다.
상기 유기 반사방지막에 수행되는 식각공정은 CF4, NF3, SF6, CHxFy(x+y=4), C2F6, C3F8, C4F6, C5F8, Cl2, CCl4, HBr, HI가스 중 어느 하나의 가스를 주식각 가스로 사용하여 수행하는 것을 포함한다.
상기 유기 반사방지막에 대한 식각 공정은 ICP(inductively couple plasma)형, 마이크로 웨이브형, CCP(capacitively coupled plasma)형 중 어느 하나의 식각장비에서 100Hz~ 2.45GHz의 소스파워를 가지고 수행하는 것을 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 셀 영역(A) 및 주변회로 영역(B)으로 구분 정의된 반도체 기판(10) 상에 게이트 산화막(12) 및 제1 폴리 실리콘막(14)을 형성한다.
상기 주변회로영역(B)에는 퓨즈박스영역(C)이 구분 정의되어 있다.
이어서, 상기 게이트 산화막(12) 및 플로팅 게이트전극용 제1 폴리 실리콘막 (14)을 패터닝하여, 셀 영역에 플로팅 게이트전극패턴(F.G)을 형성하고, 주변회로영역에 게이트전극 패턴(G)을 형성한다.
상기 퓨즈박스 영역(C)에는 게이트 산화막 및 제1 폴리 실리콘막이 모두 제거되어 반도체 기판(10)이 노출되어 있다.
상기 주변회로영역의 퓨즈박스영역(C)은 상기 게이트 전극 패턴들이 형성된 셀영역과 주변회로영역과 단차를 갖게 된다.
상기 제1 폴리 실리콘막 식각 공정시 퓨즈박스영역(C)이 시작되는 영역인 퓨즈박스 영역의 경계부분에 이후 증착될 반사방지막이 두껍게 형성되는 것을 방지하기 위해, 퓨즈박스영역의 경계부에 위치된 반도체 기판을 라운드처리한다.
라운드 박스코너부의 경우, 90도의 각을 이루면서 네모형태로 되어 있는 데, 이 코너부위의 각이 진 형태(첨점이 되는 형태)를 둥근 형태로 바꾼다는 것을 의미한다. 코너부위를 둥근 형태로 바꾸되 그 둥근 형태를 원으로 나타내었을 때의 반지름(radius)이 0.8~ 1.2um이상이 되게 한다.
도 2를 참조하면, 상기 형성된 게이트전극 패턴(G, F.G)이 형성된 결과물 상부에 ONO막 및 캡핑막을 형성한다.
상기 캡핑막은 하부의 ONO막에 대한 특성 열화를 방지하기 위해 폴리 실리콘막으로 형성하는 것이 바람직하다.
상기 ONO막 및 캡핑막을 패터닝하여, 셀영역의 플로팅 게이트 전극 상부에 유전막인 ONO막(16)과 ONO막에 대한 캡핑막(미도시)을 형성한다.
이어서, 상기 캡핑막(미도시)이 형성된 결과물 상에 콘트롤 게이트전극용 제 2 폴리 실리콘막(18), 금속실리사이드막인 텅스텐 실리사이드막(20), 캡핑막인 실리콘질화막(미도시), 하드마스크용 절연막(22) 및 유기반사방지막(Organic Bottom anti-reflection coating: 24)을 형성하고, 상기 유기반사방지막(24)의 소정영역에 게이트전극용 패턴인 포토레지스트 패턴(미도시)을 형성한다.
상기 유기반사방지막(24)은 스텝 커버리지가 낮은 물질로 형성하는 것이 바람직한데, 스텝 커버리지가 130~ 170% 이내 정도가 바람직하다. 즉, 계단형상의 구조물에 막질을 증착할 경우, 위쪽으로 증착한 두께와 측면으로 증착된 두께의 비를 스텝 커버리지라 하는 데, 위쪽으로 증착된 두께를 100으로 했을 경우 측면으로 증착된 두께가 130~ 170 이라 하면, 스텝 커버리지는 130~ 170% 라고 한다.
도 3을 참조하면, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 상기 유기반사방지막(24)에 식각공정을 수행한다. 상기 포토레지스트 패턴을 제거하는 에싱 공정을 수행한다.
이어서, 상기 식각되어 패터닝된 유기반사방지막(26)을 식각 마스크로 상기 유기반사방지막 하부에 형성된 막들에 식각공정을 수행하여, 셀 영역(A)에 콘트롤 게이트 전극 패턴 및 금속실리사이드막 패턴이 형성된다. 따라서 셀영역에는 플로팅 게이트 전극패턴(F.G) 및 콘트롤 게이트 전극 패턴(C.G)이 적층 구비된 게이트 전극 패턴이 형성된다.
상기 콘트롤 게이트 전극 패턴 식각 공정시 수행되는 유기반사방지막(26)에 대한 식각은 130~ 170%정도 오버식각이 되도록 하여 식각공정이 수행되는 것이 바람직하다.
상기 유기 반사방지막에 대한 식각 공정은 식각손실을 최소화하기 위해 O2 가스를 주식각가스로 한다.
또한, 유기 반사방지막에 대한 식각 공정은 상기 포토레지스트 패턴의 손실을 최소화하기 위해 0~ 90% 정도의 N2가스가 포함되도록 한다.
또한, 유기 반사방지막에 대한 식각 공정은 유기반사방지막의 버티컬(vertical)한 측벽이 형성되도록 하기 위해 200~ 2000W정도의 바이어스파워(bias power)로 수행된다.
또한, 유기 반사방지막에 대한 식각 공정은 CF4, NF3, SF6, CHxFy(x+y=4), C2F6, C3F8, C4F6, C5F8와 같은 플로오린(Fluorine)계열, Cl2, CCl4와 같은 클로린(Chlorine)계열 및 HBr, HI가스와 같은 가스들을 주식각가스으로 사용하여 수행된다. 상기 주식각가스이외에 식각율조절 또는 패시베이션특성을 이용하기 위해 O2가스, N2가스를 0~ 90% 정도비율로 첨가하는 것이 바람직하다.
또한, 상기 유기 반사방지막에 대한 식각 공정은 ICP(inductively couple plasma)형, 마이크로 웨이브형, CCP(capacitively coupled plasma)형 등의 식각장비에서 100Hz~ 2.45GHz의 소스파워에서 수행된다.
상기 플로팅 게이트전극 패턴이 형성된 후, 다층의 막들이 형성된 후 상기 콘트롤 게이트전극 패턴 형성을 위한 식각이 수행되기 때문에, 상기 콘트롤 게이트 전극 패턴 형성을 위한 식각 공정시 종래 기술에서는 퓨즈박스영역에는 잔류물이 발생하였다.
따라서 본 발명에 의하면, 퓨즈박스영역의 경계부를 라운드처리하고, 스텝 커버리지가 높은 물질로 유기반사방지막을 형성하고, 유기반사방지막에 대한 식각타겟을 충분히 증가시킴으로써, 상기 플로팅 게이트전극 패턴이 형성된 후, 다층의 막들이 형성된 후 상기 콘트롤 게이트전극 패턴 형성을 위한 식각이 수행될 때 퓨즈박스영역에 잔류물이 발생되는 것을 억제할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 퓨즈박스영역의 경계부를 라운드처리하고, 스텝 커버리지가 높은 물질로 유기반사방지막을 형성하고, 유기반사방지막에 대한 식각 타겟을 충분히 증가시킴으로써, 상기 플로팅 게이트전극 패턴이 형성된 후, 다층의 막들이 형성된 후 상기 콘트롤 게이트전극 패턴 형성을 위한 식각이 수행될 때 퓨즈박스영역에 잔류물이 발생되는 것을 억제할 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (10)

  1. 퓨즈박스영역이 포함된 주변회로영역 및 셀 영역이 구분 정의된 반도체 기판 상에 게이트 산화막 및 제1 도전막을 형성한 후 패터닝하여, 상기 셀영역에는 플로팅 게이트 패턴을 형성하고, 상기 주변회로 영역에 게이트 패턴을 형성하되, 상기 퓨즈박스영역의 경계부에 위치된 반도체 기판을 라운드처리하는 단계와,
    상기 플로팅 게이트전극 패턴이 형성된 결과물 상에 콘트롤 게이트 전극용 제2 도전막 및 유기반사방지막을 형성하는 단계와,
    상기 유기반사방지막을 식각하여 패터닝하는 단계와,
    상기 패터닝된 유기반사방지막을 식각마스크로 상기 제2 도전막을 식각하여, 셀영역에 콘트롤 게이트 패턴을 형성하는 단계를 포함하는 플래쉬 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 퓨즈박스영역의 경계부에 위치된 반도체 기판을 라운드처리하는 단계는
    상기 퓨즈박스영역의 경계부를 둥근 형태로 바꾸되 상기 둥근 형태를 원으로 나타내었을 때의 반지름(radius)이 0.8~ 1.2um가 되도록 하는 것을 포함하는 플래쉬 메모리소자의 제조방법.
  3. 제1 항에 있어서,
    상기 콘트롤 게이트전극용 제2 도전막과 상기 플로팅 게이트 패턴 사이에 ONO막을 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 제조방법.
  4. 제1 항에 있어서, 상기 유기반사방지막은
    스텝 커버리지가 130~ 170%가 되도록 형성하는 것을 포함하는 플래쉬 메모리소자의 제조방법.
  5. 제1 항에 있어서, 상기 유기 반사방지막에 수행되는 식각공정은
    130~ 170% 오버 식각되도록 하여 수행하는 것을 포함하는 플래쉬 메모리소자의 제조방법.
  6. 제1 항에 있어서, 상기 유기 반사방지막에 수행되는 식각공정은
    O2 가스를 주식각가스로 하는 것을 포함하는 플래쉬 메모리소자의 제조방법.
  7. 제1 항에 있어서, 상기 유기 반사방지막에 수행되는 식각공정은
    0%보다 많고 90%보다 적거나 같은 양의 N2가스가 포함된 식각가스로 수행하는 것을 포함하는 플래쉬 메모리소자의 제조방법.
  8. 제1 항에 있어서, 상기 유기 반사방지막에 수행되는 식각공정은
    200~ 2000W의 바이어스파워(bias power)로 수행하는 것을 포함하는 플래쉬 메모리소자의 제조방법.
  9. 제1 항에 있어서, 상기 유기 반사방지막에 수행되는 식각공정은
    CF4, NF3, SF6, CHxFy(x+y=4), C2F6, C3F8, C4F6, C5F8, Cl2, CCl4, HBr 및 HI가스 중 어느 하나의 가스를 주식각 가스로 사용하여 수행하는 것을 포함하는 플래쉬 메모리소자의 제조방법.
  10. 제1 항에 있어서, 상기 유기 반사방지막에 대한 식각 공정은
    ICP(inductively couple plasma)형, 마이크로 웨이브형 및 CCP(capacitively coupled plasma)형 중 어느 하나의 식각장비에서 100Hz~ 2.45GHz의 소스파워를 가지고 수행하는 것을 포함하는 플래쉬 메모리소자의 제조방법.
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