KR100671670B1 - 반도체소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

콘택 저항을 줄여서 메모리소자의 동작 속도 및 동작 신뢰성을 높이기에 알맞은 반도체소자의 콘택 플러그 형성방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체소자의 콘택 플러그 형성방법은 기판 표면에 불순물영역을 형성하는 1 단계, 상기 불순물영역이 드러나도록 콘택홀을 형성하는 2 단계, 콘택홀의 하면 및 그 측면과 접하는 부분에 불순물을 함유한 반도체층을 증착하는 3 단계와, 상기 제 3 단계와 연속으로 상기 불순물 보다 적은량의 불순물을 함유한 반도체층을 증착하여 콘택홀내에 콘택플러그를 형성하는 단계를 포함함을 특징으로 한다.
콘택 저항

Description

반도체소자의 콘택 플러그 형성방법{METHOD FOR FABRICATING CONTACT PLUG OF SEMICONDUCTOR DEVICE}
도 1a와 도 1b는 종래 반도체소자의 콘택 플러그 형성방법을 나타낸 공정단면도
도 2a와 도 2b는 본 발명 반도체소자의 콘택 플러그 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트전극
23 : 제 1 층간절연막 24 : 제 1 콘택 플러그
25 : 제 2 층간절연막 26 : 제 2 콘택 플러그
27 : 스토리지 노드
본 발명은 반도체소자에 대한 것으로, 특히 콘택 저항을 줄이기에 적당한 반도체소자의 콘택 플러그 형성방법에 관한 것이다.
이하 첨부 도면을 참조하여 종래 반도체소자의 콘택 플러그 형성방법에 대하 여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 반도체소자의 콘택 플러그 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이 반도체기판(1)의 액티브영역상의 일영역에 게이트전극(2)을 형성하고, 도면에는 도시되지 않았지만 게이트전극(2) 양측에 소오스/드레인 불순물영역을 형성한다.
이후에 게이트전극(2)을 포함한 반도체기판(1)상에 화학적 기상 증착법으로 산화막이나 질화막으로 구성된 제 1 층간절연막(3)을 증착한다.
그리고 사진 식각 공정으로 상기 불순물영역이 드러나도록 제 1 층간절연막(3)을 이방성 식각해서 제 1 콘택홀을 형성한다.
이후에 저압 화학기상 증착(Low Pressure Chemical Vapor Deposition) 장치 내에서 SiH4 가스를 열분해 하면서 570℃ 정도의 온도에서 인(Phosphorus)을 일정하게 흘리면서 다결정 폴리실리콘층을 증착한다.
이에 따라서 제 1 콘택홀에 제 1 콘택 플러그(4)가 형성된다.
다음에 도 1b에 도시한 바와 같이 제 1 층간절연막(3)과 제 1 콘택 플러그(4)상에 제 2 층간절연막(5)을 증착한다.
그리고 사진 식각 공정으로 상기 불순물영역이 드러나도록 제 2 층간절연막(5)을 이방성 식각해서 제 2 콘택홀을 형성한다.
이후에 제 1 콘택 플러그(4) 형성방법과 동일한 방법으로 제 2 콘택홀 내에 불순물 즉, 인이 일정하게 함유된 제 2 콘택플러그(6)를 형성한다.
이후에 제 2 콘택 플러그(6) 및 그에 인접한 제 2 층간절연막(5)의 상에 가장자리가 기둥모양으로 돌출되도록, 즉, 단면이 크라운 구조를 갖도록 스토리지 노드(7)를 형성한다.
그리고 스토리지 노드(7)의 표면에는 커패시턴스의 증가를 위한 HSG(Hemi Spherical Grain)를 형성한다.
이후에 도면에는 도시되지 않았지만 HSG를 포함한 스토리지 노드(7)의 표면에 유전체막과 플레이트 노드를 형성하여 커패시터를 완성한다.
상기와 같은 종래 반도체소자의 콘택 플러그 형성방법은 다음과 같은 문제가 있다.
칩 사이즈가 줄어들면서 콘택 저항이 증가하게 되어 메모리 셀을 동작 속도 및 리프레쉬 시간이 짧아지고, 또한 데이터를 잘못 입/출력하게 되는 문제가 발생한다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 콘택 저항을 줄여서 메모리소자의 동작 속도 및 동작 신뢰성을 높이기에 알맞은 반도체소자의 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 콘택 플러그 형성방법은 기판 표면에 불순물영역을 형성하는 1 단계, 상기 불순물영역이 드러나도록 콘택홀을 형성하는 2 단계, 콘택홀의 하면 및 그 측면과 접하는 부분에 불순물을 함유한 반도체층을 증착하는 3 단계와, 상기 제 3 단계와 연속으로 상기 불순물 보다 적은량의 불순물을 함유한 반도체층을 증착하여 콘택홀내에 콘택플러그를 형성하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 콘택 플러그 형성방법에 대하여 설명하면 다음과 같다.
도 2a와 도 2b는 본 발명 반도체소자의 콘택 플러그 형성방법을 나타낸 공정단면도이다.
전도성 도선에서 전기는 대부분 표면에서 흐른다. 그리고 저항은 도선의 표면적에 반비례하고 길이와 저항상수에 비례한다.
반도체 칩의 사이즈가 줄어들면서 콘택홀의 사이즈도 같이 줄어들게 되고, 이와 같은 구조적인 문제로 인해 자연적으로 콘택 저항은 점점 증가 되었다.
이와 같이 전류가 대부분 표면에서 흐르는 원리를 이용해서 콘택에서 전기전도도를 증가시키는 방법을 이용해 구조적인 문제로 저항이 증가하는 것을 보완한 방법에 대하여 설명한다.
먼저 도 2a에 도시한 바와 같이 반도체기판(21)의 액티브영역상의 일영역에 게이트전극(22)을 형성하고, 도면에는 도시되지 않았지만 게이트전극(22) 양측에 소오스/드레인 불순물영역을 형성한다.
이후에 게이트전극(22)을 포함한 반도체기판(21)상에 화학적 기상 증착법으로 산화막이나 질화막으로 구성된 제 1 층간절연막(23)을 증착한다.
그리고 사진 식각 공정으로 상기 불순물영역이 드러나도록 제 1 층간절연막(23)을 이방성 식각해서 제 1 콘택홀을 형성한다.
이후에 저압 화학기상 증착(Low Pressure Chemical Vapor Deposition) 장치 내에서 SiH4 가스를 열분해 하면서 530℃ 정도의 온도에서 인(Phosphorus)을 함유한 다결정 폴리실리콘층을 증착한다.
이후에 저압 화학기상 증착(Low Pressure Chemical Vapor Deposition) 장치 내에서 SiH4 가스를 열분해 하면서 570℃ 정도의 온도에서 인(Phosphorus)을 함유한 다결정 폴리실리콘층을 증착한다.
이에 따라서 제 1 콘택홀에 제 1 콘택 플러그(24)를 형성한다.
상기에서 두 단계에 걸쳐서 제 1 콘택 플러그(24)를 형성할 때 인의 유량은 처음에 530℃에서 다결정 폴리실리콘층을 증착할 때보다 570℃에서 다결정 폴리실리콘층을 증착할 때 더 적게하고, 그 공정 시간도 줄인다.
이와 같이 두 단계에 걸쳐서 제 1 콘택 플러그(24)를 형성하면, 도 2a에 도시된 바와 같이 제 1 콘택홀의 하면 및 측면과 접하는 제 1 콘택 플러그(24)는 그레인 사이즈(Grain Size)를 크게 형성하여 줄 수 있고, 또한 저항을 낮추어 줄 수 있다.
이후에 도 2b에 도시한 바와 같이 제 1 층간절연막(23)과 제 1 콘택 플러그(24)상에 제 2 층간절연막(25)을 증착한다.
그리고 사진 식각 공정으로 상기 불순물영역이 드러나도록 제 2 층간절연막(25)을 이방성 식각해서 제 2 콘택홀을 형성한다.
이후에 제 1 콘택 플러그(24)를 형성할 때의 방법과 동일하게 저압 화학기상 증착(Low Pressure Chemical Vapor Deposition) 장치 내에서 SiH4 가스를 열분해 하면서 530℃ 정도의 온도에서 인(Phosphorus)을 함유한 다결정 폴리실리콘층을 증착하고, 이후에 같은 장비에서 570℃의 온도에서 인을 함유한 다결정 폴리실리콘층을 증착한다.
이때도 처음 530℃로 인을 함유한 다결정 폴리실리콘층을 증착할 때가 나중에 570℃로 인을 함유한 다결정 폴리실리콘층을 증착할 때보다 인의 유량이 더 많다.
이에 따라서 제 1 콘택 플러그(24)와 동일하게 제 2 콘택홀내에 제 2 콘택 플러그(26)를 형성한다.
이후에 제 2 콘택 플러그(26) 및 그에 인접한 제 2 층간절연막(25)의 상에 가장자리가 기둥모양으로 돌출되도록, 즉, 단면이 크라운 구조를 갖도록 스토리지 노드(27)를 형성한다.
그리고 스토리지 노드(27)의 표면에는 커패시턴스의 증가를 위한 HSG(Hemi Spherical Grain)를 형성한다.
이후에 도면에는 도시되지 않았지만 HSG를 포함한 스토리지 노드(27)의 표면에 유전체막과 플레이트 노드를 형성하여 커패시터를 완성한다.
상기와 같은 본 발명 반도체소자의 콘택 플러그 형성방법은 다음과 같은 효과가 있다.
콘택 플러그를 형성할 때 인의 유량을 조절하면서 두 단계의 공정 스텝을 통 해서 형성하므로 콘택저항을 낮출 수 있고 이에 따라서 메모리셀의 동작도 빨라지고 리프래쉬 특성도 개선시킬 수 있다.

Claims (4)

  1. 기판 표면에 불순물영역을 형성하는 1 단계,
    상기 불순물영역이 드러나도록 콘택홀을 형성하는 2 단계,
    콘택홀의 하면 및 그 측면과 접하는 부분에 불순물을 함유한 반도체층을 증착하는 3 단계와,
    상기 제 3 단계와 연속으로 상기 불순물보다 적은 양의 불순물을 함유한 반도체층을 증착하여 콘택홀 내에 콘택 플러그를 형성하는 4 단계를 포함함을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  2. 제 1 항에 있어서, 상기 3, 4 단계에서 불순물은 인(Phosphorus)을 사용함을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  3. 제 1 항에 있어서, 상기 3 단계는 제 4 단계보다 공정 온도가 낮은 것을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  4. 제 3 항에 있어서, 상기 제 3 단계에서는 530℃ 정도의 온도를 가하고, 상기 제 4 단계에서는 570℃ 정도의 온도를 가함을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
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