KR100671600B1 - 플래쉬 메모리 소자 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자에 관한 것으로, 필드 스탑 이온 주입 영역을 소자 분리막 계면보다 깊게 형성함으로써 기생 PMOS 트랜지스터의 펀치 특성을 개선할 수 있고, 트리플 N웰과 필드 스탑 이온 주입 영역을 소정 간격 이상 이격되도록 형성하거나 트리플 N웰 상부의 반도체 기판에 소정의 액티브 영역을 형성하거나 필드 영역에 형성된 더미 플로팅 게이트에 소거시 소정 전압을 인가함으로써 기생 PMOS 트랜지스터의 누설 특성을 개선할 수 있기 때문에 기생 PMOS 트랜지스터의 길이를 증가시키거나 금속을 사용하지 않으면서 소거시의 웰 바이어스 저하를 효과적으로 방지함으로써 기존 금속을 이용한 배선을 폴리실리콘으로 사용하게 될 수 있고, 칩 사이즈를 줄일 수 있는 플래쉬 메모리 소자가 제시된다.
기생 PMOS 트랜지스터, 펀치, 누설, 소거
Description
도 1은 종래의 NAND형 플래쉬 메모리 소자의 전류 누설 경로를 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 트리플 N웰
203 : P웰 204 : 필드 스탑 이온 주입 영역
205 : 소자 분리막 206 : 터널 산화막
207 : 플로팅 게이트 208 : 게이트 산화막
209 : 더미 플로팅 게이트 210 : 유전체막
211 : 콘트롤 게이트 212 : 제 1 플러그
213 : 제 2 플러그
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 소거시 기생 PMOS 트랜지스터의 동작을 방지할 수 있는 NAND형 플래쉬 메모리 소자에 관한 것이다.
도 1은 일반적인 NAND형 플래쉬 메모리 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(101)상의 소정 영역에 트리플 N웰(102)을 형성하고, 트리플 N웰(102)내에 P웰(103)을 형성한다. 그리고, 필드 스탑 이온 주입 공정을 실시하여 반도체 기판(101)상의 소정 영역에 필드 스탑 이온 주입 영역(104)을 형성한다. 반도체 기판(101) 상부의 소정 영역에 소자 분리막(105)을 형성하여 액티브 영역과 필드 영역을 확정한다. 여기서, 소자 분리막(105)은 트리플 N웰(102) 상부를 포함한 반도체 기판(101)에 형성된다. 즉, P웰(103) 상부의 반도체 기판(101)의 소정 영역을 제외한 나머지 부분에 소자 분리막(105)이 형성된다. 액티브 영역의 반도체 기판(101) 상부에 터널 산화막(106) 및 플로팅 게이트(107)를 적층한다. 소자 분리막(105) 상부의 소정 영역에 더미 플로팅 게이트(108)를 형성한다. 그리고, 전체 구조 상부에 유전체막(109) 및 콘트롤 게이트(110)를 형성하여 워드라인을 확정한 후 소오스/드레인 이온 주입 공정을 실시한다. 전체 구조 상부에 층간 절연막을 형성하고, 층간 절연막의 소정 영역을 식각하여 콘트롤 게이트(110)의 소정 영역을 노출시키는 콘택홀을 형성한 후 콘택홀이 매립되도록 도전층을 형성하여 플러그(111)를 형성한다.
상기와 같이 형성되는 NAND형 플래쉬 메모리 소자는 소거시 웰에 -20V의 전압을 인가해야 하는데, -20V의 전압을 견디기 위해 웰을 삼중 구조로 형성해야 한다. 그리고, 프로그램시 워드라인에 20V를 인가해야 하는데, 항복 전압을 높이기 위해 반도체 기판(101)의 소정 영역은 웰을 형성하지 않은 상태를 유지해야 한다. 이렇게 하면 결과적으로 웰에 -20V가 인가될 때 P웰(103)이 드레인으로 작용하고, 반도체 기판(101)은 소오스로 작용하며, 트리플 N웰(102)은 채널로 작용하는 기생 PMOS 트랜지스터가 형성된다. 한편, 워드라인에도 소거 완료된 셀에 의해서 거의 -20V 정도의 바이어스가 소거 동작시 인가된다. 이렇게 하여 소거 동작시 기생 PMOS 트랜지스터가 동작하게 되면 소자 분리막(105)의 계면을 따라 전류가 누설되고, 기생 PMOS 트랜지스터의 펀치에 의해 전류가 누설된다. 따라서, 소거시 웰에 인가된 -20V의 전압은 기생 PMOS 트랜지스터의 누설 전류에 의해서 낮아지게 된다. 이러한 FN 전류가 낮아지는 것을 막기 위해 펌프 회로의 사이즈를 늘리는 방법이 있지만, 이는 칩 사이즈의 증가 뿐만 아니라 근복적으로 기생 PMOS 트랜지스터에 의한 전류가 존재하기 때문에 완전한 해결 방법이 될 수 없다.
본 발명의 목적은 소거시 기생 PMOS 트랜지스터의 동작을 억제할 수 있는 NAND형 플래쉬 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 기생 PMOS 트랜지스터의 펀치 특성 및 누설 특성을 개선할 수 있는 NAND형 플래쉬 메모리 소자를 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자는 반도체 기판상의 소정 영역에 형성된 트리플 N웰 및 P웰; 상기 트리플 N웰과 소정 간격 이격되어 형성된 필드 스탑 이온 주입 영역; 상기 반도체 기판상의 소정 영역에 형성되어 액티브 영역과 필드 영역을 확정하기 위한 소자 분리막; 상기 액티브 영역의 반도체 기판 상부의 소정 영역에 형성된 터널 산화막 및 플로팅 게이트; 상기 소자 분리막 사이의 소정 영역에 형성된 게이트 산화막; 상기 게이트 산화막을 포함하여 상기 소자 분리막 상부에 형성된 더미 플로팅 게이트; 전체 구조 상부에 유전체막을 포함하여 형성된 콘트롤 게이트; 상기 더미 플로팅 게이트와 연결된 제 1 플러그; 및 상기 콘트롤 게이트와 연결된 제 2 플러그를 포함한다.
상기 필드 스탑 이온 주입 영역은 상기 소자 분리막 계면에서 300 내지 500Å의 깊이에 형성된다.
상기 트리플 N웰과 상기 필드 스탑 이온 주입 영역은 0.5㎛ 이상 이격되어 형성된다.
상기 소자 분리막은 상기 트리플 N웰 상부의 반도체 기판 및 상기 P웰 상부의 반도체 기판이 소정 부분 노출되도록 형성된다.
상기 게이트 산화막은 상기 소자 분리막에 의해 노출된 상기 트리플 N웰 상부의 반도체 기판 상부에 형성된다.
상기 게이트 산화막은 상기 터널 산화막보다 두껍게 형성된다.
상기 트리플 N웰에 소거시 -20V의 전압이 인가되는 동시에 상기 제 1 플러그를 통해 상기 터미 플로팅 게이트에 -10V의 전압이 인가된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 단면도로서, 기생 PMOS 트랜지스터의 펀치 특성 및 누설 특성을 개선하기 위한 실시 예를 설명하기 위한 것이다.
도 2를 참조하면, 반도체 기판(201)상의 소정 영역에 트리플 N웰(202)을 형성하고, 트리플 N웰(202)내에 P웰(203)을 형성한다. 필드 스탑 이온 주입 공정을 실시하여 반도체 기판(201)상의 소정 영역에 필드 스탑 이온 주입 영역(204)을 형성한다. 이때, 필드 스탑 이온 주입 공정은 이온 주입 깊이가 이후 형성될 소자 분리막 계면에서 300∼500Å 깊이로 실시한다. 이에 의해 필드 스탑 이온 주입 영역(204)은 소자 분리막 계면에서 300∼500Å 깊이에 형성되어 기생 PMOS 트랜지스터의 펀치 특성을 개선할 수 있다. 한편, 트리플 N웰(202)과 필드 스탑 이온 주입 영역(204)은 0.5㎛ 이상의 간격으로 형성하는데, 이렇게 하면 소오스로 작용되는 반도체 기판(201)의 접합 도우즈를 낮추는 효과가 있어 전반적인 기생 PMOS 트랜지스터의 누설 특성이 개선된다. 그리고, 반도체 기판(201) 상부의 소정 영역에 소자 분리막(205)을 형성하여 액티브 영역과 필드 영역을 확정한다. 여기서, 소자 분리 막(205)은 트리플 N웰(202) 상부의 반도체 기판(201)이 일부 노출되도록 형성된다. P웰(203) 상부의 반도체 기판(201) 상부의 소정 영역에 터널 산화막(206) 및 플로팅 게이트(207)를 형성한다. 그리고, 트리플 N웰(203) 상부의 반도체 기판(201) 상부에 게이트 산화막(208)을 터널 산화막(206)보다 두껍게 형성한 후 소자 분리막(205) 상부의 소정 영역에 더미 플로팅 게이트(209)를 형성한다. 더미 플로팅 게이트(209)가 일부 노출되도록 전체 구조 상부에 유전체막(210) 및 콘트롤 게이트(211)를 형성하여 워드라인을 확정한다. 그리고, 소오스/드레인 이온 주입 공정을 실시한 후 전체 구조 상부에 층간 절연막을 형성하고, 층간 절연막의 소정 영역을 식각하여 더미 플로팅 게이트(209)의 소정 영역을 노출시키는 제 1 콘택홀을 형성한 후 콘트롤 게이트(211)의 소정 영역을 노출시키는 제 2 콘택홀을 형성한다. 제 1 및 제 2 콘택홀이 매립되도록 도전층을 형성하여 제 1 및 제 2 플러그(212 및 213)를 형성한다.
상기와 같이 구성된 본 발명에 따른 NAND형 플래쉬 메모리 소자는 소거시 웰에 -20V의 전압이 인가되며, 이에 의해 워드라인에도 약 -20V가 인가된다. 이때, 제 1 플러그(212)를 통해 더미 플로팅 게이트(209)에 약 -10V를 동시에 인가함으로써 소자 분리막(205)의 계면을 통한 누설 전류를 개선할 수 있다. 한편, 고전압 트랜지스터에 사용되는 두꺼운 게이트 산화막(208)을 트리플 N웰(202) 상부의 반도체 기판(201)에 형성함으로써 소거시 웰에 인가되는 -20V를 견딜 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 필드 스탑 이온 주입 영역을 소자 분리막 계면보다 깊게 형성함으로써 기생 PMOS 트랜지스터의 펀치 특성을 개선할 수 있고, 트리플 N웰과 필드 스탑 이온 주입 영역을 소정 간격 이상 이격되도록 형성하거나 트리플 N웰 상부의 반도체 기판에 소정의 액티브 영역을 형성하거나 필드 영역에 형성된 더미 플로팅 게이트에 소거시 소정 전압을 인가함으로써 기생 PMOS 트랜지스터의 누설 특성을 개선할 수 있기 때문에 기생 PMOS 트랜지스터의 길이를 증가시키거나 금속을 사용하지 않으면서 소거시의 웰 바이어스 저하를 효과적으로 방지함으로써 기존 금속을 이용한 배선을 폴리실리콘으로 사용하게 될 수 있고, 칩 사이즈를 줄일 수 있게 된다. 또한 웰 바이어스 저하를 개선함으로써 펌프 회로의 사이즈를 줄일 수 있어 소자의 사이즈를 줄일 수 있다.
Claims (7)
- 반도체 기판상의 소정 영역에 형성된 트리플 N웰 및 P웰;상기 트리플 N웰과 소정 간격 이격되어 형성된 필드 스탑 이온 주입 영역;상기 반도체 기판상의 소정 영역에 형성되어 액티브 영역과 필드 영역을 확정하기 위한 소자 분리막;상기 액티브 영역의 반도체 기판 상부의 소정 영역에 형성된 터널 산화막 및 플로팅 게이트;상기 소자 분리막 사이의 소정 영역에 형성된 게이트 산화막;상기 게이트 산화막을 포함하여 상기 소자 분리막 상부에 형성된 더미 플로팅 게이트;전체 구조 상부에 유전체막을 포함하여 형성된 콘트롤 게이트;상기 더미 플로팅 게이트와 연결된 제 1 플러그; 및상기 콘트롤 게이트와 연결된 제 2 플러그를 포함하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 필드 스탑 이온 주입 영역은 상기 소자 분리막 계면에서 300 내지 500Å의 깊이에 형성되는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 트리플 N웰과 상기 필드 스탑 이온 주입 영역은 0.5㎛ 이상 이격되어 형성되는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 소자 분리막은 상기 트리플 N웰 상부의 반도체 기판 및 상기 P웰 상부의 반도체 기판이 소정 부분 노출되도록 형성되는 플래쉬 메모리 소자.
- 제 1 항 또는 제 4 항에 있어서, 상기 게이트 산화막은 상기 소자 분리막에 의해 노출된 상기 트리플 N웰 상부의 반도체 기판 상부에 형성되는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 게이트 산화막은 상기 터널 산화막보다 두껍게 형성되는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 트리플 N웰에 소거시 -20V의 전압이 인가되는 동시에 상기 제 1 플러그를 통해 상기 터미 플로팅 게이트에 -10V의 전압이 인가되는 플래쉬 메모리 소자.
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