KR100671161B1 - Method for Cleaning a Wafer - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 중에 문제가 되는 폴리 피트(Poly Pit)의 제거를 위한 웨이퍼 세정 방법에 관한 것으로 특히, 반도체 소자 제조에 따른 작업공정에 따라 웨이퍼 상에 특정 패턴공정을 수행한 이후 질소 양이온(N+)의 주입공정과; 열처리 공정으로 인해 해당 웨이퍼의 표면에 발생하는 오염물 및 잔여하는 포토레지스터를 제거하는 제 1어싱공정과; 상기 질소 양이온의 주입공정으로 인해 폴리 실리콘의 경계면에 발생하는 오염물을 제거하는 제 2어싱공정; 및 상기 제 2어싱공정 이후 반도체 소자 제조에 따른 작업공정에 따른 후속 공정으로 진행하는 것을 특징으로 하는 웨이퍼 세정 방법을 제공하여 종래 기술에 비교해 볼 때 새로운 프로세스 플로우(Process Flow)의 도입 없이 기존의 공정을 이용하면서도 폴리피트(Poly Pit)의 형성을 유발시키는 폴리머(Polymer)의 제거가 용이하기 때문에 비용의 절감효과 및 제품의 신뢰성을 높일 수 있다는 장점을 지니고 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer cleaning method for removing poly pits, which is a problem during the formation of a semiconductor device. In particular, a nitrogen cation after performing a specific pattern process on a wafer in accordance with a work process according to semiconductor device manufacturing Injection process of (N +); A first earthing step of removing contaminants and residual photoresist generated on the surface of the wafer due to the heat treatment step; A second earthing process of removing contaminants generated at an interface of polysilicon due to the nitrogen cation implantation process; And a wafer cleaning method characterized in that the process proceeds to a subsequent process according to a work process according to semiconductor device fabrication after the second earthing process, and compared with the prior art, without the introduction of a new process flow. Although it is easy to remove the polymer (Polymer) that causes the formation of poly pits (Poly Pit) has the advantage of reducing the cost and improve the reliability of the product.
폴리머, ashing, 폴리피트(Poly Pit) Polymer, Ashing, Poly Pit
Description
도 1은 종래의 방법으로 문제가 발생한 폴리 피트(Poly Pit)의 대표적 실 사진 예시도1 is a representative actual picture example of a poly pit (Poly Pit) is a problem caused by a conventional method
도 2는 본 발명에 따른 웨이퍼 세정 방법의 순서 예시도2 is an exemplary flowchart of a wafer cleaning method according to the present invention.
본 발명은 반도체 소자의 형성 중에 문제가 되는 폴리 피트(Poly Pit)의 제거를 위한 웨이퍼 세정 방법에 관한 것으로 특히, 폴리실리콘(Poly-silicon) 증착 후에 이온주입을 실시하는 경우 잔류하는 폴리머(Polymer)를 제거하기 위해 어싱(ashing)공정을 통하여 폴리피트(Poly Pit)의 발생을 억제하도록 하는 웨이퍼 세정 방법에 관한 것이다.BACKGROUND OF THE
일반적으로, 웨이퍼는 규소를 얇은 박판으로 형성한 것으로서, 규소(Si)를 고 순도로 정제하여 결정시킨 후에 얇게 잘라내어서 반도체소자를 만드는 기본재료로 사용하게 된다. 웨이퍼는 통상적으로 여러 가지의 반도체 공정을 통하여 상부 면에 무수한 패턴을 형성하고, 이 패턴이 형성된 칩들을 어떤 문자 등을 저장할 수 있는 메모리소자나 연산을 수행하는 연산용 소자, 컨트롤 소자 등으로 형성하게 된 다.In general, a wafer is formed of a thin thin plate of silicon, and after the silicon (Si) is purified by high purity to be crystallized, it is thinly cut and used as a base material for making a semiconductor device. Wafers typically form a myriad of patterns on the upper surface through various semiconductor processes, and the chips on which the patterns are formed are formed into memory elements capable of storing certain characters, computational elements that perform calculations, and control elements. do.
한편, 현재 사용 중인 웨이퍼의 경우, 침입산소 농도(Interstitial Oxygen Content)가 12~15ppma 정도 이며, 소자 생성시 받는 열처리 공정으로 웨이퍼 내부에 있던 산소가 치환형 자리로 바꿈 하거나, 치환형 자리로 변형되거나, 내부에서 뭉쳐 BMD(Bulk Micro Defect)로 전이될 수 있으며, 웨이퍼의 표면에서는 확산(Out-Diffusion)되어 표면 부위의 결함을 유발하는 문제를 지닌다.On the other hand, in the case of the wafer currently in use, the interstitial oxygen content (Interstitial Oxygen Content) is about 12 ~ 15ppma, and the oxygen inside the wafer is replaced with a substitutional site or transformed into a substitutional site by a heat treatment process that is performed during device creation It can be aggregated inside and transferred to BMD (Bulk Micro Defect), and the surface of the wafer has a problem of causing defects on the surface area by out-diffusion.
그리고 결함의 발생 중에서 내부에 BMD형태로 전이되는 경우, 아이지 사이트(IG Site; Intrinsic Gettering Site)를 형성하여 불순물 게더링(Impurity Gettering) 효과를 가질 수 있다.In addition, when a defect is transferred to a BMD form inside, an IG site (IG Site; Intrinsic Gettering Site) may be formed to have an impurity gettering effect.
그러나 너무나 많은 산소 함유량의 변화가 발생하는 경우, 웨이퍼의 표면에 까지 BMD가 전이하여 표면피트(Surface Pit)성 결함으로 발전될 수 있으며, 이 결함은 게이트 씨닝(Gate Thinning) 및 국부적인 스트레스(Stress)를 강화시켜 전압강하 현상(Yield Drop)을 유발하여 소자의 전기적인 특성을 저하시키는 문제점을 지닌다. However, if too much change in oxygen content occurs, BMD can be transferred to the surface of the wafer and developed into surface pit defects, which are gate thinning and local stress. ) To induce a voltage drop phenomenon (Yield Drop) has a problem of lowering the electrical characteristics of the device.
더욱이 근래 들어 반도체 소자가 고집적화, 소형화 및 고속화 되어감에 따라 폴리 실리콘(Poly-silicon) 위에 질소 양이온(N+) 불순물 주입을 실시하여 듀얼 게이트(Dual Gate)를 형성하는 공정이 도입되고 있는데, 이러한 공정 중에 폴리머(Polymer)의 제거가 되지 못하는 경우에 첨부한 도 1에 도시되어 있는 바와 같은 폴리 피트(Poly Pit)가 발생하게 되고, 이로 인하여 형성되는 게이트(Gate)와 소스(Source), 드레인(Drain) 영역이 불규칙(Abnormal)하게 형성되어 정합누설 (Junction Leakage) 현상의 원인이 되게 된다. In addition, as semiconductor devices have become highly integrated, miniaturized, and high speed, a process of forming a dual gate by injecting nitrogen cations (N +) impurities onto poly-silicon has been introduced. If the polymer is not removed during the process, a poly pit as shown in FIG. 1 is generated, thereby forming a gate, a source, and a drain. ) The area is formed irregularly, which causes the Junction Leakage phenomenon.
따라서 웨이퍼 기판에서 폴리머(Polymer) 세정을 위한 방안의 필요성이 대두 되었다. Therefore, there is a need for a method for polymer cleaning on a wafer substrate.
상술한 문제점을 해소하기 위한 본 발명의 목적은 반도체 소자의 형성 중에 문제가 되는 폴리 피트(Poly Pit)의 제거를 위한 웨이퍼 세정 방법에 관한 것으로 특히, 폴리실리콘(Poly-silicon) 증착 후에 이온주입을 실시하는 경우 잔류하는 폴리머(Polymer)를 제거하기 위해 어싱(ashing)공정을 통하여 폴리피트(Poly Pit)의 발생을 억제하도록 하는 웨이퍼 세정 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above-mentioned problems is a wafer cleaning method for removing poly pits, which is a problem during the formation of a semiconductor device. In particular, ion implantation is performed after poly-silicon deposition. The present invention provides a wafer cleaning method for suppressing the generation of poly pits through an ashing process in order to remove residual polymer.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 웨이퍼 세정 방법의 특징은, 반도체 소자 제조에 따른 작업공정에 따라 웨이퍼 상에 특정 패턴공정을 수행한 이후 질소 양이온(N+)의 주입공정과; 열처리 공정으로 인해 해당 웨이퍼의 표면에 발생하는 오염물 및 잔여하는 포토레지스터를 제거하는 제 1어싱공정과; 상기 질소 양이온의 주입공정으로 인해 폴리 실리콘의 경계면에 발생하는 오염물을 제거하는 제 2어싱공정; 및 상기 제 2어싱공정 이후 반도체 소자 제조에 따른 작업공정에 따른 후속 공정으로 진행하는 데 있다.Features of the wafer cleaning method according to the present invention for achieving the above object, the process of implanting nitrogen cations (N +) after performing a specific pattern process on the wafer in accordance with the work process according to the semiconductor device manufacturing; A first earthing step of removing contaminants and residual photoresist generated on the surface of the wafer due to the heat treatment step; A second earthing process of removing contaminants generated at an interface of polysilicon due to the nitrogen cation implantation process; And after the second earthing process, proceed to the subsequent process according to the working process of manufacturing the semiconductor device.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 웨이퍼 세정 방법의 부가적인 특징으로, 제 1어싱공정의 작업환경에서 작업온도는 섭씨 100 내지 200℃를 사용하고, 작업가스로는 산소(O2)와 함께 헬륨(He), 질소(N2), 아르곤(Ar), 질화수소(H2N2), 수소(H2) 등 불활성 가스를 혼합하여 사용하며, 그 공급비율은 산소(O2)의 경우 1 내지 4000sccm이며, 헬륨(He), 질소(N2), 아르곤(Ar), 질화수소(H2N2), 수소(H2)의 공급은 0 sccm을 초과하고 500 sccm 이내로 공급하는 데 있다.As an additional feature of the wafer cleaning method according to the present invention for achieving the above object, the working temperature in the working environment of the first earthing process uses 100 to 200 ℃, oxygen (O 2 ) and of with helium (he), nitrogen (N 2), argon (Ar), and to use a mixture of nitrided hydrogen inert gas such as (H 2 N 2), hydrogen (H 2), the supply ratio of oxygen (O 2) In the case of 1 to 4000 sccm, the supply of helium (He), nitrogen (N 2 ), argon (Ar), hydrogen nitride (H 2 N 2 ), hydrogen (H 2 ) exceeds 0 sccm and within 500 sccm have.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 웨이퍼 세정 방법의 부가적인 다른 특징으로, 제 1어싱공정의 작업환경에서 플라스마의 공급전압(Source Power)은 10 내지 4000W의 범위이며, 압력(Pressure)은 1 내지 500mT 범위 상에서 진행하는 데 있다.As another additional feature of the wafer cleaning method according to the present invention for achieving the above object, the source power of the plasma in the working environment of the first earthing process is in the range of 10 to 4000W, the pressure (Pressure) Is in the range of 1 to 500 mT.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 웨이퍼 세정 방법의 부가적인 또 다른 특징으로, 제 2어싱공정의 작업환경에서 작업온도는 섭씨 500 내지 300℃를 사용하고, 작업가스로는 산소(O2)와 함께 헬륨(He), 질소(N2), 아르곤(Ar), 질화수소(H2N2), 수소(H2)등 불활성 가스를 혼합하여 사용하며, 그 공급비율은 산소(O2)의 경우 1 내지 5000sccm이며, 헬륨(He), 질소(N2), 아르곤(Ar), 질화수소(H2N2), 수소(H2)의 공급은 0 sccm을 초과하고 300 sccm 이내로 공급하는 데 있다.As another additional feature of the wafer cleaning method according to the present invention for achieving the above object, the working temperature in the working environment of the second earthing process uses 500 to 300 ℃, oxygen (O 2 ) And an inert gas such as helium (He), nitrogen (N 2 ), argon (Ar), hydrogen nitride (H 2 N 2 ), hydrogen (H 2 ), and the supply ratio is oxygen (O 2). ) Is from 1 to 5000 sccm, helium (He), nitrogen (N 2 ), argon (Ar), hydrogen nitride (H 2 N 2 ), hydrogen (H 2 ) of the supply exceeds 0 sccm and within 300 sccm There is.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 웨이퍼 세정 방법의 부가적인 또 다른 특징으로, 상기 제 2어싱공정의 작업환경에서 플라스마의 공급전압(Source Power)은 10 내지 3000W의 범위이며, 압력(Pressure)은 1 내지 500mT 범위 상에서 진행하는 데 있다.In another additional aspect of the wafer cleaning method according to the present invention for achieving the above object, the source voltage of the plasma in the working environment of the second earthing process is in the range of 10 to 3000W, the pressure ( Pressure) is in the range of 1 to 500 mT.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above object and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도 2는 본 발명에 따른 웨이퍼 세정 방법의 순서 예시도로서, 본 발명에서는 폴리피트(Poly Pit)가 발생하지 않도록 하기 위하여 다음과 같은 과정을 거친다. 2 is a flowchart illustrating a method of cleaning a wafer according to the present invention. In order to prevent poly pits from occurring in the present invention, the following process is performed.
먼저 질소 양이온(N+)의 주입공정을 진행하기 전에 반도체 소자 제조에 따른 작업공정에 따라 특정 패턴공정(S100)을 수행하고, 이후 질소 양이온(N+)의 주입공정(S200)을 진행하게 된다.First, before proceeding with the implantation process of nitrogen cations (N +) is carried out a specific pattern process (S100) according to the work process according to the semiconductor device manufacturing, and then proceeds to the implantation process (S200) of nitrogen cations (N +).
이후 질소 양이온(N+)의 주입에 따른 잔류 폴리머(Polymer)의 제거를 위한 어싱(ashing)공정(S310, S320)을 진행하고, 피라냐 솔루션(Piranha Solution)에서 세정(S400)을 실시한다.After the ashing process (S310, S320) for the removal of the residual polymer (Polymer) by the injection of nitrogen cations (N +) proceeds, and the washing (S400) in a Piranha solution (Piranha Solution).
이후 반도체 소자 제조에 따른 작업공정에 의해 게이트 단자(Gate) 형성 공정(S500)을 진행한다.Thereafter, a gate terminal (Gate) forming process (S500) is performed by a work process according to semiconductor device manufacturing.
이때 어싱(ashing)공정은 다음과 같이 크게 두 가지 스텝으로 구성되며, 각각의 프로세스(process) 조건은 다음과 같다.At this time, the ashing process is composed of two steps as follows. Each process condition is as follows.
어싱(ashing)공정은 크게 열처리 공정으로 인해 해당 웨이퍼의 표면에 발생하는 오염물 및 잔여하는 포토레지스터를 제거하는 제 1스텝(S310)과 질소 양이온의 주입공정으로 인해 폴리 실리콘의 경계면에 발생하는 오염물을 제거하는 제 2스텝(S320)으로 구성되어 있다. The ashing process largely removes contaminants generated on the surface of the wafer due to the heat treatment process and contaminants generated on the interface of the polysilicon due to the first step (S310) of removing the remaining photoresist and the implantation process of nitrogen cations. It is comprised by the 2nd step S320 to remove.
이때 각각의 프로세스(Process) 작업환경은 온도(Temperature), 사용 가스의 종류, 가스비율(Gas Ratio), 압력(Pressure) 그리고 방전 플라스마 전압(Power)등을 조절하여 실시한다.At this time, each process working environment is controlled by adjusting temperature, type of gas, gas ratio, pressure, and discharge plasma voltage.
초기 공기와 접촉하는 포토레지스터 또는 오염물을 제거하는 제 1스텝(S310)에서의 작업환경은 온도는 섭씨 100 내지 200℃를 사용하고, 작업가스로는 산소(O2)와 함께 헬륨(He), 질소(N2), 아르곤(Ar), 질화수소(H2N2), 수소(H2) 등 불활성 가스를 혼합하여 사용하며, 그 공급비율은 산소(O2)의 경우 1 내지 4000sccm이며, 헬륨(He), 질소(N2), 아르곤(Ar), 질화수소(H2N2), 수소(H2)의 공급은 0 sccm을 초과하고 500 sccm 이내로 공급하는 것이 적합하다. The working environment in the first step (S310) to remove the photoresist or contaminants in contact with the initial air temperature is used 100 ~ 200 ℃, working gas with oxygen (O 2 ) helium (He), nitrogen Inert gas such as (N 2 ), argon (Ar), hydrogen nitride (H 2 N 2 ), hydrogen (H 2 ) is used, and the supply ratio is 1 to 4000 sccm for oxygen (O 2 ), and helium The supply of (He), nitrogen (N 2 ), argon (Ar), hydrogen nitride (H 2 N 2 ), and hydrogen (H 2 ) is suitable for supplying more than 0 sccm and within 500 sccm.
또한 상기 플라스마의 공급전압(Source Power)은 10 내지 4000W가 적합하며, 압력(Pressure)은 1 내지 500mT 범위 상에서 진행하는 것이 바람직하다.In addition, the plasma source power (Source Power) is suitable for 10 to 4000W, the pressure (Pressure) is preferably carried out in the range of 1 to 500mT.
또한, 후속되는 제 2스텝(S320) 즉, 폴리 실리콘(Poly-silicon)과 접촉해있는 경계면의 오염물을 제거하는 공정에서 작업온도는 섭씨 500 내지 300℃를 사용하고, 작업가스로는 산소와 함께 헬륨, 질소, 아르곤, 질화수소, 수소 등 불활성 가스를 혼합하여 사용하며, 그 공급비율은 산소의 경우 1 내지 5000sccm이며, 헬륨, 질소, 아르곤, 질화수소, 수소의 공급은 0 sccm을 초과하고 300 sccm 이내로 공급하는 것이 적합하다. In addition, in the process of removing contaminants at the interface contacting the second step S320, that is, poly-silicon, the working temperature is 500 to 300 ° C., and the working gas is helium together with oxygen. Inert gases such as nitrogen, argon, hydrogen nitride and hydrogen are mixed and used. The supply ratio is 1 to 5000 sccm for oxygen, and the supply of helium, nitrogen, argon, hydrogen nitride and hydrogen exceeds 0 sccm and 300 sccm. It is suitable to supply within.
또한 상기 플라스마의 공급전압(Source Power)은 10 내지 3000W가 적합하며, 압력(Pressure)은 1 내지 500mT 범위 상에서 진행하는 것이 바람직하다.In addition, the plasma source power (Source Power) is suitable for 10 to 3000W, the pressure (Pressure) is preferably carried out in the range of 1 to 500mT.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it is well known in the art that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.
이상에서 설명한 바와 같은 본 발명에 따른 웨이퍼 세정 방법을 제공하면, 종래 기술에 비교해 볼 때 새로운 프로세스 플로우(Process Flow)의 도입 없이 기존의 공정을 이용하면서도 폴리피트(Poly Pit)의 형성을 유발시키는 폴리머(Polymer)의 제거가 용이하기 때문에 비용의 절감효과 및 제품의 신뢰성을 높일 수 있다는 장점을 지니고 있다. According to the wafer cleaning method according to the present invention as described above, compared to the prior art, a polymer that causes the formation of poly pits while using an existing process without introducing a new process flow. It is easy to remove the polymer, which has the advantage of reducing the cost and increasing the reliability of the product.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030392A (en) * | 1995-11-10 | 1997-06-26 | 김광호 | Fine Pattern Formation Method of Semiconductor Device |
| KR19990033109A (en) * | 1997-10-23 | 1999-05-15 | 구본준 | Method of manufacturing dual gate of semiconductor device |
| KR20040001037A (en) * | 2002-06-26 | 2004-01-07 | 삼성전자주식회사 | Etching progress after polymer removing method |
| US6720132B2 (en) | 2002-01-08 | 2004-04-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bi-layer photoresist dry development and reactive ion etch method |
| KR20050091496A (en) * | 2004-03-12 | 2005-09-15 | 매그나칩 반도체 유한회사 | Forming method of semiconductor device |
-
2004
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030392A (en) * | 1995-11-10 | 1997-06-26 | 김광호 | Fine Pattern Formation Method of Semiconductor Device |
| KR19990033109A (en) * | 1997-10-23 | 1999-05-15 | 구본준 | Method of manufacturing dual gate of semiconductor device |
| US6720132B2 (en) | 2002-01-08 | 2004-04-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bi-layer photoresist dry development and reactive ion etch method |
| KR20040001037A (en) * | 2002-06-26 | 2004-01-07 | 삼성전자주식회사 | Etching progress after polymer removing method |
| KR20050091496A (en) * | 2004-03-12 | 2005-09-15 | 매그나칩 반도체 유한회사 | Forming method of semiconductor device |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20091224 Year of fee payment: 4 |
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