JPH06124959A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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Publication number
JPH06124959A
JPH06124959A JP27296792A JP27296792A JPH06124959A JP H06124959 A JPH06124959 A JP H06124959A JP 27296792 A JP27296792 A JP 27296792A JP 27296792 A JP27296792 A JP 27296792A JP H06124959 A JPH06124959 A JP H06124959A
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JP
Japan
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semiconductor substrate
oxide film
gate electrode
drain
source
Prior art date
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Pending
Application number
JP27296792A
Other languages
Japanese (ja)
Inventor
Tadayoshi Shiraishi
忠義 白石
Yoshihiro Tezuka
好弘 手塚
Takehiro Murakami
武宏 村上
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JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
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Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP27296792A priority Critical patent/JPH06124959A/en
Publication of JPH06124959A publication Critical patent/JPH06124959A/en
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Abstract

PURPOSE:To obtain the manufacturing method of a semiconductor device wherein the design dimension precision of a device is improved without generating crystal defect in a semiconductor substrate, and excellent ohmic contact between a metal silicide layer and the semiconductor substrate can be realized. CONSTITUTION:A semiconductor substrate 1 wherein a gate electrode 3, a source 20 and a drain 21 are formed is set in a mixed gas atmosphere containing chlorine fluoride gas and hydrogen gas. By irradiating the mixed gas with ultraviolet rays, a natural oxide film 8 formed on the semiconductor substrate 1 is eliminated. Then a metal silicide layer 10 is formed on the gate electrode 3 surface, the source 20, and the drain 21.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、金属シリサイド層と半導体基板との良好
なオーミックコンタクトを取ることが可能なMOS(Me
tal Oxide Semiconductor )トランジスタが形成された
半導体装置の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a MOS (Me) capable of making good ohmic contact between a metal silicide layer and a semiconductor substrate.
tal Oxide Semiconductor) and a method for manufacturing a semiconductor device having a transistor formed therein.

【0002】[0002]

【従来の技術】従来から、LSI(Large Scale Integr
ated Circuit)の高集積化に伴い、デバイスの微細化が
益々要求されてきている。このデバイスの微細化は、L
SIの横方向(半導体基板の表面と平行な方向)だけで
なく、高さ方向(半導体基板の表面に対して垂直な方
向)にも行われている。従って、MOSトランジスタの
ゲート電極とソース及びドレインの寄生抵抗が急増し、
回路の動作速度が著しく劣化するという問題が起こって
いる。
2. Description of the Related Art Conventionally, LSI (Large Scale Integration)
With the high integration of ated circuits), miniaturization of devices has been increasingly required. The miniaturization of this device is
The SI is performed not only in the lateral direction (direction parallel to the surface of the semiconductor substrate) but also in the height direction (direction perpendicular to the surface of the semiconductor substrate). Therefore, the parasitic resistance of the gate electrode and the source and drain of the MOS transistor increases rapidly,
There is a problem that the operating speed of the circuit is significantly deteriorated.

【0003】そこで、特公平2−37093号公報に紹
介されているように、ゲート電極の表面とソース及びド
レイン上に、低抵抗な金属シリサイド層を形成すること
で、前記ゲート電極の表面とソース及びドレイン上に形
成する層の抵抗を、従来の数十〜数百Ω/□から、数Ω
/□まで低減させ、デバイス特性の向上を図る従来例が
提案されている。
Therefore, as disclosed in Japanese Patent Publication No. 2-37093, by forming a low resistance metal silicide layer on the surface of the gate electrode and the source and drain, the surface of the gate electrode and the source are formed. And the resistance of the layer formed on the drain is changed from the conventional tens to hundreds of Ω / □ to several Ω.
Conventional examples have been proposed in which the device characteristics are improved by reducing the value to / □.

【0004】一般的に、前記ゲート電極の表面とソース
及びドレイン上に形成される金属シリサイド層は、通
常、当該ゲート電極とソース及びドレインが形成された
半導体基板の全面に、半導体材料と安定な化合物を形成
することが可能な金属膜を形成し、これに熱処理(アニ
ール)を行うことにより、前記ゲート電極とソース及び
ドレイン上に形成された前記金属膜のみをシリサイド化
させ、未反応金属膜を選択的にエッチング除去すること
で形成される。
Generally, the metal silicide layer formed on the surface of the gate electrode and the source and drain is stable on the entire surface of the semiconductor substrate on which the gate electrode, source and drain are formed, and a stable metal. An unreacted metal film is formed by forming a metal film capable of forming a compound and subjecting it to heat treatment (annealing) to silicify only the metal film formed on the gate electrode and the source and drain. Is selectively removed by etching.

【0005】しかしながら、前記方法で金属シリサイド
層を形成する場合、前記半導体材料と安定な化合物を形
成することが可能な金属膜を形成する際に、ゲート電極
や半導体基板上に、自然酸化膜が存在すると、シリサイ
ド化のための熱処理時に、当該自然酸化膜が前記金属膜
と半導体(シリコン)との合金化を妨げ、シリサイド反
応が不均一となり、金属シリサイド層と半導体基板間と
のオーミックコンタクトを充分に取ることができないと
いう問題があった。
However, when the metal silicide layer is formed by the above method, a natural oxide film is formed on the gate electrode or the semiconductor substrate when forming the metal film capable of forming a stable compound with the semiconductor material. If present, during the heat treatment for silicidation, the natural oxide film hinders the alloying of the metal film and the semiconductor (silicon) and the silicidation reaction becomes non-uniform, resulting in ohmic contact between the metal silicide layer and the semiconductor substrate. There was a problem that I could not get enough.

【0006】そこで、通常、前記半導体材料と安定な化
合物を形成することが可能な金属膜を形成する前の半導
体基板に、HF溶液を用いた薬液処理を行っている。し
かしながら、このHF溶液を用いた薬液処理は、薬液処
理後に、純水による洗浄を行う必要があるため、前記半
導体基板上やゲート電極の表面に、再び自然酸化膜が形
成されるとう問題があった。また、前記HF溶液によ
り、半導体装置を構成するために必要である素子間分離
用酸化膜(フィールド酸化膜)やゲート側壁保護用酸化
膜(サイドウォール)等のように、故意に形成した酸化
膜も同時にエッチングされてしまい、デバイスの設計寸
法が変わり、デバイス特性に支障を来すという問題があ
った。
Therefore, usually, a semiconductor substrate before forming a metal film capable of forming a stable compound with the semiconductor material is subjected to chemical treatment using an HF solution. However, the chemical solution treatment using this HF solution has a problem that a natural oxide film is formed again on the semiconductor substrate or on the surface of the gate electrode because it is necessary to wash with pure water after the chemical solution treatment. It was In addition, an oxide film intentionally formed by the HF solution, such as an oxide film for isolation between elements (field oxide film) or an oxide film for protecting the gate sidewall (sidewall), which is necessary for forming a semiconductor device. However, there is a problem in that the device design dimensions are changed and the device characteristics are hindered because they are simultaneously etched.

【0007】そこで、前記特公平2−37093号公報
では、この自然酸化膜に起因する悪影響をなくすため、
前記半導体材料と安定な化合物を形成することが可能な
金属膜と、半導体基板及びゲート電極との界面部に不純
物イオンを注入することで、前記自然酸化膜を破壊し、
金属シリサイド層と半導体基板とのオーミックコンタク
トを良好にしている。
Therefore, in Japanese Patent Publication No. 2-37093, in order to eliminate the adverse effect caused by the natural oxide film,
By implanting impurity ions into the interface between the metal film capable of forming a stable compound with the semiconductor material and the semiconductor substrate and the gate electrode, the natural oxide film is destroyed,
Good ohmic contact between the metal silicide layer and the semiconductor substrate.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、前記特
公平2−37093号公報で紹介している、イオン注入
により自然酸化膜を破壊する方法は、金属シリサイド層
と半導体基板とのオーミックコンタクトを良好にするこ
とができる反面、イオン注入のダメージが半導体基板内
部に発生し、接合リークが増加する等、素子特性に悪影
響を与えるという問題があった。
However, the method of destroying the natural oxide film by ion implantation, which is introduced in the above Japanese Patent Publication No. 2-37093, provides good ohmic contact between the metal silicide layer and the semiconductor substrate. On the other hand, there is a problem that damage to the ion implantation occurs inside the semiconductor substrate and junction leakage increases, which adversely affects the device characteristics.

【0009】また、前記自然酸化膜の破壊が、一様に行
われなかった場合は、その後の熱処理工程において、シ
リサイド化が不均一となり、例えば、その後に行う層間
絶縁膜のリフロー時(熱処理時)に1000℃程度の熱
がかかると、前記金属シリサイド層が凝集してゲート
部、ソース及びドレイン部における層抵抗が増加すると
いう深刻な問題を招いていた。
If the natural oxide film is not destroyed uniformly, silicidation becomes non-uniform in the subsequent heat treatment step, and, for example, during reflow of the interlayer insulating film (after heat treatment). When about 1000 ° C. is applied to the above), the metal silicide layer aggregates, causing a serious problem that the layer resistance in the gate portion, the source and the drain portion increases.

【0010】本発明は、このような問題を解決すること
を課題とするものであり、半導体基板内部に結晶欠陥を
発生することなく、デバイスの設計寸法精度を向上し、
且つ金属シリサイド層と半導体基板との良好なオーミッ
クコンタクトを取ることが可能な半導体装置の製造方法
を提供することを目的とする。
An object of the present invention is to solve such a problem and to improve the design dimensional accuracy of a device without causing crystal defects inside the semiconductor substrate,
Moreover, it is an object of the present invention to provide a method for manufacturing a semiconductor device capable of making good ohmic contact between a metal silicide layer and a semiconductor substrate.

【0011】[0011]

【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上にゲート酸化膜を介して形
成したゲート電極表面と、ソース及びドレイン上に、金
属シリサイド層が形成されてなる半導体装置の製造方法
において、前記ゲート電極、ソース及びドレインが形成
された半導体基板を、フッ化塩素ガスと、水素ガスと、
を含む混合ガス雰囲気中に装入し、当該混合ガスに紫外
線を照射し、前記半導体基板上の自然酸化膜を除去する
工程と、前記自然酸化膜を除去した後、前記ゲート電極
表面、ソース及びドレイン上に、金属シリサイド層を形
成する工程と、を含むことを特徴とする半導体装置の製
造方法を提供するものである。
In order to achieve this object, according to the present invention, a metal silicide layer is formed on a surface of a gate electrode formed on a semiconductor substrate via a gate oxide film and on a source and a drain. In the method of manufacturing a semiconductor device, the gate electrode, the semiconductor substrate on which the source and drain are formed, chlorine fluoride gas, hydrogen gas,
And a step of irradiating the mixed gas with ultraviolet rays to remove the natural oxide film on the semiconductor substrate, and after removing the natural oxide film, the gate electrode surface, source and The present invention provides a method for manufacturing a semiconductor device, which comprises the step of forming a metal silicide layer on the drain.

【0012】[0012]

【作用】本発明によれば、ゲート電極、ソース及びドレ
インが形成された半導体基板をフッ化塩素ガスと、水素
ガスと、を含む混合ガス雰囲気中に装入して当該混合ガ
スに紫外線を照射するため、当該混合ガスが、 2ClF3 +3H2 →6HF* +Cl2 に示すように反応してHFラジカルを生成する。この生
成されたHFラジカルにより、半導体基板上やゲート電
極の表面に形成されている自然酸化膜を除去することが
できる。ここで、前記反応により発生するHFラジカル
は、極めて微量であるため、低級な酸化膜である自然酸
化膜に対するエッチング速度は大きいが、緻密な膜であ
るフィールド酸化膜やサイドウォール等のように、半導
体装置を構成するうえで必要な酸化膜に対するエッチン
グ速度は小さくなる。従って、前記自然酸化膜を除去す
る際に、フィールド酸化膜やサイドウォール等がエッチ
ングされることがないため、デバイスの設計寸法が変化
することがない。また、この時、同時に生成されるCl
2 (塩素)は、すぐに、 Cl2 +H2 →2HCl となるため、塩素ラジカルにより、半導体基板やゲート
電極等がエッチングされることがない。従って、半導体
基板上やゲート電極の表面に形成された自然酸化膜のみ
を選択的に除去することができる。
According to the present invention, a semiconductor substrate having a gate electrode, a source and a drain is placed in a mixed gas atmosphere containing chlorine fluoride gas and hydrogen gas, and the mixed gas is irradiated with ultraviolet rays. Therefore, the mixed gas reacts as shown by 2ClF 3 + 3H 2 → 6HF * + Cl 2 to generate HF radicals. The generated HF radicals can remove the natural oxide film formed on the semiconductor substrate or on the surface of the gate electrode. Here, since the amount of HF radicals generated by the reaction is extremely small, the etching rate with respect to the natural oxide film which is a low-grade oxide film is high, but like the field oxide film and the sidewall which are dense films, The etching rate for the oxide film necessary for forming the semiconductor device becomes small. Therefore, when the natural oxide film is removed, the field oxide film, the side wall, etc. are not etched, so that the design dimension of the device does not change. In addition, at this time, Cl generated simultaneously
Since 2 (chlorine) immediately becomes Cl 2 + H 2 → 2HCl, the semiconductor substrate and the gate electrode are not etched by the chlorine radical. Therefore, only the natural oxide film formed on the semiconductor substrate or on the surface of the gate electrode can be selectively removed.

【0013】また、前記方法により自然酸化膜を除去し
た後、前記ゲート電極表面、ソース及びドレイン上に、
金属シリサイド層を形成するため、均一なシリサイド反
応を行わせることができる。従って、例えば、その後に
行う層間絶縁膜のリフロー時(熱処理時)に、前記金属
シリサイド層に1000℃程度の熱がかかっても、当該
金属シリサイド層が凝集を起こすことがない。このた
め、ゲート部、ソース及びドレイン部における層抵抗が
増加することがなく、金属シリサイド層と半導体基板と
の良好なオーミックコンタクトを取ることができる。
After removing the natural oxide film by the above method, on the surface of the gate electrode, the source and the drain,
Since the metal silicide layer is formed, a uniform silicide reaction can be performed. Therefore, for example, even when heat of about 1000 ° C. is applied to the metal silicide layer during the subsequent reflow (heat treatment) of the interlayer insulating film, the metal silicide layer does not aggregate. Therefore, the layer resistance in the gate portion, the source and the drain portion does not increase, and good ohmic contact can be established between the metal silicide layer and the semiconductor substrate.

【0014】さらに、前記自然酸化膜を破壊するための
イオン注入を必要としないため、半導体基板内部に結晶
欠陥を発生することがなく、接合リークを低減でき、素
子特性を向上することができる。
Furthermore, since ion implantation for destroying the natural oxide film is not required, crystal defects are not generated inside the semiconductor substrate, junction leakage can be reduced, and device characteristics can be improved.

【0015】[0015]

【実施例】次に、本発明に係る一実施例について、図面
を参照して説明する。図1ないし図5は、本発明の実施
例に係るMOS型半導体装置の製造工程の一部を示す部
分断面図、図6は、本実施例で自然酸化膜を除去する際
に使用する装置の断面図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment according to the present invention will be described with reference to the drawings. 1 to 5 are partial cross-sectional views showing a part of a manufacturing process of a MOS type semiconductor device according to an embodiment of the present invention, and FIG. 6 shows an apparatus used for removing a natural oxide film in this embodiment. FIG.

【0016】図1に示す工程では、p型の半導体基板1
の素子分離領域に、公知の選択酸化技術により、フィー
ルド酸化膜7を形成する。次に、前記半導体基板1の素
子形成領域に、膜厚が15nm程度の酸化膜を形成す
る。次いで、前記酸化膜上に、膜厚が350nm程度の
多結晶シリコン膜を形成し、これに低抵抗化のための不
純物をドープする。次に、前記不純物がドープされた多
結晶シリコン膜及び前記酸化膜をパターニングして、ゲ
ート電極3及びゲート酸化膜2を形成する。次いで、前
記ゲート電極3をマスクとして、前記半導体基板1中
に、n型不純物を低濃度でイオン注入し、n- 拡散層6
070尾16を形成する。次に、前記半導体基板1及び
ゲート電極3、ゲート酸化膜2の全面に、例えば、CV
D(ChemicalVapor Deposition )法により、膜厚が2
00nm程度の酸化膜を形成する。次いで、この酸化膜
に、反応性イオンエッチングによる異方性エッチングを
行い、前記ゲート電極3の側壁に、当該酸化膜からなる
サイドウォール4を形成する。次に、前記サイドウォー
ル4及びゲート電極3をマスクとして、前記半導体基板
1中に、n型不純物を高濃度でイオン注入し、n+ 拡散
層5及び15を形成し、LDD(Lightly Doped Drain
Structure )構造を得る。このようにして、n+拡散層
5、n- 拡散層6からなるソース20、n+ 拡散層1
5、n- 拡散層16からなるドレイン21を形成した。
その後、前記半導体基板1に熱処理を行い、前記ソース
20領域及びドレイン21領域にイオン注入したn型不
純物の電気的活性化を行う。ここで、前記ゲート電極3
表面、ソース20及びドレイン21上には、自然酸化膜
8が形成された。
In the process shown in FIG. 1, a p-type semiconductor substrate 1 is used.
A field oxide film 7 is formed in the element isolation region by a known selective oxidation technique. Next, an oxide film with a film thickness of about 15 nm is formed in the element formation region of the semiconductor substrate 1. Then, a polycrystalline silicon film having a film thickness of about 350 nm is formed on the oxide film, and an impurity for reducing the resistance is doped therein. Next, the polycrystalline silicon film doped with the impurities and the oxide film are patterned to form a gate electrode 3 and a gate oxide film 2. Then, using the gate electrode 3 as a mask, n-type impurities are ion-implanted into the semiconductor substrate 1 at a low concentration to form an n diffusion layer 6
070 tails 16 are formed. Next, for example, CV is formed on the entire surface of the semiconductor substrate 1, the gate electrode 3, and the gate oxide film 2.
The film thickness is 2 by D (Chemical Vapor Deposition) method.
An oxide film of about 00 nm is formed. Next, anisotropic etching is performed on this oxide film by reactive ion etching to form sidewalls 4 made of the oxide film on the sidewalls of the gate electrode 3. Next, using the side wall 4 and the gate electrode 3 as a mask, n-type impurities are ion-implanted into the semiconductor substrate 1 at a high concentration to form n + diffusion layers 5 and 15, and an LDD (Lightly Doped Drain) is formed.
Structure) Get the structure. Thus, the source 20 composed of the n + diffusion layer 5 and the n diffusion layer 6 and the n + diffusion layer 1 are formed.
5, the drain 21 composed of the n diffusion layer 16 was formed.
Then, the semiconductor substrate 1 is heat-treated to electrically activate the n-type impurities ion-implanted into the source 20 region and the drain 21 region. Here, the gate electrode 3
A natural oxide film 8 was formed on the surface, the source 20 and the drain 21.

【0017】次に、図2に示す工程では、図1に示す工
程で得た半導体基板1を、図6に示す装置のチャンバ3
1内に装入し、当該半導体基板1をステージ32上に載
置する。次いで、前記図6に示す装置のチャンバ31内
に、フッ化塩素ガスとして、ClF3 ガスを供給するガ
ス供給ボックス(図示せず)から、ClF3 ノズル34
を介してClF3 ガスと、H2 ガス(水素ガス)を供給
する供給ボックス(図示せず)からH2 ノズル35を介
してH2 ガスを供給する。この時、前記ガスの分圧は、
ClF3 ガスが、0.1〜100Torr、H2 ガス
が、200〜300Torr、となるようにした。
Next, in the step shown in FIG. 2, the semiconductor substrate 1 obtained in the step shown in FIG.
1, and the semiconductor substrate 1 is placed on the stage 32. Then, a ClF 3 nozzle 34 is supplied from a gas supply box (not shown) for supplying ClF 3 gas as chlorine fluoride gas into the chamber 31 of the apparatus shown in FIG.
Supplying a ClF 3 gas, the H 2 gas (hydrogen gas) to the feeding box (not shown) via of H 2 nozzle 35 H 2 gas through. At this time, the partial pressure of the gas is
The ClF 3 gas was adjusted to 0.1 to 100 Torr, and the H 2 gas was adjusted to 200 to 300 Torr.

【0018】次いで、前記ClF3 ガス及びH2 ガスを
含む混合ガス雰囲気中で、前記半導体基板1の表面に向
けて、波長が150〜350nmの紫外線(UV光)
を、紫外光ランプ33から照射する。なお、本実施例で
は、前記紫外光ランプ33として、低圧水銀灯を使用し
た。この紫外線の照射により、チャンバ31内の混合ガ
スは、 2ClF3 +3H2 →6HF* +Cl2 に示すように反応し、生成されたHFラジカルにより、
半導体基板1の表面に形成されている自然酸化膜8を除
去する。この時、生成されるHFラジカルは、極めて微
量であるため、低級な酸化膜である自然酸化膜8に対す
るエッチング速度は大きいが、緻密な膜であるフィール
ド酸化膜7やサイドウォール4に対するエッチング速度
は小さくなる。従って、前記自然酸化膜8を除去する際
に、フィールド酸化膜7やサイドウォール4がエッチン
グされることがない。このため、デバイスの設計寸法が
変化することがなく、デバイス特性に支障をきたすこと
がない。
Then, in a mixed gas atmosphere containing the ClF 3 gas and the H 2 gas, ultraviolet rays (UV light) having a wavelength of 150 to 350 nm are directed toward the surface of the semiconductor substrate 1.
Is emitted from the ultraviolet light lamp 33. In this embodiment, a low pressure mercury lamp is used as the ultraviolet lamp 33. By the irradiation of this ultraviolet ray, the mixed gas in the chamber 31 reacts as shown by 2ClF 3 + 3H 2 → 6HF * + Cl 2 , and the generated HF radical causes
The natural oxide film 8 formed on the surface of the semiconductor substrate 1 is removed. At this time, since the amount of HF radicals generated is extremely small, the etching rate for the natural oxide film 8 which is a low-grade oxide film is high, but the etching rate for the field oxide film 7 and the sidewall 4 which are dense films is high. Get smaller. Therefore, the field oxide film 7 and the sidewalls 4 are not etched when the natural oxide film 8 is removed. Therefore, the design dimensions of the device do not change and the device characteristics are not hindered.

【0019】また、この時、同時に生成されるCl
2 は、すぐに、 Cl2 +H2 →2HCl となるため、塩素ラジカルにより半導体基板1やゲート
電極3がエッチングされることがない。従って、半導体
基板1の表面に形成された自然酸化膜8のみを選択的に
除去することができる。
Further, at this time, Cl simultaneously produced
Since 2 immediately becomes Cl 2 + H 2 → 2HCl, the semiconductor substrate 1 and the gate electrode 3 are not etched by chlorine radicals. Therefore, only the natural oxide film 8 formed on the surface of the semiconductor substrate 1 can be selectively removed.

【0020】次いで、図3に示す工程では、図2に示す
工程で自然酸化膜8が除去されたゲート電極3の表面、
ソース20及びドレイン21上と、フィールド酸化膜7
上、サイドウォール4表面に、半導体材料と安定な化合
物を形成することが可能な金属膜として、チタン膜9を
300Å程度の膜厚で形成する。次に、図4に示す工程
では、図3に示す工程で得たチタン膜9に熱処理(アニ
ール)を行い、半導体と接触しているチタン膜9、即
ち、ゲート電極3の表面、ソース20及びドレイン21
上に形成されているチタン膜9をシリサイド化し、膜厚
が700Å程度のチタンシリサイド層10を形成する。
Next, in the step shown in FIG. 3, the surface of the gate electrode 3 from which the natural oxide film 8 has been removed in the step shown in FIG.
On the source 20 and the drain 21, and the field oxide film 7
On the upper surface of the sidewall 4, a titanium film 9 having a film thickness of about 300 Å is formed as a metal film capable of forming a stable compound with a semiconductor material. Next, in the step shown in FIG. 4, the titanium film 9 obtained in the step shown in FIG. 3 is subjected to heat treatment (annealing) to bring the titanium film 9 in contact with the semiconductor, that is, the surface of the gate electrode 3, the source 20 and Drain 21
The titanium film 9 formed thereon is silicidized to form a titanium silicide layer 10 having a film thickness of about 700Å.

【0021】次いで、図5に示す工程では、図4に示す
工程で、シリサイド化されなかったチタン膜9、即ち、
フィールド酸化膜7上及びサイドウォール4表面に形成
されている未反応のチタン膜9を、例えば、H2 2
NH4 OHを含有した水溶液で除去選択的に除去する。
その後、図5に示す工程で得たチタンシリサイド層10
上、フィールド酸化膜7上及びサイドウォール4表面
に、層間絶縁膜を形成し、ゲート電極3、ソース20及
びドレイン21にコンタクト孔を開口し、所望の金属配
線及び最終保護膜等を形成し、MOS型半導体装置を
(発明品)完成した。
Next, in the step shown in FIG. 5, the titanium film 9 which has not been silicided in the step shown in FIG.
The unreacted titanium film 9 formed on the field oxide film 7 and on the surface of the sidewall 4 is, for example, H 2 O 2 /
Removal with an aqueous solution containing NH 4 OH.
Then, the titanium silicide layer 10 obtained in the step shown in FIG.
An interlayer insulating film is formed on the upper side, the field oxide film 7 and the sidewall 4 surface, contact holes are formed in the gate electrode 3, the source 20 and the drain 21, and desired metal wiring and a final protective film are formed. A MOS type semiconductor device (invention product) was completed.

【0022】なお、本実施例に係るMOS型半導体装置
は、前記層間絶縁膜をリフローする目的で行った高温熱
処理工程後のゲート部、ソース及びドレイン部における
層抵抗と、前記リフロー前のゲート部、ソース及びドレ
イン部における層抵抗がほぼ同じ値を示していた。次
に、比較として、チタンシリサイド層を設けずに、前記
実施例と同様の工程でMOS型半導体装置(比較品1)
を製造した。
In the MOS semiconductor device according to the present embodiment, the layer resistance in the gate portion, the source and drain portions after the high temperature heat treatment process performed for the purpose of reflowing the interlayer insulating film, and the gate portion before the reflow are performed. The layer resistances at the source and drain portions showed almost the same value. Next, as a comparison, a MOS type semiconductor device (comparative product 1) was manufactured in the same process as in the above embodiment without providing a titanium silicide layer.
Was manufactured.

【0023】次いで、発明品と比較品1のゲート部、ソ
ース及びドレイン部における層抵抗を測定したところ、
発明品の層抵抗は、3〜5Ω/□であり、比較品1の層
抵抗は、80〜200Ω/□であった。これより、発明
品は、ドレイン21(またはソース20)から延在する
拡散層配線における信号の遅延時間を著しく減少するこ
とができることが確認された。また、接合リーク電流
は、発明品及び比較品1ともほぼ同じ値であった。
Next, when the layer resistances at the gate portion, the source and the drain portion of the invention product and the comparative product 1 were measured,
The layer resistance of the invention product was 3 to 5 Ω / □, and the layer resistance of Comparative product 1 was 80 to 200 Ω / □. From this, it was confirmed that the invention product can significantly reduce the signal delay time in the diffusion layer wiring extending from the drain 21 (or the source 20). Further, the junction leakage current was almost the same in both the invention product and the comparative product 1.

【0024】次に、他の比較として、チタン膜形成前の
半導体基板上やゲート電極上に形成されている自然酸化
膜を、HF溶液を用いて除去した後、前記実施例と同様
の工程を行いMOS型半導体装置(比較品2)を製造し
た。この比較品2は、層間絶縁膜をリフローする目的で
行った高温熱処理後のゲート部、ソース及びドレイン部
における層抵抗が、リフロー前のゲート部、ソース及び
ドレイン部における層抵抗に比べ、5〜6倍も上昇して
いた。
Next, as another comparison, after removing the natural oxide film formed on the semiconductor substrate or the gate electrode before the titanium film is formed using the HF solution, the same steps as those in the above-described embodiment are performed. Then, a MOS type semiconductor device (Comparative product 2) was manufactured. In this comparative product 2, the layer resistance in the gate part, the source and the drain part after the high temperature heat treatment performed for the purpose of reflowing the interlayer insulating film is 5 to 5 times the layer resistance in the gate part, the source and the drain part before the reflow. That was six times higher.

【0025】なお、本実施例では、図2に示す工程で、
フッ化塩素ガスとして、ClF3 ガスを用いたが、これ
に限らず、Cl2 6 、ClF2 、ClF等を用いても
同様の効果を得ることができる。また、図2に示す工程
では、紫外光ランプ33として、低圧水銀灯を使用した
が、これに限らず、エキシマレーザのような紫外光(紫
外線)を放射するものであれば、どのような紫外光ラン
プを使用してもよいことは勿論である。
In this embodiment, in the process shown in FIG.
Although ClF 3 gas was used as the chlorine fluoride gas, the present invention is not limited to this, and the same effect can be obtained by using Cl 2 F 6 , ClF 2 , ClF or the like. Further, in the process shown in FIG. 2, a low-pressure mercury lamp is used as the ultraviolet light lamp 33, but the invention is not limited to this, and any ultraviolet light such as an excimer laser that emits ultraviolet light (ultraviolet light) can be used. Of course, a lamp may be used.

【0026】さらに、図3に示す工程では、半導体材料
と安定な化合物を形成することが可能な金属膜としてチ
タン膜9を形成したが、これに限らず、イリジウム、タ
ンタル、パラジウム、白金、ニッケル、タングステン等
のように、半導体材料と安定な化合物を形成することが
可能であれば、他の金属を使用してもよい。また、本実
施例では、LDD構造を有するMOS型半導体装置を製
造する工程について説明したが、これに限らず、例え
ば、ソース及びドレインを形成する前に、シリサイド化
が可能な金属膜を形成し、この金属膜をシリサイド化し
て金属シリサイド層を形成し、その後、ソース及びドレ
インを形成する等、他の工程においても、本発明は有効
である。
Further, in the process shown in FIG. 3, the titanium film 9 is formed as a metal film capable of forming a stable compound with a semiconductor material, but the present invention is not limited to this, and iridium, tantalum, palladium, platinum, nickel. Other metals, such as tungsten, may be used as long as they can form a stable compound with a semiconductor material. In addition, although the process of manufacturing the MOS type semiconductor device having the LDD structure has been described in the present embodiment, the present invention is not limited to this, and for example, a metal film capable of silicidation is formed before forming the source and the drain. The present invention is also effective in other steps such as siliciding this metal film to form a metal silicide layer and then forming a source and a drain.

【0027】そして、本実施例は、一例であり、本発明
は、前記実施例に限定されるものではない。
The present embodiment is an example, and the present invention is not limited to the above embodiment.

【0028】[0028]

【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、ゲート電極、ソース及びド
レインが形成された半導体基板をフッ化塩素ガスと、水
素ガスと、を含む混合ガス雰囲気中に装入して当該混合
ガスに紫外線を照射するため、当該混合ガスが、 2ClF3 +3H2 →6HF* +Cl2 に示すように反応して、極めて微量なHFラジカルを生
成し、前記半導体基板上やゲート電極の表面に形成され
ている自然酸化膜のみを選択的に除去することができ
る。従って、前記自然酸化膜を除去する際に、フィール
ド酸化膜やサイドウォール等がエッチングされることが
ない。また、この時同時に生成されるCl2は、すぐ
に、 Cl2 +H2 →2HCl となるため、塩素ラジカルにより、半導体基板やゲート
電極等がエッチングされることがない。この結果、デバ
イスの設計寸法が変化することがないため、デバイス特
性を向上することができる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, a semiconductor substrate having a gate electrode, a source and a drain is mixed with chlorine fluoride gas and hydrogen gas. Since the mixed gas is charged into a gas atmosphere to irradiate the mixed gas with ultraviolet rays, the mixed gas reacts as shown by 2ClF 3 + 3H 2 → 6HF * + Cl 2 to generate an extremely small amount of HF radicals. Only the natural oxide film formed on the semiconductor substrate or on the surface of the gate electrode can be selectively removed. Therefore, when removing the natural oxide film, the field oxide film, sidewalls, etc. are not etched. Moreover, since Cl 2 simultaneously generated at this time immediately becomes Cl 2 + H 2 → 2HCl, the semiconductor substrate, the gate electrode, and the like are not etched by the chlorine radical. As a result, the design dimension of the device does not change, so that the device characteristics can be improved.

【0029】また、前記方法により自然酸化膜を除去し
た後、前記ゲート電極表面、ソース及びドレイン上に、
金属シリサイド層を形成するため、均一なシリサイド反
応を行わせることができ、その後に行う高温熱処理時に
前記金属シリサイド層が凝集して層抵抗が増加すること
がない。この結果、金属シリサイド層と半導体基板との
良好なオーミックコンタクトを取ることができる。
Further, after removing the natural oxide film by the above method, on the surface of the gate electrode, the source and the drain,
Since the metal silicide layer is formed, a uniform silicidation reaction can be performed, and the metal silicide layer does not aggregate during the high temperature heat treatment to be performed thereafter, so that the layer resistance does not increase. As a result, a good ohmic contact can be made between the metal silicide layer and the semiconductor substrate.

【0030】さらに、前記自然酸化膜を破壊するための
イオン注入を必要としないため、半導体基板内部に結晶
欠陥を発生することがなく、接合リーク等の素子特性を
向上することができる。
Furthermore, since ion implantation for destroying the natural oxide film is not required, crystal defects are not generated inside the semiconductor substrate, and device characteristics such as junction leak can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例に係るMOS型半導体装置の製
造工程の一部を示す部分断面図である。
FIG. 1 is a partial cross-sectional view showing a part of a manufacturing process of a MOS semiconductor device according to an embodiment of the present invention.

【図2】本発明の実施例に係るMOS型半導体装置の製
造工程の一部を示す部分断面図である。
FIG. 2 is a partial cross-sectional view showing a part of the manufacturing process of the MOS semiconductor device according to the embodiment of the invention.

【図3】本発明の実施例に係るMOS型半導体装置の製
造工程の一部を示す部分断面図である。
FIG. 3 is a partial sectional view showing a part of the manufacturing process of the MOS semiconductor device according to the embodiment of the invention.

【図4】本発明の実施例に係るMOS型半導体装置の製
造工程の一部を示す部分断面図である。
FIG. 4 is a partial cross-sectional view showing a part of the manufacturing process of the MOS semiconductor device according to the embodiment of the invention.

【図5】本発明の実施例に係るMOS型半導体装置の製
造工程の一部を示す部分断面図である。
FIG. 5 is a partial sectional view showing a part of the manufacturing process of the MOS semiconductor device according to the embodiment of the invention.

【図6】本実施例で自然酸化膜を除去する際に使用する
装置の断面図である。
FIG. 6 is a cross-sectional view of an apparatus used for removing a natural oxide film in this example.

【符号の説明】[Explanation of symbols]

1 半導体基板 2 ゲート酸化膜 3 ゲート電極 4 サイドウォール 5 n+ 拡散層 6 n- 拡散層 7 フィールド酸化膜 8 自然酸化膜 9 チタン膜 10 チタンシリサイド膜 15 n+ 拡散層 16 n- 拡散層 20 ソース 21 ドレイン1 semiconductor substrate 2 gate oxide film 3 gate electrode 4 sidewall 5 n + diffusion layer 6 n - diffusion layer 7 field oxide film 8 natural oxide film 9 titanium film 10 titanium silicide film 15 n + diffusion layer 16 n - diffusion layer 20 source 21 drain

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上にゲート酸化膜を介して形
成したゲート電極表面と、ソース及びドレイン上に、金
属シリサイド層が形成されてなる半導体装置の製造方法
において、 前記ゲート電極、ソース及びドレインが形成された半導
体基板を、フッ化塩素ガスと、水素ガスと、を含む混合
ガス雰囲気中に装入し、当該混合ガスに紫外線を照射
し、前記半導体基板上の自然酸化膜を除去する工程と、
前記自然酸化膜を除去した後、前記ゲート電極表面、ソ
ース及びドレイン上に、金属シリサイド層を形成する工
程と、を含むことを特徴とする半導体装置の製造方法。
1. A method of manufacturing a semiconductor device, comprising: a gate electrode surface formed on a semiconductor substrate via a gate oxide film; and a metal silicide layer formed on a source and a drain, the gate electrode, the source and the drain. A step of charging the semiconductor substrate on which is formed a mixed gas atmosphere containing chlorine fluoride gas and hydrogen gas, irradiating the mixed gas with ultraviolet rays, and removing the natural oxide film on the semiconductor substrate. When,
A step of forming a metal silicide layer on the surface of the gate electrode, the source and the drain after removing the native oxide film.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186085A (en) * 1994-12-28 1996-07-16 Nec Corp Manufacture of semiconductor device
JPH08274047A (en) * 1995-03-30 1996-10-18 Nec Corp Manufacture of semiconductor device
KR100344821B1 (en) * 1999-11-03 2002-07-19 주식회사 하이닉스반도체 Contact line of semiconductor device and method for fabricating the same
EP1139398A4 (en) * 1998-10-14 2005-08-03 Tokyo Electron Ltd Method and apparatus for surface treatment

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186085A (en) * 1994-12-28 1996-07-16 Nec Corp Manufacture of semiconductor device
JPH08274047A (en) * 1995-03-30 1996-10-18 Nec Corp Manufacture of semiconductor device
US6107096A (en) * 1995-03-30 2000-08-22 Nec Corporation Method of fabricating a salicide-structured MOS semiconductor device having a cobalt disilicied film
EP1139398A4 (en) * 1998-10-14 2005-08-03 Tokyo Electron Ltd Method and apparatus for surface treatment
US7094703B2 (en) 1998-10-14 2006-08-22 Tokyo Electron Limited Method and apparatus for surface treatment
KR100344821B1 (en) * 1999-11-03 2002-07-19 주식회사 하이닉스반도체 Contact line of semiconductor device and method for fabricating the same

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