KR100653537B1 - Method for manufacturing the semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 텅스텐 막을 CMP 공정 후 질화막을 증착하는 단계, 상기 질화막 증착 후 EPD 1차 식각하는 단계, 상기 식각 후 2차 식각하는 단계로 이루어짐에 기술적 특징이 있다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to deposit a tungsten film after the CMP process, a nitride film, EPD first etching after the nitride film deposition, the second etching after the etching step There is this.

따라서, 본 발명의 반도체 소자의 제조 방법은 질화막을 증착한 후 질화막 파장 및 텅스텐 파장을 이용하여 텅스텐 플러그를 효과적으로 제거하여, 반도체 장치의 생산성을 향상시키는 효과가 있다.Therefore, the method of manufacturing the semiconductor device of the present invention has the effect of effectively removing the tungsten plug using the nitride film wavelength and the tungsten wavelength after depositing the nitride film, thereby improving the productivity of the semiconductor device.

텅스텐, 플러그Tungsten plug

Description

반도체 소자의 제조 방법{Method for manufacturing the semiconductor device} Method for manufacturing the semiconductor device             

도 1은 종래 기술에 의한 텅스텐 플러그 단면도.1 is a cross-sectional view of a tungsten plug according to the prior art.

도 2는 본 발명에 의한 텅스텐 플러그 제거 단면도.Figure 2 is a cross-sectional view of the tungsten plug removal according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 질화막을 증착한 후 건식 식각시 질화막 파장 및 텅스텐 파장을 이용하여 텅스텐 플러그 식각하여 금속막과 접촉 저항등의 문제를 제거하는 반도체 장치의 생산성 향상에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to fabrication of a semiconductor device, and then to a tungsten plug etch using a nitride film wavelength and a tungsten wavelength during dry etching to eliminate problems such as a metal film and contact resistance. It's about improving.

일반적으로 반도체 소자를 제조할 경우 반도체 소자의 전극 연결을 위하여 반도체 기판과 금속막을 절연한 절연막에 반도체 기판의 접합 영역 및 게이트 전극인 폴리실리콘과 금속막이 연결될 부위를 정의하기 위하여 콘택트 홀을 형성한 다음, 알루미늄과 같은 금속을 스퍼터링과 같은 방법을 이용하여 증착함으로써 금속 막을 형성한다.In general, when manufacturing a semiconductor device, a contact hole is formed in an insulating film insulated from the semiconductor substrate and the metal film to connect the electrodes of the semiconductor device to define a junction region of the semiconductor substrate and a region to which the polysilicon and the metal film, which are gate electrodes, are connected. , A metal film is formed by depositing a metal such as aluminum using a method such as sputtering.

이와 같이 스퍼터링과 같은 방법에 의해 알루미늄과 같은 금속을 증착할 경우, 반도체 소자의 고집적화에 의한 콘택트 홀의 미세화에 따라 콘택트 홀 내부에 보이드(void)에 의해 알루미늄과 같은 금속이 완전히 매워지지 않아 반도체 소자의 전극 연결이 이루어지지 않을 뿐만 아니라 콘택트 홀 내부를 매우는 알루미늄과 같은 금속의 불균일에 의해 콘택트 홀에서 스텝커버리지(step coverage)가 불량하게 되어 소자의 수율이 감소되게 된다.As described above, in the case of depositing a metal such as aluminum by a method such as sputtering, the metal such as aluminum is not completely filled by voids in the contact hole due to the miniaturization of the contact hole due to the high integration of the semiconductor device. Not only electrode connection is made but also the step coverage is poor in the contact hole due to the non-uniformity of the metal, such as aluminum, which surrounds the contact hole, thereby reducing the yield of the device.

상기 이유로 인하여 반도체 소자의 고집적화에 따른 반도체 소자의 전극 연결을 위한 물질로서 콘택트홀에서 양호한 스텝커버리지를 갖는 텅스텐을 이용하여 금속 플러그를 이용하게 되었다.For this reason, metal plugs are used by using tungsten having good step coverage in contact holes as a material for electrode connection of semiconductor devices due to high integration of semiconductor devices.

도 1은 종래 기술에 의한 텅스텐 플러그 단면도이다. 1 is a cross-sectional view of a tungsten plug according to the prior art.

먼저, 소자가 형성된 반도체 기판과 하부 금속배선(10)을 절연하기 위해 약 400℃의 낮은 온도에서 상압 화학 기상 증착법으로 반도체 기판 전면에 인이 함유된 글라스로 절연막을 10000Å정도의 두께로 성장시킨다. First, in order to insulate the semiconductor substrate on which the device is formed and the lower metal wiring 10, an insulating film is grown to a thickness of about 10000 μs with a glass containing phosphorus on the entire surface of the semiconductor substrate by atmospheric chemical vapor deposition at a low temperature of about 400 ° C.

다음, 반도체 소자의 전극 연결을 위하여 반도체 기판의 접합 영역 및 게이트 전극인 폴리실리콘과 하부 금속배선(10)이 연결될 부위를 정의하기 위하여 포토리소그래피(photolithography) 공정에 의해 상기 절연막을 식각하여 비아 홀(미도시)을 형성한다. 그리고, 비아 홀 내부에 베리어 메탈(미도시)로 티타늄(Ti)과 질화 티타늄(TiN)의 글루층을 300Å 내지 600Å 정도의 얇은 두께로 형성한다. 이때, 글루층은 후속 공정에서 식각 베리어층으로 이용된다.Next, the insulating layer is etched by a photolithography process to define a junction region of the semiconductor substrate and a region to which the polysilicon, which is a gate electrode, and the lower metal wiring 10 are connected to connect the electrode of the semiconductor device. Not shown). In addition, a barrier layer of titanium (Ti) and titanium nitride (TiN) is formed in the via hole using a barrier metal (not shown) to a thin thickness of about 300 kPa to 600 kPa. In this case, the glue layer is used as an etching barrier layer in a subsequent process.

다음, 상기 글루층 상부에 화학 기상 증착법으로 5000Å 내지 8000Å 정도의 두께로 텅스텐을 두껍게 증착한다. 그리고, 두껍게 증착된 텅스텐을 전면 식각하여 비아 홀에 메워진 텅스텐만 남게 하여 텅스텐 비아(11)를 형성하고, 드러난 글루층을 식각한다. 그런데, 종래 기술에 의하면 상기 텅스텐은 완전히 식각되지 못하고 외부로 일부 돌출되는 텅스텐 비아 플러그(12)를 형성하게 된다.Next, a thick tungsten is deposited to a thickness of 5000 kPa to 8000 kPa on the glue layer by chemical vapor deposition. Then, the thickly deposited tungsten is etched entirely so that only the tungsten embedded in the via hole remains, thereby forming the tungsten via 11 and etching the exposed glue layer. However, according to the prior art, the tungsten is not fully etched to form a tungsten via plug 12 which partially protrudes to the outside.

한편, 종래 기술에 의하면 텅스텐 비아(11) 공정에서는 콘택홀이 형성된 상태에서 상기 콘택홀이 완전히 매립되고 층간절연막의 표면으로부터 일정 두께 이상 텅스텐을 증착한 후 화학기계적연마(CMP: Chemical Mechanical Polishing)를 한다.Meanwhile, according to the related art, in the tungsten via 11 process, the contact hole is completely filled in a state in which a contact hole is formed, and after depositing tungsten more than a predetermined thickness from the surface of the interlayer insulating film, chemical mechanical polishing (CMP) is performed. do.

그런데, 상기 콘택홀에 텅스텐을 증착하고, 텅스텐을 CMP(Chemical Mechanical Polishing) 후 텅스텐 비아 플러그(12)가 있는 상태에서 소정의 금속층(미도시)을 증착한다. 상기 금속층 증착 공정 후 건식식각(dry etch)을 하여 상부 금속배선(미도시)을 형성한다.
그런데, 종래 기술에 의하면 텅스텐 CMP 후에 발생하는 텅스텐 비아 플러그(12)로 인하여 금속배선과 접촉저항이 문제가 발생하여 반도체 소자의 전기적인 특성을 저하시키는 문제가 있다.
특히, 이러한 문제는 디자인 룰이 타이트(tight)하거나, 패턴 밀도(density)가 높은 경우에 주로 발생한다.However, tungsten is deposited in the contact hole, and a predetermined metal layer (not shown) is deposited in the state where the tungsten via plug 12 is present after the chemical mechanical polishing (CMP). After the metal layer deposition process, dry etching is performed to form an upper metal wiring (not shown).
However, according to the related art, a problem arises in that the metal wiring and the contact resistance are caused by the tungsten via plug 12 generated after the tungsten CMP, thereby lowering the electrical characteristics of the semiconductor device.
In particular, this problem occurs mainly when the design rule is tight or the pattern density is high.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 텅스텐 CMP 후에 후속 금속배선과의 접촉 저항을 개선할 수 있는 반도체 소자의 제조방법을 제공함을 목적으로 한다.Accordingly, an object of the present invention is to solve the above-mentioned disadvantages and problems of the prior art, and to provide a method of manufacturing a semiconductor device capable of improving contact resistance with subsequent metal wiring after tungsten CMP.

본 발명에 따른 반도체 소자의 제조방법은 소정의 기판상에 하부 금속배선을 형성하는 단계와, 상기 하부 금속배선을 포함하는 기판상에 층간절연층을 형성하고, 상기 층간절연층을 식각하여 비아 홀을 형성하는 단계와, 상기 비아 홀 내부에 텅스텐을 증착하고, 상기 텅스텐을 전면 식각하여 텅스텐 비아를 형성하는 단계와, 상기 텅스텐 비아를 포함하는 층간절연층 상에 질화막을 증착하는 단계와, 상기 질화막 증착 후 소정의 시간동안 EPD 1차 식각하는 단계 및 상기 EPD 1차 식각하는 식각 후 2차 식각하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes forming a lower metal wiring on a predetermined substrate, forming an interlayer insulating layer on the substrate including the lower metal wiring, and etching the interlayer insulating layer to form a via hole. Forming a tungsten, depositing tungsten in the via hole, etching the tungsten to form a tungsten via, and depositing a nitride film on the interlayer dielectric layer including the tungsten via; EPD primary etching for a predetermined time after deposition and the second etching after etching the EPD primary etching, characterized in that it comprises.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면(또는, 본 발명의 명세서에 첨부된 도면)을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood from the following detailed description with reference to the drawings showing preferred embodiments of the present invention (or drawings attached to the specification of the present invention). Will be understood.

전자기기의 고속화, 고기능화 및 소형화를 위해서 반도체 장치의 집적도가 증가함에 따라, 셀 면적이 축소되고 결과적으로 콘택홀의 크기도 감소하여 접촉 저항은 오히려 증가하고 있다. 이러한 반도체장치의 고집적화에 따라 종횡비(aspect ratio)가 증대되고, 그에 따라 고단차 콘택홀의 매몰 및 배선을 위한 기술이 요구되고 있다. As the degree of integration of semiconductor devices increases for high speed, high functionality, and miniaturization of electronic devices, the cell area is reduced, and consequently, the size of the contact hole decreases, so that the contact resistance increases. As the semiconductor device is highly integrated, an aspect ratio is increased, and accordingly, there is a demand for a technology for embedding and wiring high-level contact holes.

고단차 콘택홀을 매몰하기 위한 방법으로는, 선택적 텅스텐(Selective-W) 증착 공정, 블랭킷 텅스텐(Blanket-W) 공정, 레이저 리플로우(Laser Reflow) 공정, 고온 증착(deposition) 공정 및 알루미늄 리플로우(Al-Reflow) 공정 등이 일반적으로 사용되고 있다.Methods for embedding high-level contact holes include a selective tungsten (Selective-W) deposition process, a blanket tungsten (Blanket-W) process, a laser reflow process, a high temperature deposition process, and an aluminum reflow process. (Al-Reflow) process and the like are generally used.

그 중에서 블랭킷 텅스텐 공정은, 층간절연막에 콘택홀을 형성한 후 텅스텐을 일정두께 이상 증착한 후 화학기계적연마(CMP) 공정을 실시하여 콘택홀내에 텅스텐 플러그(plug)를 형성하여 콘택홀을 메우는 방법이다.Among them, the blanket tungsten process is a method of filling a contact hole by forming a contact hole in an interlayer insulating film, depositing tungsten more than a predetermined thickness, and then performing a chemical mechanical polishing (CMP) process to form a tungsten plug in the contact hole to fill the contact hole. to be.

도 2는 본 발명에 의한 텅스텐 플러그 제거 단면도이다.2 is a cross-sectional view of the tungsten plug removal according to the present invention.

우선, 도 2에 도시된 바와 같이, 소정의 기판(미도시) 상에 하부 금속배선(20)을 형성한다. 다음으로, 상기 하부 금속배선(20)을 포함하는 기판상에 층간절연층(미도시)을 형성하고, 상기 층간절연층을 식각하여 비아 홀(미도시)을 형성한다. 그리고, 상기 비아 홀 내부에 베리어 메탈(미도시)로 티타늄(Ti)과 질화 티타늄(TiN)의 글루층을 형성할 수 있다. 그 다음으로, 상기 글루층 상부에 텅스텐을 두껍게 증착하고, 상기 텅스텐을 전면 식각하여 비아 홀에 메워진 텅스텐만 남게 하여 텅스텐 비아(21)를 형성하고, 드러난 글루층을 식각한다. 이때, 텅스텐 비아 플러그(22)가 외부로 일부 돌출될 수 있다. 그 다음으로, 도 2에 도시된 바와 같이 상기 비아 플러그(22)를 포함하는 층간절연층 상에 질화막(23)을 증착한다. 상기 질화막의 두께는 1000Å 일 수 있다. 상기 질화막(23) 증착 후 다음 조건으로 질화막(23) EPD(End Point Detection) 식각을 실시한다. 본 발명에서는 EPD(End Point Detection) 방법 중에 공정챔버에서 플라즈마에서 발생하는 에미션을 모노크로메터를 사용하여 측정하고, 특정 물질에 고유한 파장이 가능하면 피크(Peak) 형태로 검출되는지를 알아보는 방법을 채용할 수 있다. First, as shown in FIG. 2, a lower metal wiring 20 is formed on a predetermined substrate (not shown). Next, an interlayer insulating layer (not shown) is formed on the substrate including the lower metal wiring 20, and the interlayer insulating layer is etched to form via holes (not shown). A via layer of titanium (Ti) and titanium nitride (TiN) may be formed of a barrier metal (not shown) in the via hole. Next, a thick layer of tungsten is deposited on the glue layer, and the tungsten is entirely etched to leave only tungsten embedded in the via hole, thereby forming a tungsten via 21 and etching the exposed glue layer. In this case, the tungsten via plug 22 may partially protrude to the outside. Next, as shown in FIG. 2, a nitride film 23 is deposited on the interlayer insulating layer including the via plug 22. The nitride film may have a thickness of 1000 mW. After the nitride film 23 is deposited, the nitride film 23 is etched with End Point Detection (EPD) under the following conditions. In the present invention, the emission generated in the plasma in the process chamber during the EPD (End Point Detection) method is measured by using a monochromator, and if a wavelength inherent to a specific material is detected, it is detected in the form of a peak. Method may be employed.

본 발명에 따른 제 1실시예에서의 식각단계 및 그 조건Etching step and its condition in the first embodiment according to the present invention 압력(mT)Pressure (mT) 소스 전력(W)Source power (W) 바이어스 전력(W)Bias power (W) 유량(sccm)Flow rate (sccm) 1 단계Stage 1 99 10001000 00 80(Cl2) 10(CHF3)80 (Cl 2 ) 10 (CHF 3 ) 2 단계2 steps 99 10001000 7070 60(SF6) 10(CHF3)60 (SF 6 ) 10 (CHF 3 )

또한, 본 발명 따른 실시예에서의 1 단계의 종점을 나타내는 식각 모드의 엔드포인트(ENDPOINT:EP)는 파장 3960, 윈도우 높이 -0.5, 윈도우 시간 1, 윈도우아웃(window out)의 수는 2, 윈도우 인(window in)의 수는 1일 수 있다.In addition, the endpoint of the etching mode representing the end point of step 1 in the embodiment according to the present invention has a wavelength of 3960, a window height of -0.5, a window time of 1, the number of window outs is 2, and a window. The number of windows in may be one.

표 1에서 알 수 있듯이 1단계의 공정 조건은 9mTorr의 압력, 1000W의 소스 전력, 0W의 바이어스 전력, 80scm의 Cl2 유량, 10sccm CHF3 유량으로 엔드포인트에서 실시한다. 상기 공정 조건에서는 표면높낮이를 감안하여 바이어스 전력을 사용하지 않고 화학 식각 특성을 이용한다.As shown in Table 1, the first stage process conditions are performed at the endpoint with a pressure of 9mTorr, a source power of 1000W, a bias power of 0W, a Cl 2 flow of 80scm, and a 10sccm CHF 3 flow. In the above process conditions, chemical etching characteristics are used without using bias power in consideration of surface height.

2 단계의 공정 조건은 9mTorr의 압력, 1000W의 소스 전력, 70W의 바이어스 전력, 60sccm의 Cl2 유량, 10sccm CHF3 유량으로 상기 EPD 식각 시간의 50%만 실시한다. 상기 공정 단계는 바이어스 전력을 플라즈마 점화가 가능한 최소의 전력을 사용한다. 소스 전압이 1000W이면 최대 70W의 바이어스 전압을 사용한다. 만일 공정 처리량 향상을 시키고자 한다면(본 발명의 제2 실시예에 따른 반도체 소자의 제조방법), 질화막을 300Å 정도 증착하고, 상기 제1 실시예에의 2단계의 공정 조건으로 먼저 식각을 한다. 상기 공정 후 상기 제1 실시예의 1단계의 공정을 엔드포인트의 10% 내지 15%의 시간으로 실시할 수 있다.The process conditions in the second stage are only 50% of the EPD etching time at a pressure of 9 mTorr, a source power of 1000 W, a bias power of 70 W, a flow rate of Cl 2 of 60 sccm, and a flow rate of 10 sccm CHF 3 . The process step uses the minimum power possible for plasma ignition of the bias power. If the source voltage is 1000W, use a bias voltage up to 70W. If the process throughput is to be improved (a method of manufacturing a semiconductor device according to the second embodiment of the present invention), the nitride film is deposited to about 300 GPa and etched first under the two-step process conditions of the first embodiment. After the process, the process of step 1 of the first embodiment may be performed at a time of 10% to 15% of the endpoint.

상술한 본 발명 실시예는 질화막을 증착한 후 질화막 파장 및 텅스텐 파장을 이용하여 텅스텐 플러그를 효과적으로 제거하여, 반도체 장치의 생산성을 향상 시킨다. 즉, 본 발명은 EPD(End Point Detection)을 이용함으로써 공정의 특정시점에 식각할 물질층인 질화막(23)의 하부의 막질인 텅스텐 플러그(22)가 드러나는 시점을 엔드포인트로 하여 공정을 진행한다. The embodiment of the present invention described above effectively removes the tungsten plug using the nitride film wavelength and the tungsten wavelength after depositing the nitride film, thereby improving the productivity of the semiconductor device. That is, according to the present invention, the process is performed by using the end point detection (EPD) as a point where the tungsten plug 22, which is a film of the lower part of the nitride film 23, which is a material layer to be etched at a specific point in the process is exposed. .

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다. Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 반도체 소자의 제조 방법은 질화막을 증착한 후 EPD 모드의 건식 식각시 질화막 파장 및 텅스텐 파장을 이용하여 텅스텐 플러그를 효과적으로 제거하여, 반도체 장치의 생산성을 향상시키는 효과가 있다.Therefore, the method of manufacturing the semiconductor device of the present invention has the effect of effectively removing the tungsten plug using the nitride film wavelength and tungsten wavelength during dry etching in the EPD mode after depositing the nitride film, thereby improving the productivity of the semiconductor device.

Claims (8)

소정의 기판상에 하부 금속배선을 형성하는 단계;Forming a lower metallization on a predetermined substrate; 상기 하부 금속배선을 포함하는 기판상에 층간절연층을 형성하고, 상기 층간절연층을 식각하여 비아 홀을 형성하는 단계;Forming an interlayer insulating layer on the substrate including the lower metal interconnection and etching the interlayer insulating layer to form via holes; 상기 비아 홀 내부에 텅스텐을 증착하고, 상기 텅스텐을 전면 식각하여 텅스텐 비아를 형성하는 단계;Depositing tungsten in the via hole and etching the tungsten to form a tungsten via; 상기 텅스텐 비아를 포함하는 층간절연층 상에 질화막을 증착하는 단계;Depositing a nitride film on the interlayer dielectric layer including the tungsten via; 상기 질화막 증착 후 EPD 1차 식각하는 단계; 및 First etching the EPD after the nitride film is deposited; And 상기 EPD 1차 식각하는 식각 후 2차 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And etching secondly after the EPD primary etching. 제 1항에 있어서,The method of claim 1, 상기 질화막을 증착하는 단계는 Depositing the nitride film 1000Å의 질화막을 증착하는 것을 특징으로 하는 반도체 소자 방법.A semiconductor device method comprising depositing a nitride film of 1000 kV. 제1 항에 있어서,According to claim 1, 상기 EPD 1차 식각은 9mTorr의 압력, 1000W의 소스 전력, 0W의 바이어스 전력, 80sccm의 Cl2 유량, 10sccm CHF3 유량임을 특징으로 하는 반도체 소자 제조 방법.The EPD primary etching method is a semiconductor device manufacturing method characterized in that the pressure of 9mTorr, source power of 1000W, bias power of 0W, Cl 2 flow rate of 80sccm, 10sccm CHF 3 flow rate. 제 1항에 있어서,The method of claim 1, 상기 2차 식각은 9mTorr의 압력, 1000W의 소스 전력, 70W의 바이어스 전력, 60sccm의 Cl2 유량, 10sccm CHF3 유량으로 상기 EPD 1차 식각 시간의 50%만 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.The secondary etching is a semiconductor device manufacturing method characterized in that only 50% of the EPD primary etching time at a pressure of 9mTorr, source power of 1000W, bias power of 70W, Cl 2 flow rate of 60sccm, 10sccm CHF 3 flow rate . 소정의 기판상에 하부 금속배선을 형성하는 단계;Forming a lower metallization on a predetermined substrate; 상기 하부 금속배선을 포함하는 기판상에 층간절연층을 형성하고, 상기 층간절연층을 식각하여 비아 홀을 형성하는 단계;Forming an interlayer insulating layer on the substrate including the lower metal interconnection and etching the interlayer insulating layer to form via holes; 상기 비아 홀 내부에 텅스텐을 증착하고, 상기 텅스텐을 전면 식각하여 텅스텐 비아를 형성하는 단계;Depositing tungsten in the via hole and etching the tungsten to form a tungsten via; 상기 텅스텐 비아를 포함하는 층간절연층 상에 질화막을 증착하는 단계;Depositing a nitride film on the interlayer dielectric layer including the tungsten via; 상기 질화막 증착 후 9mTorr의 압력, 1000W의 소스 전력, 70W의 바이어스 전력, 60sccm의 Cl2 유량, 10sccm CHF3 유량으로 EPD 1차 식각하는 단계; 및 After etching the nitride film, first etching the EPD at a pressure of 9 mTorr, a source power of 1000 W, a bias power of 70 W, a Cl 2 flow rate of 60 sccm, and a flow rate of 10 sccm CHF 3 ; And 상기 EPD 1차 식각하는 식각 후 2차 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And etching secondly after the EPD primary etching. 제5 항에 있어서,The method of claim 5, 상기 제2 식각하는 단계는The second etching step is 9mTorr의 압력, 1000W의 소스 전력, 0W의 바이어스 전력, 80sccm의 Cl2 유량, 10sccm CHF3 유량임을 특징으로 하는 반도체 소자 제조 방법.10 mTorr pressure, 1000 W source power, 0 W bias power, 80 sccm Cl 2 flow rate, 10 sccm CHF 3 flow rate method. 제5 항에 있어서,The method of claim 5, 상기 제2 식각하는 단계는The second etching step is 9mTorr의 압력, 1000W의 소스 전력, 0W의 바이어스 전력, 80sccm의 Cl2 유량, 10sccm CHF3 유량으로 상기 EPD 제1 차 식각의 10% 내지 15%의 시간동안 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.A method of manufacturing a semiconductor device, characterized in that the etching is performed for a time of 10% to 15% of the EPD primary etching at a pressure of 9 mTorr, a source power of 1000 W, a bias power of 0 W, a flow rate of Cl 2 of 80 sccm, and a flow rate of 10 sccm CHF 3. . 제 5항에 있어서,The method of claim 5, 상기 질화막을 증착하는 단계는 Depositing the nitride film 300Å의 질화막을 증착하는 것을 특징으로 하는 반도체 소자 방법.A 300 nm nitride film is deposited.
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