KR100647615B1

KR100647615B1 - Plasma display panel

Info

Publication number: KR100647615B1
Application number: KR1020040075481A
Authority: KR
Inventors: 홍종기; 강태경
Original assignee: 삼성에스디아이 주식회사
Priority date: 2004-09-21
Filing date: 2004-09-21
Publication date: 2006-11-23
Also published as: KR20060026657A

Abstract

본 발명은 비표시 영역에 배치된 전극 부분의 저항이 감소된 플라즈마 디스플레이 패널을 제공하는 것을 목적으로 하며, 이 목적을 달성하기 위하여, 본 발명은 화상을 표시하는 표시 영역과, 적어도 상기 표시 영역의 주변부에 형성되며, 화상을 표시하지 않는 비표시 영역을 구비하는 전면기판과, 상기 전면기판에 배치되며, 상기 표시 영역과 상기 비표시 영역을 가로질러 연장되는 유지전극들을 구비하고, 상기 비표시 영역으로 연장되어 배치된 상기 유지전극 부분의 적어도 일 부분이 단층 구조를 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널을 제공한다.SUMMARY OF THE INVENTION The present invention aims to provide a plasma display panel having reduced resistance of an electrode portion disposed in a non-display area, and in order to achieve this object, the present invention provides a display area for displaying an image and at least a portion of the display area. And a non-display area formed on the periphery of the front substrate, the front substrate including a non-display area that does not display an image, and sustain electrodes disposed on the front substrate and extending across the display area and the non-display area. Provided is a plasma display panel, wherein at least one portion of the sustain electrode portion, which extends in a predetermined direction, has a single layer structure.

Description

Plasma display panel {Plasma display panel}

도 1은 전면기판 상에 배치된 전극들을 도시한 부분 사시도이고,1 is a partial perspective view showing electrodes disposed on a front substrate;

도 2는 본 발명의 일 실시예에 따른 플라즈마 디스플레이 패널의 평면도이고,2 is a plan view of a plasma display panel according to an embodiment of the present invention;

도 3은 도 2의 플라즈마 디스플레이 패널의 부분 절개 분리 사시도이고,3 is a partially cutaway perspective view of the plasma display panel of FIG. 2;

도 4는 도 2에 도시된 전면기판 상에 배치된 전극들을 도시한 부분 확대 사시도이고,4 is a partially enlarged perspective view illustrating electrodes disposed on a front substrate of FIG. 2;

도 5는 도 4에 도시된 전면기판 상에 배치된 전극들을 나타내는 다른 실시예이고,FIG. 5 is another embodiment illustrating the electrodes disposed on the front substrate shown in FIG. 4;

도 6은 도 2의 플라즈마 디스플레이 패널을 구비하는 플라즈마 디스플레이 장치를 도시한 블록도이고,FIG. 6 is a block diagram illustrating a plasma display device including the plasma display panel of FIG. 2.

도 7은 단위 서브-필드에서 도 2의 플라즈마 디스플레이 패널의 일 방전셀에 배치된 전극들에 인가되는 신호들의 파형도이다.7 is a waveform diagram of signals applied to electrodes disposed in one discharge cell of the plasma display panel of FIG. 2 in a unit sub-field.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 플라즈마 디스플레이 패널 111 : 전면기판100: plasma display panel 111: front substrate

112 : 유지전극쌍 113 : 중간전극112: sustain electrode pair 113: intermediate electrode

115 : 제1유전체층 116 : 보호막115: first dielectric layer 116: protective film

121 : 배면기판 122 : 어드레스전극121: back substrate 122: address electrode

126 : 형광체 130 : 격벽126: phosphor 130: partition wall

133 : X전극 136 : Y전극133: X electrode 136: Y electrode

본 발명은 플라즈마 디스플레이 패널에 관한 것으로서, 더 상세하게는 비표시 영역에 배치된 전극 부분의 저항이 감소된 플라즈마 디스플레이 패널에 관한 것이다.The present invention relates to a plasma display panel, and more particularly, to a plasma display panel having a reduced resistance of an electrode portion disposed in a non-display area.

근래에 들어 종래의 음극선관 디스플레이 장치를 대체하는 것으로 주목받고 있는 플라즈마 디스플레이 패널(plasma display panel)은, 복수개의 전극이 형성된 두 기판 사이에 방전가스가 봉입된 후 방전 전압이 가해지고, 이로 인하여 발생되는 자외선에 의해 소정의 패턴으로 형성된 형광체가 여기되어 원하는 화상을 얻는 장치이다.Recently, a plasma display panel, which is drawing attention as a replacement of a conventional cathode ray tube display device, is discharged after a discharge gas is filled between two substrates on which a plurality of electrodes are formed. The phosphor formed in a predetermined pattern by the ultraviolet rays is excited to obtain a desired image.

도 1에 전면기판(111) 상에 형성된 유지전극(12)들이 도시되어 있다. 유지전극(12)들은 각각 투명전극(31)과 버스전극(32)을 구비한다. 여기에서 버스전극(32)은 전기 전도도가 우수한 물질을 이용하여 형성되는데, 일반적으로 2층 구조를 가진다. 상세히 설명하면, 전면기판(11) 상에는 투명전극(31)이 배치되며, 투명전극(31) 상에 버스전극(32)이 배치되는데, 버스전극(32)은 투명전극(31)으로부터 연속적으로 배치된 흑색의 제1층(32a)과 백색의 제2층(32b)을 구비한다. 특히, 흑색 의 제1층(32a)은 전방으로부터의 입사되는 가시광을 흡수하여 명실 콘트라스트를 향상시키기 위하여 배치된다. 그런데, 흑색의 제1층(32a)은 루테늄, 코발트, 망간 등과 같은 흑색 금속을 이용하여 형성되기 때문에, 은, 알루미늄, 금 등과 같은 금속을 이용하여 형성되는 제2층(32b)에 비하여 전기 전도도가 매우 낮다. 따라서, 화상이 표시되는 표시 영역(A)에 배치된 흑색의 제1층(32a)은 명실 콘트라스트를 향상시키는 기능을 수행하지만, 화상이 표시되지 않는 비표시 영역(B)에 배치된 흑색의 제1층(32a)은 오히려 버스전극(32)의 전기 저항을 증가시키는 문제점이 있다.In FIG. 1, sustain electrodes 12 formed on the front substrate 111 are illustrated. The sustain electrodes 12 each include a transparent electrode 31 and a bus electrode 32. The bus electrode 32 is formed of a material having excellent electrical conductivity, and generally has a two-layer structure. In detail, the transparent electrode 31 is disposed on the front substrate 11, and the bus electrode 32 is disposed on the transparent electrode 31, and the bus electrode 32 is continuously disposed from the transparent electrode 31. A black first layer 32a and a white second layer 32b. In particular, the black first layer 32a is arranged to absorb visible light incident from the front and to improve bright room contrast. However, since the black first layer 32a is formed using black metals such as ruthenium, cobalt, and manganese, the electrical conductivity is higher than that of the second layer 32b formed using metals such as silver, aluminum, and gold. Is very low. Accordingly, the black first layer 32a disposed in the display area A in which the image is displayed performs a function of improving the contrast of bright room, but the black agent disposed in the non-display area B in which the image is not displayed. The first layer 32a has a problem of increasing the electrical resistance of the bus electrode 32.

본 발명은 상기와 같은 문제점을 해결하기 위하여, 비표시 영역에 배치된 전극 부분의 저항이 감소된 플라즈마 디스플레이 패널을 제공하는 것을 목적으로 한다.In order to solve the above problems, an object of the present invention is to provide a plasma display panel having a reduced resistance of an electrode portion disposed in a non-display area.

상기와 같은 목적 및 그 밖의 목적을 달성하기 위하여, 본 발명은 화상을 표시하는 표시 영역과, 적어도 상기 표시 영역의 주변부에 형성되며, 화상을 표시하지 않는 비표시 영역을 구비하는 전면기판과, 상기 전면기판에 배치되며, 상기 표시 영역과 상기 비표시 영역을 가로질러 연장되는 유지전극들을 구비하고, 상기 비표시 영역으로 연장되어 배치된 상기 유지전극 부분의 적어도 일 부분이 단층 구조를 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널을 제공한다.In order to achieve the above objects and other objects, the present invention provides a front substrate comprising a display area for displaying an image, a non-display area formed at least at the periphery of the display area, and not displaying an image; And sustain electrodes disposed on the front substrate and extending across the display area and the non-display area, wherein at least one portion of the sustain electrode part extended to the non-display area has a single layer structure. A plasma display panel is provided.

본 발명에 있어서, 상기 플라즈마 디스플레이 패널은 상기 쌍을 이루는 유지전극들 사이에 각각 배치되며, 상기 표시 영역과 상기 비표시 영역을 가로질러 연 장되는 중간전극을 더 구비하고, 상기 비표시 영역으로 연장되어 배치된 상기 중간전극 부분의 적어도 일 부분이 단층 구조인 것이 바람직하다.In an embodiment, the plasma display panel further includes an intermediate electrode disposed between the pair of sustain electrodes, the intermediate electrode extending across the display area and the non-display area, and extending to the non-display area. Preferably, at least one portion of the intermediate electrode portion arranged is a single layer structure.

이어서, 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명한다.Next, an embodiment of the present invention will be described in detail with reference to the drawings.

도 2 내지 도 4를 참조하면, 본 발명의 바람직한 일 실시예에 따른 교류형 플라즈마 디스플레이 패널(100)이 도시되어 있다. 도 2는 플라즈마 디스플레이 패널(100)의 평면도이고, 도 3은 도 2의 플라즈마 디스플레이 패널(100)의 부분 절개 분해 사시도이고, 도 4는 도 3에 도시된 전면기판(111) 상에 배치된 전극들(113, 133, 136)의 부분 확대 사시도이다.2 to 4, an AC plasma display panel 100 according to an exemplary embodiment of the present invention is illustrated. 2 is a plan view of the plasma display panel 100, FIG. 3 is a partially cutaway exploded perspective view of the plasma display panel 100 of FIG. 2, and FIG. 4 is an electrode disposed on the front substrate 111 shown in FIG. 3. A partial enlarged perspective view of the fields 113, 133, and 136.

도 2 및 도 3을 참조하면, 플라즈마 디스플레이 패널(100)은 크게 상판(150)과 이와 평행하게 결합되는 하판(160)을 구비한다. 상판(150)과 하판(160)이 겹치는 영역인 공통 영역의 중앙측에는 표시 영역(D)이 형성된다. 표시 영역(D)은 플라즈마 방전에 의하여 화상이 표시되는 영역을 의미한다. 또한, 표시 영역(D)을 제외한 상판(150) 및 하판(160)의 다른 부분은 비표시 영역(N)에 해당되는데. 비표시 영역(N)은 표시 영역(D)의 외곽측에 위치되어 화상이 표시되지 않는 영역에 해당한다. 비표시 영역(N) 중에서 상판과 하판이 겹쳐지는 부분에는, 표시 영역(D)을 둘러싸도록 프릿(frit)과 같은 밀봉 부재(180)가 형성되어 상판(150)과 하판(160) 사이를 결합시켜 밀봉하고 있다. 또한, 비표시 영역(N) 중에서 상판(150)과 하판(160)이 겹쳐지지 않는 부분에는, 일반적으로 전극들의 단자부들이 배치된다. 상세히 설명하면, 상판의 좌우측 가장자리 부분들(Na, Nb)에는 X전극(133)들, Y전극 (136)들 및 중간전극(113)들의 단자부들(133a, 136a, 113a)이 각각 배치되며, 하판의 상하측 가장자리 부분들(Nc, Nd)에는 어드레스전극(122)들의 단자부(미도시)들이 배치되는데, 이러한 단자부들은 FPCB(flexible printed circuit board) 등의 연결 케이블(미도시)에 의하여 플라즈마 디스플레이 패널을 구동하는 구동회로기판과 전기적으로 연결된다. 전극들의 자세한 사항에 대해서는 후술하도록 한다.2 and 3, the plasma display panel 100 includes a top plate 150 and a bottom plate 160 coupled in parallel therewith. The display area D is formed at the center of the common area, which is an area where the upper plate 150 and the lower plate 160 overlap. The display area D means an area where an image is displayed by plasma discharge. In addition, other portions of the upper plate 150 and the lower plate 160 except the display area D correspond to the non-display area N. FIG. The non-display area N is located on the outer side of the display area D and corresponds to an area where no image is displayed. In the non-display area N, the upper and lower plates overlap with each other, and a sealing member 180 such as a frit is formed to surround the display area D so as to couple between the upper plate 150 and the lower plate 160. I seal it. In addition, terminal portions of the electrodes are generally disposed in the non-display area N where the upper plate 150 and the lower plate 160 do not overlap. In detail, the terminal portions 133a, 136a, and 113a of the X electrodes 133, the Y electrodes 136, and the intermediate electrodes 113 are disposed on the left and right edge portions Na and Nb of the upper plate, respectively. Terminal portions (not shown) of the address electrodes 122 are disposed on upper and lower edge portions Nc and Nd of the lower plate, and the terminal portions are connected to a plasma display by a connection cable (not shown) such as a flexible printed circuit board (FPCB). It is electrically connected to the driving circuit board for driving the panel. Details of the electrodes will be described later.

상판(150)에 구비된 전면기판(111)과 하판(160)에 구비된 배면기판(121) 사이에는 격벽(130)에 의하여 복수개의 방전셀(170)들이 구획되어 있다. 격벽(130)은 방전셀(170) 사이의 광학적 크로스토크를 방지하는 기능을 수행하며, 본 실시예에서 격벽(130)은 사각형의 횡단면들 가지는 방전셀(170)들을 구획한다. 하지만, 격벽(130)은 복수의 방전공간을 형성할 수 있는 한, 다양한 패턴의 격벽들, 예컨대 스트라이프 등과 같은 개방형 격벽은 물론, 와플, 매트릭스, 델타 등과 같은 폐쇄형 격벽으로 될 수 있다. 또한, 폐쇄형 격벽은, 방전공간의 횡단면이, 삼각형, 사각형, 오각형 등의 다각형, 또는 원형, 타원형 등으로 되도록 형성될 수 있다. A plurality of discharge cells 170 are partitioned by the partition wall 130 between the front substrate 111 provided on the upper plate 150 and the rear substrate 121 provided on the lower plate 160. The partition wall 130 functions to prevent optical crosstalk between the discharge cells 170. In the present embodiment, the partition wall 130 partitions the discharge cells 170 having rectangular cross sections. However, the barrier rib 130 may be a barrier rib of various patterns, for example, a closed barrier rib such as a waffle, a matrix, a delta, or the like, as long as a plurality of discharge spaces can be formed. In addition, the closed partition wall may be formed such that the cross section of the discharge space becomes a polygon such as a triangle, a square, a pentagon, or a circle, an ellipse, or the like.

전면기판(111)에는 다수개의 유지전극쌍(112)들이 배치되어 있다. 이 때 전면기판(111)은 유리를 주재료로 한 투명한 재료로 형성되는 것이 일반적이다.A plurality of sustain electrode pairs 112 are disposed on the front substrate 111. In this case, the front substrate 111 is generally formed of a transparent material mainly made of glass.

유지전극쌍(112)은 유지 방전을 일으키기 위하여 전면기판(111)의 배면에 형성된 한 쌍의 유지전극들(133, 136)을 의미하고, 전면기판(111)에는 이러한 유지전극쌍(112)들이 소정의 간격으로 평행하게 배열되어 있다. 이 유지전극쌍(112)들 중 일 유지전극은 X전극(133)이고, 다른 유지전극은 Y전극(136)이다. 본 실시예에서는, 유지전극쌍(112)들이 전면기판(111)의 배면에 배치되지만, 유지전극쌍의 배치 위치는 이에 한정되지 않는다. 예를 들면, 유지전극쌍들은 전면기판의 배면으로부터 소정의 간격으로 이격되어 배치될 수 있다. 다만, 유지전극쌍들은 전면기판으로부터 동일한 레벨(level)에 배치되는 것이 바람직하다.The sustain electrode pair 112 refers to a pair of sustain electrodes 133 and 136 formed on the rear surface of the front substrate 111 to cause sustain discharge, and the sustain electrode pair 112 is formed on the front substrate 111. It is arranged in parallel at predetermined intervals. One of the sustain electrode pairs 112 is the X electrode 133 and the other sustain electrode is the Y electrode 136. In the present embodiment, the sustain electrode pairs 112 are disposed on the rear surface of the front substrate 111, but the arrangement position of the sustain electrode pairs is not limited thereto. For example, the sustain electrode pairs may be spaced apart from the rear surface of the front substrate at predetermined intervals. However, the sustain electrode pairs are preferably disposed at the same level from the front substrate.

X전극(133) 및 Y전극(136)의 각각은 투명전극(131, 134) 및 버스전극(132, 135)을 구비하고 있다. 투명전극(131, 134)은 방전을 일으킬 수 있는 도전체이면서 형광체(126)로부터 방출되는 빛이 전면기판(111)으로 나아가는 것을 방해하지 않는 투명한 재료로 형성되는데, 이와 같은 재료로서는 ITO(indium tin oxide) 등이 있다. 도 4를 참조하면, 본 실시예에서 X전극의 투명전극(131)과 Y전극의 투명전극(134)은, 표시 영역(D)을 가로질러 연장되는데, 상기 투명전극들(131, 134)은 표시 영역(D)으로부터 소정의 길이만큼 비표시 영역(N)으로 연장되어 형성될 수 있다.Each of the X electrode 133 and the Y electrode 136 includes transparent electrodes 131 and 134 and bus electrodes 132 and 135. The transparent electrodes 131 and 134 are formed of a transparent material which is a conductor capable of causing a discharge and does not prevent the light emitted from the phosphor 126 from advancing to the front substrate 111. Such a material is indium tin (ITO). oxide). Referring to FIG. 4, in the present embodiment, the transparent electrode 131 of the X electrode and the transparent electrode 134 of the Y electrode extend across the display area D, and the transparent electrodes 131 and 134 The display area D may extend from the display area D to the non-display area N by a predetermined length.

그런데, 상기 ITO와 같은 투명한 도전체는 일반적으로 그 저항이 크고, 따라서 투명전극(131, 134)으로만 유지전극(133, 136)을 형성하면 그 길이방향으로의 전압강하가 커서 구동전력이 많이 소비되고 응답속도가 늦어지는바, 이를 개선하기 위하여 상기 투명전극(131, 134) 상에는 전기 전도도가 우수하고 좁은 폭으로 형성되는 버스전극(132, 135)이 배치된다. X전극의 버스전극(132)은 표시 영역(D)을 가로질러 연장되며, 좌측의 비표시 영역(Nb)에 단자부(133a)들이 형성되고, Y전극의 버스전극(135)은 표시 영역(D)을 가로질러 연장되며, 우측의 비표시 영역(Na)에 단자부(136a)들이 형성된다.However, transparent conductors such as ITO generally have a large resistance, and thus, when the sustain electrodes 133 and 136 are formed only by the transparent electrodes 131 and 134, the voltage drop in the longitudinal direction is large, so that the driving power is large. Since the consumption speed is slow and the response speed is improved, bus electrodes 132 and 135 having excellent electrical conductivity and a narrow width are disposed on the transparent electrodes 131 and 134. The bus electrode 132 of the X electrode extends across the display area D, the terminal portions 133a are formed in the non-display area Nb on the left side, and the bus electrode 135 of the Y electrode is the display area D. ), And terminal portions 136a are formed in the non-display area Na on the right side.

본 실시예의 각 버스전극(132, 135)의 일 부분(Fa, Ga)은 단층 구조를, 다른 부분(Fb, Gb)은 2층 구조를 가진다. 도 4에 도시된 바와 같이, 각 버스전극(132, 135)에서 단층 구조를 가지는 부분(Fa, Ga)은 비표시 영역(N)에 형성된 전극의 일 부분으로서, 단자부(133a, 136a)로부터 소정의 길이만큼 단층 구조를 가지도록 형성된다. 단층 구조를 가지는 버스전극 부분(Fa, Ga)은 도전성이 우수한 금속 재료를 이용하여 형성되는데, 일반적으로 은(Ag), 알루미늄(Al), 또는 금(Au)과 같은 백색 금속을 포함하는 재료로 형성되므로, 백색층이라고 불린다.One portion Fa and Ga of each of the bus electrodes 132 and 135 of this embodiment has a single layer structure, and the other portions Fb and Gb have a two layer structure. As shown in FIG. 4, portions Fa and Ga having a single layer structure in each bus electrode 132 and 135 are a portion of an electrode formed in the non-display area N, and are defined from the terminal portions 133a and 136a. It is formed to have a single layer structure as long as. The bus electrode portions Fa and Ga having a single layer structure are formed using a metal material having excellent conductivity, and generally include a white metal such as silver (Ag), aluminum (Al), or gold (Au). Since it is formed, it is called a white layer.

각 버스전극(132, 135)에서 단층 구조를 가지는 부분을 제외한 부분(Fb, Gb)은 2층 구조를 가진다. 즉, 상기 2층 구조는 투명전극(131, 134) 상에 배치된 제1층(132a, 135a)과, 제1층(132a, 135a) 상에 배치된 제2층(132b, 135b)을 의미한다. 제1층(132a, 135a)은 암색의 도전성 금속 재료를 이용하여 형성되는데, 전방으로부터 입사되는 가시광을 흡수하여 명실 콘트라스트를 향상시킨다. 상기 제1층(132a, 135a)은 루테늄(Ru), 코발트(Co), 또는 망간(Mn)을 포함하는 재료를 이용하여 형성되며, 일반적으로 암색층으로 불린다. 제2층(132b, 135b)은 제1층(132a, 135a)보다 도전성이 우수한 금속 재료를 이용하여 형성되는데, 일반적으로 은(Ag), 알루미늄(Al), 또는 금(Au)과 같은 백색 금속을 포함하는 재료로 형성되므로, 백색층이라고 불린다. 여기에서, 버스전극의 제1층(132a, 135a)은 명실 콘트라스트를 향상시키는 기능을 수행하고, 제2층(132b, 135b)은 전기 전도도 향상을 위하여 배치된다.The portions Fb and Gb of the bus electrodes 132 and 135 except the portion having the single layer structure have a two layer structure. That is, the two-layer structure means first layers 132a and 135a disposed on the transparent electrodes 131 and 134 and second layers 132b and 135b disposed on the first layers 132a and 135a. do. The first layers 132a and 135a are formed using a dark conductive metal material, which absorbs visible light incident from the front to improve clear room contrast. The first layers 132a and 135a are formed using a material including ruthenium (Ru), cobalt (Co), or manganese (Mn), and are generally called dark layers. The second layers 132b and 135b are formed using a metal material that is more conductive than the first layers 132a and 135a. Generally, a white metal such as silver (Ag), aluminum (Al), or gold (Au) is used. Since it is formed of a material containing, it is called a white layer. Here, the first layers 132a and 135a of the bus electrode perform a function of improving bright room contrast, and the second layers 132b and 135b are disposed to improve electrical conductivity.

2층 구조를 가지는 버스전극 부분(Fb, Gb)과 단층 구조를 가지는 버스전극 부분(Fa, Ga)은 별도로 형성될 수 있으나, 2층 구조를 가지는 버스전극 부분(Fb, Gb)의 제2층(132b, 135b)을 형성할 때, 단층 구조를 가지는 버스전극 부분(Fa, Ga) 을 일체로 형성하는 것이 바람직하다. 따라서, 버스전극의 백색층(132b, 135b)은 표시 영역(D)을 가로질러, 비표시 영역(N)까지 연장됨으로써, 단자부(133a, 136a)를 형성한다. 이 때, 암색층(132a, 135a)은 주로 표시 영역(D)에 배치된다. 하지만 사용자가 플라즈마 디스플레이 패널을 사선으로 볼 경우, 비표시 영역(N)에 배치된 백색층에 의한 가시광 반사를 없애기 위하여, 비표시 영역(N)으로 소정의 길이만큼 연장되는 것이 바람직하다. 다만, 도 5에 도시된 바와 같이, 비표시 영역(N)의 전기 전도성 향상을 위하여 표시 영역(D)에만 암색층(132a, 135a)을 형성하는 것도 가능하다.The bus electrode portions Fb and Gb having the two-layer structure and the bus electrode portions Fa and Ga having the single layer structure may be formed separately, but the second layer of the bus electrode portions Fb and Gb having the two-layer structure may be formed separately. When forming 132b and 135b, it is preferable to integrally form bus electrode portions Fa and Ga having a single layer structure. Accordingly, the white layers 132b and 135b of the bus electrode extend across the display area D to the non-display area N, thereby forming the terminal portions 133a and 136a. At this time, the dark layers 132a and 135a are mainly disposed in the display area D. FIG. However, when the user views the plasma display panel diagonally, in order to eliminate reflection of visible light by the white layer disposed in the non-display area N, the user preferably extends the non-display area N by a predetermined length. However, as shown in FIG. 5, the dark layers 132a and 135a may be formed only in the display area D to improve the electrical conductivity of the non-display area N. FIG.

이러한 투명전극들(131, 134) 및 버스전극들(132, 135)은 포토에칭법, 포토리소그라피법 등을 이용하여 형성한다. 또한, 본 실시예의 버스전극(132, 135)에서, 단층 구조를 가지는 부분을 제외한 부분(Fb, Gb)은 2층 구조를 가지도록 형성되어 있으나, 이에 한정되지 않고 3층 이상의 복층 구조를 가질 수 있다.The transparent electrodes 131 and 134 and the bus electrodes 132 and 135 are formed using a photo etching method, a photolithography method, or the like. In addition, in the bus electrodes 132 and 135 of the present exemplary embodiment, the portions Fb and Gb except the one having a single layer structure are formed to have a two-layer structure, but are not limited thereto. have.

쌍을 이루는 X전극(133)과 Y전극(136) 사이에는 중간전극(113)이 배치되어 있다. 중간전극(113)은 제1유전체층(114)의 배면 상에 형성되며, X전극(133) 및 Y전극(136)과 평행하도록 방전셀(170)들을 가로질러 일 방향으로 연장된다. 또한, 중간전극(113)은 쌍을 이루는 X전극(133)과 Y전극(136)으로부터 실질적으로 동일한 거리로 이격되어 배치되는 것이 바람직하다.An intermediate electrode 113 is disposed between the paired X electrode 133 and the Y electrode 136. The intermediate electrode 113 is formed on the rear surface of the first dielectric layer 114 and extends in one direction across the discharge cells 170 to be parallel to the X electrode 133 and the Y electrode 136. In addition, the intermediate electrode 113 is preferably spaced apart from the pair of the X electrode 133 and the Y electrode 136 by substantially the same distance.

중간전극(113)도 투명전극(114) 및 버스전극(115)을 구비한다. 중간전극들의 버스전극(115)들은 표시 영역(D)을 가로질러, 우측의 비표시 영역(Na)에 단자부(113a)들이 형성된다. 도 4에 도시된 바와 같이, 각 버스전극(115)에서 단층 구조 를 가지는 부분(Ha)은 비표시 영역(N)에 형성된 전극의 일 부분으로서, 단자부(113a)로부터 소정의 길이만큼 단층 구조를 가지도록 형성된다. 또한, 각 버스전극(115)에서 단층 구조를 가지는 부분을 제외한 부분(Hb)은 2층 구조를 가진다. 즉, 상기 2층 구조는 투명전극(114) 상에 배치된 제1층(115a)과, 제1층(115a) 상에 배치된 제2층(115b)을 의미한다. 단층 구조를 가지는 중간전극의 버스전극 부분(Ha)과, 2층 구조를 가지는 버스전극 부분(Hb)에 관한 사항은 전술한 Y전극들의 버스전극(135)들과 동일 또는 유사하므로 여기서는 생략한다.The intermediate electrode 113 also includes a transparent electrode 114 and a bus electrode 115. The bus electrodes 115 of the intermediate electrodes cross the display area D, and terminal portions 113a are formed in the non-display area Na on the right side. As shown in FIG. 4, a portion Ha having a single layer structure in each bus electrode 115 is a portion of an electrode formed in the non-display area N, and the single layer structure is formed from the terminal portion 113a by a predetermined length. It is formed to have. In addition, the portion Hb of each bus electrode 115 except for the portion having a single layer structure has a two layer structure. That is, the two-layer structure means the first layer 115a disposed on the transparent electrode 114 and the second layer 115b disposed on the first layer 115a. The matters relating to the bus electrode portion Ha of the intermediate electrode having a single layer structure and the bus electrode portion Hb having a two-layer structure are the same as or similar to those of the bus electrodes 135 of the Y electrodes described above, and thus are omitted here.

이러한 중간전극(113)은 X전극(133) 및 Y전극(136)과 레벨을 달리하여 배치될 수 있으나, 전극 형성 공정을 동일 공정에 수행하기 위하여 X전극(133) 및 Y전극(136)과 전면기판(111)으로부터 동일 레벨에 배치되는 것이 바람직하다. The intermediate electrode 113 may be disposed at different levels from the X electrode 133 and the Y electrode 136, but the X electrode 133 and the Y electrode 136 may be disposed to perform the electrode forming process in the same process. It is preferable to be disposed at the same level from the front substrate 111.

전면기판(111)에는 유지전극쌍(112)들 및 중간전극(113)들을 매립하도록 제1유전체층(115)이 형성되어 있다. 제1유전체층(115)은, 방전 시 인접한 유지전극들(133, 136) 및 중간전극(113) 간에 직접 통전되는 것과 양이온 또는 전자가 유지전극들(133, 136) 및 중간전극(113)들에 직접 충돌하여 전극들(133, 136, 113)을 손상시키는 것을 방지하면서도, 전하를 유도하여 벽전하를 축적할 수 있는 유전체로 형성되는데, 이와 같은 유전체로서는 PbO, B₂O₃, SiO₂ 등이 있다.The first dielectric layer 115 is formed on the front substrate 111 to fill the sustain electrode pairs 112 and the intermediate electrodes 113. The first dielectric layer 115 may be directly energized between adjacent sustain electrodes 133 and 136 and the intermediate electrode 113 during discharge, and positive or negative electrons may be applied to the sustain electrodes 133 and 136 and the intermediate electrode 113. While preventing direct damage by damaging the electrodes 133, 136, 113, it is formed of a dielectric that can accumulate wall charges by inducing charges, such as PbO, B ₂ O ₃ , SiO _2, etc. have.

제1유전체층(115)을 덮도록 보호층(116)이 형성되어 있다. 보호층(116)은, 방전시 양이온과 전자가 제1유전체층(115)에 충돌하여 제1유전체층(115)이 손상되는 것을 방지한다. 또한, 보호층(116)은 방전시 2차전자를 다량으로 방출하여, 플 라즈마 방전을 원활하게 한다. 이러한 기능을 수행하는 보호층(116)은 2차전자 방출 계수가 높고, 가시광 투과율이 높은 물질을 이용하여 형성된다.The protective layer 116 is formed to cover the first dielectric layer 115. The protective layer 116 prevents cations and electrons from colliding with the first dielectric layer 115 during the discharge and damaging the first dielectric layer 115. In addition, the protective layer 116 emits a large amount of secondary electrons during discharge, thereby smoothing plasma discharge. The protective layer 116 performing this function is formed using a material having a high secondary electron emission coefficient and a high visible light transmittance.

보호층(116)으로는 제1유전체층 상에 MgO를 포함하는 물질을 박막으로 형성한다. 이러한 보호층(116)은 상판(150)의 다른 공정이 완료된 후에, 주로 스퍼터링, 전자빔 증착법으로 형성된다. As the protective layer 116, a material including MgO is formed on the first dielectric layer as a thin film. The protective layer 116 is mainly formed by sputtering or electron beam deposition after other processes of the upper plate 150 are completed.

배면기판(121)의 전면에는, 단위 방전셀(170)에서 X전극(133), Y전극(136) 및 중간전극(113)과 교차하는 어드레스전극(122)들이 배치되어 있다. 어드레스전극(122)들은 X전극(133)과 Y전극(136) 간의 유지-방전을 보다 용이하게 하기 위한 어드레스방전을 일으키기 위한 것으로서, 보다 구체적으로는 유지-방전이 일어나기 위한 전압을 낮추는 역할을 한다. 상기에서, 어드레스방전은 중간전극(113)과 어드레스전극(122) 간에 일어나는 방전이다. On the front surface of the back substrate 121, address electrodes 122 intersecting with the X electrode 133, the Y electrode 136, and the intermediate electrode 113 are disposed in the unit discharge cell 170. The address electrodes 122 are intended to cause an address discharge to facilitate sustain-discharge between the X electrode 133 and the Y electrode 136. More specifically, the address electrodes 122 serve to lower a voltage for sustain-discharge. . In the above, the address discharge is a discharge occurring between the intermediate electrode 113 and the address electrode 122.

이렇게 배치된 한 쌍의 X전극(133), Y전극(136) 및 중간전극(113)과, 이와 교차하는 어드레스전극(122)에 의하여 이루어지는 공간이 단위 방전셀(170)로서 하나의 방전부를 형성하게 된다.The space formed by the pair of X electrodes 133, Y electrodes 136, and the intermediate electrode 113, and the address electrode 122 intersecting the same, forms one discharge unit as the unit discharge cells 170. Done.

배면기판(121) 상에는 어드레스전극(122)을 매립하도록 제2유전체층(125)이 형성되어 있다. 제2유전체층(125)은 방전시 양이온 또는 전자가 어드레스전극(122)에 충돌하여 어드레스전극(122)을 손상시키는 것을 방지하면서도 전하를 유도할 수 있는 유전체로서 형성되는데, 이와 같은 유전체로서는 PbO, B₂O₃, SiO₂ 등이 있다.The second dielectric layer 125 is formed on the rear substrate 121 to fill the address electrode 122. The second dielectric layer 125 is formed as a dielectric that can induce charge while preventing cations or electrons from colliding with the address electrode 122 during discharge and damaging the address electrode 122. Such dielectrics include PbO and B ₂ O ₃ , SiO ₂ and the like.

방전셀(170)을 구획하는 격벽(130) 사이의 제2유전체층(125) 전면에는 적색 발광, 녹색발광, 청색발광 형광체층(126)이 형성되어 있다. 또한, 격벽(130)의 측면에도 각 방전셀에 해당하는 적색발광, 녹색발광, 청색발광 형광체층(126)이 형성되어 있다.Red light emission, green light emission, and blue light emission phosphor layers 126 are formed on the entire surface of the second dielectric layer 125 between the partition walls 130 partitioning the discharge cells 170. In addition, red, green, and blue light emitting phosphor layers 126 corresponding to the respective discharge cells are formed on the side surfaces of the partition wall 130.

이러한 형광체층(126)은 자외선을 받아 가시광선을 발생하는 성분을 가지는데, 적색 방전셀에 형성된 적색발광 형광체층은 Y(V,P)O₄:Eu 등과 같은 형광체를 포함하고, 녹색 방전셀에 형성된 적색발광 형광체층은 Zn₂SiO₄:Mn 등과 같은 형광체를 포함하며, 청색 방전셀에 형성된 청색발광 형광체층은 BAM:Eu 등과 같은 형광체를 포함한다.The phosphor layer 126 has a component that generates ultraviolet light by receiving ultraviolet rays. The red phosphor layer formed in the red discharge cell includes a phosphor such as Y (V, P) O ₄ : Eu, and the green discharge cell. The red light emitting phosphor layer formed on the substrate includes a phosphor such as Zn ₂ SiO ₄ : Mn, and the blue light emitting phosphor layer formed on the blue discharge cell includes a phosphor such as BAM: Eu.

또한, 상기 방전셀(170)들에는 네온(Ne), 크세논(Xe) 등이 혼합된 방전 가스가 채워진다.In addition, the discharge cells 170 are filled with a discharge gas in which neon (Ne), xenon (Xe), and the like are mixed.

본 발명의 일 실시예에 따른 플라즈마 디스플레이 패널(100)을 구비하는 플라즈마 디스플레이 장치(200)는 도 6에 도시된 바와 같이, 전술한 플라즈마 디스플레이 패널(100), 영상 처리부(256), 논리 제어부(262), 어드레스 구동부(223), X 구동부(224), Y 구동부(225) 및 M 구동부(226)를 포함한다. 도 6에서는 다수개의 라인들을 형성하는 X전극(133)들, Y전극(136)들 및 중간전극(113)들이 도시되어 있다. As shown in FIG. 6, the plasma display apparatus 200 including the plasma display panel 100 according to an exemplary embodiment of the present invention includes the above-described plasma display panel 100, an image processor 256, and a logic controller ( 262, an address driver 223, an X driver 224, a Y driver 225, and an M driver 226. In FIG. 6, X electrodes 133, Y electrodes 136, and intermediate electrodes 113 forming a plurality of lines are illustrated.

플라즈마 디스플레이 패널(100)의 구동 시, Y전극(136)들에는 동일한 전기적 신호가 인가되기 때문에, Y전극(136)들은 전기적으로 공통으로 연결된다. X전극들(133)들도 Y전극(136)들과 유사하게, 공통된 신호들이 인가되기 때문에 전기적으로 공통으로 연결된다. 그러나, 중간전극들(113)들에는 각각 독립적인 신호들이 인가되기 때문에, 중간전극들(113)은 서로 이격되어 연장되다가, 중간전극 구동부(226)에 연결된다.Since the same electrical signal is applied to the Y electrodes 136 when the plasma display panel 100 is driven, the Y electrodes 136 are electrically connected in common. Similarly to the Y electrodes 136, the X electrodes 133 are electrically connected in common because common signals are applied. However, since independent signals are applied to the intermediate electrodes 113, the intermediate electrodes 113 extend apart from each other and are connected to the intermediate electrode driver 226.

여기에서의 단위 방전셀(170)에서 각 전극들(113, 122, 133, 136)의 실질적인 배치 위치 및 형상은 전술한 도 3 및 도 4의 중간전극(113), 어드레스전극(122), X전극(133) 및 Y전극(136)과 동일하다.In the unit discharge cell 170, the positions and shapes of the electrodes 113, 122, 133, and 136 are substantially positioned at the intermediate electrodes 113, the address electrodes 122, and the X of FIGS. 3 and 4. Same as the electrode 133 and the Y electrode 136.

영상 처리부(256)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(262)는 영상 처리부(256)로부터의 내부 영상 신호에 따라 구동 제어 신호들(S_A, S_X,S_Y,S_M)을 발생시킨다.The image processing unit 256 converts an external analog image signal into a digital signal to convert an internal image signal, for example, 8 bits of red (R), green (G), and blue (B) image data, a clock signal, vertical and horizontal, respectively. Generate sync signals. The logic controller 262 controls the driving control signals S _A , S _X , and _A according to an internal image signal from the image processor 256. S _Y , S _M ) is generated.

도 6 및 도 7에서 참조부호 S_A는 어드레스전극(122)에 인가되는 구동 신호를, S_X은 X전극(133)에 인가되는 구동 신호를, S_Y는 Y전극(136)에 인가되는 구동 신호를, S_M은 중간전극(113)에 인가되는 구동 신호를 가리킨다.6 and 7, reference numeral S _A denotes a drive signal applied to the address electrode 122, S _X denotes a drive signal applied to the X electrode 133, and S _Y denotes a drive applied to the Y electrode 136. The signal S _M indicates a drive signal applied to the intermediate electrode 113.

어드레스 구동부(223)는, 논리 제어부(262)로부터의 구동 제어 신호들(S_A, S_X,S_Y,S_M) 중에서 어드레스 구동 신호(S _A)를 처리하여 디스플레이 데이터 신호들을 발생시키고, 발생된 디스플레이 데이터 신호들을 어드레스전극(122)들에 인가한다. X 구동부(224)는 논리 제어부(262)로부터의 구동 제어 신호들(S_A, S_X,S_Y,S_M) 중에서 X 구동 제어 신호(S_X)를 처리하여 X전극(133)들에 인가한다. 또한, Y 구동부(225)는 논리 제어부(262)로부터의 구동 제어 신호들(S_A, S_X,S_Y,S_M) 중에서 Y 구동 제어 신호(S_Y)를 처리하여 Y전극(136)들에 인가하고, M 구동부(226)는 논리 제어부(262)로부터의 구동 제어 신호들(S_A, S_X,S_Y,S _M) 중에서 M 구동 제어 신호(S_M)를 처리하여 중간전극(113)들에 인가한다.The address driver 223 may include driving control signals S _A , S _X , and _A from the logic controller 262. S _Y , The address driving signal S _A is processed in S _M to generate display data signals, and the generated display data signals are applied to the address electrodes 122. The X driver 224 may drive driving signals S _A , S _X , from the logic controller 262. S _Y , S _M) processes the X driving control signal _(X S) in to be applied to the X electrode 133. The In addition, the Y driver 225 may drive driving signals S _A , S _X , from the logic controller 262. S _Y , The S _M driving control signal S _Y is processed and applied to the Y electrodes 136, and the M driving unit 226 receives the driving control signals S _A , S _X , and S from the logic controller 262. S _Y , S _M) from among processes the M drive control signal (S _M) is applied to the intermediate electrode 113.

도 7은 단위 서브-필드(SF)에서 플라즈마 디스플레이 패널(100)의 일 방전셀(170)들에 배치된 전극들(113, 122, 133, 136)에 인가되는 신호들의 파형도를 보여준다. 모든 단위 프레임들 각각은 시분할 계조 디스플레이를 실현하기 위하여 8개의 서브필드들로 분할된다. 또한, 각 서브필드(SF)는 리셋팅 시간(R), 어드레싱 시간(A), 및 유지-방전 시간(S)으로 분할된다.FIG. 7 is a waveform diagram of signals applied to electrodes 113, 122, 133, and 136 disposed in one discharge cells 170 of the plasma display panel 100 in a unit sub-field SF. Each of all unit frames is divided into eight subfields to realize time division gray scale display. In addition, each subfield SF is divided into a reset time R, an addressing time A, and a sustain-discharge time S. FIG.

도 7을 참조하면, 단위 서브필드(SF)의 리셋팅 시간(R)에는 중간전극(113)에 상승램프가 인가되면서 방전이 발생하고, 이후 하강램프가 인가되면서 소거방전이 발생하여, 플라즈마 디스플레이 패널(100) 전체에 리셋방전이 일어나, 방전셀(170)들 전체의 벽전하 상태가 균일화된다. 이를 상세하게 살펴보면, 어드레스전극(122) 및 Y전극(136)에는 제1전압(V_G)인 접지 전압이 인가된다. 중간전극(113)에 인가되는 전압은, 먼저 제2전압(V_SET+V_S)으로 상승한 후에, 제1전압(V_G)까지 감소된다. 이 때 X전극(133)에는 처음에 제1전압(V_G)이 인가되다가, 중간전극(113)이 제2전압(V_SET+V_S)에서 제1전압(V_G)으로 감소되는 동안에는 제3전압(V _S)인 유지 전압이 인 가된다.Referring to FIG. 7, during the reset time R of the unit subfield SF, a discharge is generated while the rising lamp is applied to the intermediate electrode 113, and then an erasing discharge is generated while the falling lamp is applied. Reset discharge occurs in the entire panel 100, and the wall charge state of the entire discharge cells 170 is uniform. In detail, the ground voltage, which is the first voltage V _G , is applied to the address electrode 122 and the Y electrode 136. The voltage applied to the intermediate electrode 113 first rises to the second voltage V _SET + V _S and then decreases to the first voltage V _G. At this time, the first voltage V _G is first applied to the X electrode 133, and while the intermediate electrode 113 is reduced from the second voltage V _SET + V _S to the first voltage V _G , the first voltage V _G is applied. A sustain voltage of 3 voltage (V _S ) is applied.

각 어드레싱 시간(A)에서는, 어드레스전극(122)에 어드레스 전압(V_A)의 디스플레이 데이터 펄스들이 인가됨과 동시에, 제3전압(V_S)보다 낮은 주사 전압(V_SCAN)으로 바이어싱된 중간전극(113)에 제1전압(V_G)의 주사 펄스가 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 디스플레이 데이터 펄스들이 인가되면 어드레스 방전에 의하여 벽전하들이 형성된다. 따라서, 어드레스 방전 결과, X전극(133), 중간전극(113) 및 Y전극(136)에는 벽전하가 쌓이게 된다. 다만, 어드레스 방전이 불필요한 방전셀들에서는 디스플레이 데이터 펄스가 인가되지 않기 때문에, 방전셀에서 벽전하들이 형성되지 않는다.At each addressing time A, an intermediate electrode biased with the scan voltage V _SCAN lower than the third voltage V _S while the display data pulses of the address voltage V _A are applied to the address electrode 122. The scan pulse of the first voltage V _G is applied to 113. Accordingly, when high-level display data pulses are applied while the scan pulse is applied, wall charges are formed by the address discharge. Therefore, as a result of the address discharge, wall charges are accumulated on the X electrode 133, the intermediate electrode 113, and the Y electrode 136. However, since the display data pulse is not applied to the discharge cells for which address discharge is unnecessary, wall charges are not formed in the discharge cells.

각 유지-방전 시간(S)에서는, 모든 X전극(133) 및 Y전극(136)에 유지-방전 펄스가 교호하게 인가되어, 상응하는 어드레싱 시간(A)에서 벽전하들이 형성된 경우에 유지 방전을 일으킨다. 이 때, 중간전극(131)과 어드레스전극(122)은 각각 제3전압(V_S) 및 제1전압(V_G)으로 바이어싱된다.At each sustain-discharge time S, sustain-discharge pulses are alternately applied to all the X electrodes 133 and the Y electrodes 136, so that sustain discharges are generated when wall charges are formed at the corresponding addressing time A. FIG. Cause In this case, the intermediate electrode 131 and the address electrode 122 are biased to the third voltage V _S and the first voltage V _G , respectively.

그런데, 상기의 유지-방전이 시작될 때, 음극성의 벽전하가 쌓인 X전극(133)에 제1전압(V_G)이 인가되고, 정극성의 벽전하가 쌓인 중간전극(113)에 제3전압(V_S)이 인가되기 때문에, 상대적으로 거리가 가까운 X전극(133)과 중간전극(113) 사이에서 방전이 시작된다. 따라서, 가까운 거리에 배치된 전극들(113, 133) 사이에서 방전이 시작되기 때문에, 방전 개시 전압이 감소된다. X전극(133)과 중간전극 (113) 사이에서 방전이 발생한 후에는, 방전 영역이 Y전극(136)까지 확대되어, X전극(133)과 Y전극(136) 사이에 유지-방전이 활발하게 발생한다. 이 때 Y 전극(136) 및 X 전극(133)에 제1전압(V_G) 및 제3전압(Vs)이 교대로 인가되면서 유지기간동안 소정의 계조를 표시하는 유지방전이 연속적으로 일어나 화상을 구현하게 된다. 특히, X전극(133)과 중간전극(113) 사이에서 낮은 압력으로 개시되기 때문에, X전극(133)과 Y전극(136) 사이의 거리를 멀게 배치할 수 있다. 이 경우 방전 공간이 증가되는 효과를 가지기 때문에, 방전이 활발하게 발생하여, 궁극적으로 발광 효율이 증가된다. 결국, X전극(133), 중간전극(113) 및 Y전극(136) 사이의 유지-방전으로 인하여, 방전 개시 전압이 감소하고, 발광 효율이 증가되는 효과를 가진다. 유지 방전 시에 여기된 방전가스의 에너지 준위가 낮아지면서 자외선이 방출된다. 그리고 이 자외선이 방전셀(170) 내에 도포된 형광체층(126)을 여기시키는데, 이 여기된 형광체층(126)의 에너지준위가 낮아지면서 가시광이 방출되며, 이 가시광이 제1유전체층(115)과 전면기판(111)을 투과하여 출사되면서 사용자가 인식할 수 있는 화상을 형성하게 된다.However, when the above sustain-discharge is started, the first voltage V _G is applied to the X electrode 133 in which the negative wall charges are accumulated, and the third voltage in the intermediate electrode 113 in which the positive wall charges are accumulated. Since V _S ) is applied, the discharge starts between the X electrode 133 and the intermediate electrode 113 which are relatively close in distance. Therefore, since the discharge starts between the electrodes 113 and 133 disposed at a close distance, the discharge start voltage is reduced. After the discharge occurs between the X electrode 133 and the intermediate electrode 113, the discharge region is extended to the Y electrode 136, so that sustaining-discharge is actively performed between the X electrode 133 and the Y electrode 136. Occurs. At this time, while the first voltage V _G and the third voltage Vs are alternately applied to the Y electrode 136 and the X electrode 133, a sustain discharge that displays a predetermined gray level during the sustain period is continuously generated to generate an image. Will be implemented. In particular, since the pressure is started between the X electrode 133 and the intermediate electrode 113, the distance between the X electrode 133 and the Y electrode 136 can be arranged far. In this case, since the discharge space has the effect of increasing, the discharge is actively generated, and ultimately the luminous efficiency is increased. As a result, due to the sustain-discharge between the X electrode 133, the intermediate electrode 113, and the Y electrode 136, the discharge start voltage is reduced and the light emission efficiency is increased. Ultraviolet rays are emitted while the energy level of the discharged gas excited during the sustain discharge is lowered. The ultraviolet rays excite the phosphor layer 126 coated in the discharge cell 170. The energy level of the excited phosphor layer 126 is lowered, and visible light is emitted. The light is transmitted through the front substrate 111 to form an image that a user can recognize.

플라즈마 디스플레이 패널(100)의 휘도는 단위 프레임(SF)에서 차지하는 유지-방전 시간(S)의 길이에 비례한다. 단위 프레임에서 차지하는 유지-방전 시간(S)의 길이는 255T(T는 단위 시간)이다. 이 때 모든 단위 드레임들 각각은 시분할 계조 표시를 실현하기 위하여, 8개의 서브-필드들(SF₁, SF₂, SF₃, SF ₄, SF₅, SF₆, SF₇, SF₈)로 분할된다. 여기서, 제1 서브필드(SF₁)의 유지-방전 시간에는 2⁰에 상응 하는 시간(1T)이, 제2 서브필드(SF₂)의 유지-방전 시간에는 2¹에 상응하는 시간(2T)이, 제3 서브필드(SF₃)의 유지-방전 시간에는 2²에 상응하는 시간(4T)이, 제4 서브필드(SF₄)의 유지-방전 시간에는 2³에 상응하는 시간(8T)이, 제5 서브필드(SF ₅)의 유지-방전 시간에는 2⁴에 상응하는 시간(16T)이, 제6 서브필드(SF₆)의 유지-방전 시간에는 2⁵에 상응하는 시간(32T)이, 제7 서브필드(SF₇)의 유지-방전 시간에는 2 ⁶에 상응하는 시간(64T)이, 그리고 제8 서브필드(SF₈)의 유지-방전 시간에는 2⁷에 상응하는 시간(128T)이 각각 설정된다. 이에 따라, 8 개의 서브필드들중에서 디스플레이될 서브필드를 적절히 선택하면, 어느 서브필드에서도 디스플레이되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.The luminance of the plasma display panel 100 is proportional to the length of the sustain-discharge time S occupied in the unit frame SF. The length of the sustain-discharge time S occupied in the unit frame is 255T (T is the unit time). In this case, each unit frame is divided into eight sub-fields SF ₁ , SF ₂ , SF ₃ , SF ₄ , SF ₅ , SF ₆ , SF ₇ , and SF ₈ to realize time division gray scale display. do. Here, the first maintenance of the sub-fields (SF ₁₎ - the discharge time, the time (1T) corresponding to ^20, the second holding of the sub-field (SF ₂₎ - Time to discharge time corresponding to the 2 ¹ (2T) The time 4T corresponding to 2 ² in the sustain-discharge time of the third subfield SF ₃ , and the time 8T corresponding to 2 ³ in the sustain-discharge time of the fourth subfield SF ₄ . In the sustain-discharge time of the fifth subfield SF ₅ , a time 16T corresponding to 2 ⁴ and a sustained-discharge time of the sixth subfield SF ₆ , 32T correspond to 2 ⁵ . This time 64T corresponds to 2 ⁶ in the sustain-discharge time of the seventh subfield SF ₇ , and the time 128T corresponds to 2 ⁷ in the sustain-discharge time of the eighth subfield SF ₈ . Are set respectively. Accordingly, if the subfield to be displayed among the eight subfields is appropriately selected, the display of 256 gray levels can be performed including all zero (zero) gray levels that are not displayed in any of the subfields.

본 발명에 따른 플라즈마 디스플레이 패널은 다음과 같은 효과를 가진다.The plasma display panel according to the present invention has the following effects.

첫째, 유지전극들 및 중간전극들의 버스전극들에서, 비표시 영역에 배치된 적어도 전극의 일부분이 단층 구조로 되어 있기 때문에, 비표시 영역에 배치된 버스전극의 저항이 감소된다. 따라서, 플라즈마 디스플레이 패널의 구동 안정성이 향상된다.First, in the bus electrodes of the sustain electrodes and the intermediate electrodes, since at least a part of the electrodes arranged in the non-display area has a single layer structure, the resistance of the bus electrodes arranged in the non-display area is reduced. Therefore, the driving stability of the plasma display panel is improved.

둘째, X전극과 Y전극 사이에 배치된 중간전극과, X전극 사이에서 방전이 개 시되기 때문에 방전 개시 전압이 감소된다. 또한, X전극과 Y전극 사이의 거리를 멀게 배치할 수 있으므로, 방전 공간이 증가하여 방전이 원활하게 발생한다. 따라서, 발광 효율이 향상된다.Second, since the discharge is initiated between the intermediate electrode disposed between the X electrode and the Y electrode and the X electrode, the discharge start voltage is reduced. In addition, since the distance between the X electrode and the Y electrode can be arranged far, the discharge space is increased, the discharge occurs smoothly. Therefore, luminous efficiency is improved.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

Claims

A front substrate having a display area for displaying an image and a non-display area formed at least at a periphery of the display area and not displaying an image; And

A storage electrode disposed on the front substrate and extending across the display area and the non-display area,

Each of the sustain electrodes includes a bus electrode extending across the display area and the non-display area, and a transparent electrode electrically connected to the bus electrode,

At least one portion of the bus electrode portion extending to the non-display area has a single layer structure,

And a portion other than the portion having the single layer structure in the bus electrode of the sustain electrode has a multilayer structure.

The method of claim 1,

And the entire sustain electrode portion extending to the non-display area has a single layer structure.

The method of claim 1,

The sustain electrode portion having the single layer structure is formed of a material containing silver (Ag), aluminum (Al), or gold (Au).

delete

The method according to any one of claims 1 to 3,

The bus electrode portion having the multilayer structure includes a first layer disposed on the transparent electrode of the sustain electrode, and a second layer disposed on the first layer,

And the first layer is formed of a dark conductive material.

The method of claim 6,

And the first layer is formed of a material including ruthenium (Ru), cobalt (Co), or manganese (Mn).

The method of claim 6,

And the second layer is formed of a material containing silver (Ag), aluminum (Al), or gold (Au).

A front substrate having a display area for displaying an image and a non-display area formed at least at a periphery of the display area and not displaying an image;

Sustain electrodes disposed on the front substrate and extending across the display area and the non-display area; And

An intermediate electrode disposed between the pair of sustain electrodes, the intermediate electrode extending across the display area and the non-display area;

And at least one portion of the sustain electrode portion extending to the non-display area has a single layer structure.

The method of claim 9,

And the entirety of the intermediate electrode portion extending to the non-display area has a single layer structure.

The method of claim 9,

The intermediate electrode portion having the single layer structure is formed of a material containing silver (Ag), aluminum (Al), or gold (Au).

The method according to any one of claims 9 to 11,

The intermediate electrodes each include a bus electrode extending across the display area and the non-display area, and a transparent electrode electrically connected to the bus electrode.

And at least one portion of the bus electrode portion of the intermediate electrode extending to the non-display area has a single layer structure.

The method of claim 12,

And a portion other than the portion having the single layer structure in the bus electrode of the intermediate electrode has a multilayer structure.

The method of claim 13,

The intermediate electrode portion having the multilayer structure includes a first layer disposed on the transparent electrode of the intermediate electrode, and a second layer disposed on the first layer,

And the first layer is formed of a dark conductive material.

The method of claim 14,