KR100719587B1

KR100719587B1 - Plasma display panel

Info

Publication number: KR100719587B1
Application number: KR1020050129137A
Authority: KR
Inventors: 김종원; 김순배
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-12-24
Filing date: 2005-12-24
Publication date: 2007-05-17

Abstract

본 발명은, 상호 대향하도록 배치되는 제1기판 및 제2기판; 상기 제1기판과 제2기판 사이에 방전셀들을 구획하도록 배치되는 격벽들; 상기 제1기판 위에 일 방향으로 연장되도록 배치되는 것으로, 상기 방전셀들을 지나도록 배치되는 유지전극쌍들; 상기 유지전극쌍들과 교차하도록 배치되는 어드레스전극들; 상기 유지전극쌍들을 덮도록 상기 제1기판 위에 형성되는 제1유전체층; 상기 어드레스전극들을 덮도록 상기 제2기판 위에 형성되는 제2유전체층; 및 상기 방전셀들 내에 형성되는 형광체층을 구비하고, 상기 제2유전체층의 유전율이 8 pF/cell 이상 15 pF/cell 이하인 플라즈마 디스플레이 패널을 제공한다.The present invention, the first substrate and the second substrate disposed to face each other; Barrier ribs disposed between the first substrate and the second substrate to partition discharge cells; Sustain electrode pairs disposed on the first substrate to extend in one direction and disposed to pass through the discharge cells; Address electrodes disposed to intersect the sustain electrode pairs; A first dielectric layer formed on the first substrate to cover the sustain electrode pairs; A second dielectric layer formed on the second substrate to cover the address electrodes; And a phosphor layer formed in the discharge cells, wherein the dielectric constant of the second dielectric layer is 8 pF / cell or more and 15 pF / cell or less.

Description

Plasma display panel {Plasma display panel}

도 1은 본 발명에 따른 바람직한 일 실시예로서, 플라즈마 디스플레이 패널을 개략적으로 도시한 부분 절개 분리 사시도이다.1 is a partial cutaway perspective view schematically showing a plasma display panel according to an exemplary embodiment of the present invention.

도 2는 도 1의 플라즈마 디스플레이 패널에서 Ⅱ-Ⅱ선을 따라 취한 단면도이다. FIG. 2 is a cross-sectional view taken along line II-II of the plasma display panel of FIG. 1.

도 3은 도 1의 플라즈마 디스플레이 패널의 구동 장치를 보여주는 블록도이다. 3 is a block diagram illustrating a driving apparatus of the plasma display panel of FIG. 1.

도 4는 도 3의 플라즈마 디스플레이 패널의 구동장치에 의하여, 하나의 서브필드에서 각각의 전극 라인들에 인가되는 구동 신호들을 도시한 타이밍도이다.
도 5는 도 1의 플라즈마 디스플레이 패널에서, 배면유전체층의 유전율 변화에 따른 소비전력의 변화를 개략적으로 도시한 그래프이다.4 is a timing diagram illustrating driving signals applied to respective electrode lines in one subfield by the driving apparatus of the plasma display panel of FIG. 3.
FIG. 5 is a graph schematically illustrating a change in power consumption according to a change in dielectric constant of the rear dielectric layer in the plasma display panel of FIG. 1.

< 도면의 주요부분에 대한 부호의 간단한 설명 ><Brief description of symbols for the main parts of the drawings>

100: 플라즈마 디스플레이 패널,100: plasma display panel,

111: 제1기판, 115: 제1유전체층,111: first substrate, 115: first dielectric layer,

116: 보호층, 121: 제2기판,116: protective layer, 121: second substrate,

122: 어드레스전극, 125: 제2유전체층,122: address electrode, 125: second dielectric layer,

130: 격벽, 131, 132: 유지전극,130: bulkhead, 131, 132: sustain electrode,

170: 방전셀.170: discharge cell.

본 발명은 플라즈마 디스플레이 패널에 관한 것으로서, 보다 상세하게는 어드레스 구동IC를 통하여 어드레스 전극에 전원을 인가하여 어드레스 방전을 일으켜 방전셀을 선택하여, 표시하고자하는 방전셀에서 표시 방전을 일으켜 화상을 표시하는 플라즈마 디스플레이 패널에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel. More particularly, the present invention relates to a plasma display panel, in which power is applied to an address electrode through an address driving IC to cause an address discharge to select a discharge cell. The present invention relates to a plasma display panel.

근래에 들어 종래의 음극선관 디스플레이 장치를 대체하는 것으로 주목받고 있는 플라즈마 디스플레이 패널(plasma display panel)은, 복수개의 전극이 형성된 두 기판 사이에 방전가스가 봉입된 후 방전 전압이 가해지고, 이로 인하여 발생되는 자외선에 의해 소정의 패턴으로 형성된 형광체가 여기되어 원하는 화상을 얻는 장치이다.Recently, a plasma display panel, which is drawing attention as a replacement of a conventional cathode ray tube display device, is discharged after a discharge gas is filled between two substrates on which a plurality of electrodes are formed. The phosphor formed in a predetermined pattern by the ultraviolet rays is excited to obtain a desired image.

통상의 교류형 플라즈마 디스플레이 패널은, 사용자에게 화상을 보여주는 상판과 이와 평행하게 결합되는 하판을 구비한다. 상판의 전면기판에는 유지전극이 배치된다. 전면기판의 유지전극이 배치된 면에 대향하는 하판의 배면기판에는 어드레스전극이 유지전극과 교차하도록 배치된다. A typical AC plasma display panel includes an upper plate that shows an image to a user and a lower plate that is coupled in parallel thereto. The sustain electrode is disposed on the front substrate of the top plate. The address electrode is disposed on the rear substrate of the lower substrate opposite to the surface on which the sustain electrode of the front substrate is disposed so as to intersect the sustain electrode.

유지전극이 배열되는 전면기판과, 어드레스전극이 배열되는 배면기판의 각 면에는 각 전극들을 매립하도록 각각 전면유전체층 및 배면유전체층이 형성된다. 상판과 하판 사이에는 방전거리를 유지하고 방전셀 사이의 전기적 광학적 크로스토크(cross-talk)를 방지하는 격벽이 형성된다. A front dielectric layer and a back dielectric layer are formed on each surface of the front substrate on which the sustain electrodes are arranged and on the rear substrate on which the address electrodes are arranged, to embed the electrodes. A partition wall is formed between the upper plate and the lower plate to maintain the discharge distance and to prevent the electro-optic crosstalk between the discharge cells.

상기 유지전극과 교차하는 어드레스전극에 의하여 이루어지는 공간이 단위 방전셀(cell)로서 하나의 방전부를 형성하게 된다. 각각의 방전셀에서의 방전에 의하여 영상을 표현하는데, 방전셀로부터 광투과성을 갖는 전면유전체층 및 전면기판을 통하여 가시광선이 방출된다. The space formed by the address electrode crossing the sustain electrode forms one discharge unit as a unit discharge cell. An image is represented by the discharge in each discharge cell, and visible light is emitted from the discharge cell through the front dielectric layer and the front substrate having light transparency.

상기 배면유전체층은 어드레스 전극의 절연층으로서, 형광체에서 발생하는 가시광선을 패널의 전면으로 반사시키고, 하판의 벽전하가 쌓인다. 이때, 재료의 소성 온도, 반사율 등의 특성은 고형분의 조성에 의해 결정되며, 유전율 또한 조성에 따라 달라진다. 종래의 플라즈마 디스플레이 패널에서는 배면유전체층의 유전율이 20 pF/cell 정도 이고, PbO계의 재료가 사용된다.The rear dielectric layer is an insulating layer of the address electrode, reflects visible light generated from the phosphor to the front surface of the panel, and wall charges on the lower plate are accumulated. At this time, characteristics such as the firing temperature of the material, the reflectance, and the like are determined by the composition of the solid content, and the dielectric constant also depends on the composition. In the conventional plasma display panel, the dielectric constant of the back dielectric layer is about 20 pF / cell, and a PbO-based material is used.

통상의 3전극 면방전 플라즈마 디스플레이 패널의 구동은 입력되는 영상신호를 필드 단위로 이루어지는데, 1 필드(field)는 수 개의 서브필드(sub-field)로 이루어지고, 각각의 서브필드는 리셋(reset) 기간, 어드레스(address) 기간, 서스테인(sustain) 기간의 3 구간으로 이루어진다. 이때, 어드레스 기간에는 표시하고자 하는 방전셀을 선택하는데, 유지전극 중의 하나의 전극인 스캔 전극과 어드레스 전극 사이의 어드레스 방전에 의하여 표시하고자 하는 방전셀을 선택한다. A typical three-electrode surface discharge plasma display panel is driven by an input image signal in units of fields. One field is composed of several sub-fields, and each subfield is reset. ) Period, address period, and sustain period. At this time, the discharge cells to be displayed are selected in the address period, and the discharge cells to be displayed are selected by the address discharge between the scan electrode and the address electrode which are one of the sustain electrodes.

상기 어드레스 전극에 어드레스 방전을 위한 전원이 어드레스 구동IC를 통하여 어드레스 전극에 인가된다. 하나의 필드 내에서 어드레스 기간이 상당한 시간을 차지한다. 이때, 어드레스 구동IC의 동작이 많아지며, 어드레스 전극에 흐르는 전류가 많아진다. 따라서, 그로 인해 소비전력이 커지고, 어드레스 구동IC에서의 발열이 많아지는 문제점이 있다.Power for address discharge to the address electrode is applied to the address electrode through the address driving IC. The address period occupies a considerable time in one field. At this time, the operation of the address driving IC increases, and the current flowing through the address electrode increases. Therefore, there is a problem in that power consumption increases and heat generation in the address driver IC increases.

본 발명의 목적은, 저유전율의 배면유전체층 유전체를 적용하여 패널에 형성되는 커패시턴스를 조절함으로써, 어드레스 방전 시의 소비전력을 줄여 어드레스 구동IC의 발열을 저감시킬 수 있는 플라즈마 디스플레이 패널을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a plasma display panel in which a low dielectric constant back dielectric layer dielectric is applied to adjust capacitance formed in the panel, thereby reducing power consumption during address discharge and reducing heat generation of the address driver IC.

상기 제2유전체층이 비스무스계(BiO) 또는 징크계(ZnO)의 물질로 이루어지는 것이 바람직하다.It is preferable that the second dielectric layer is made of a material of bismuth (BiO) or zinc (ZnO).

상기 제2유전체층이 무연 유전체층인 것이 바람직하다.It is preferable that the second dielectric layer is a lead-free dielectric layer.

상기 제2유전체층이 유전물질에 백색 안료가 추가되어 형성되는 것이 바람직하다.Preferably, the second dielectric layer is formed by adding a white pigment to the dielectric material.

상기 백색 안료가 ZrO₂, B₃N₄, TiO₂ 중의 적어도 하나인 것이 바람직하다.That the white pigment is ZrO _2, B ₃ N _4, at least one of TiO ₂ is preferred.

본 발명에 따르면, 저유전율의 배면유전체층 유전체를 적용하여 패널에 형성 되는 커패시턴스를 조절함으로써, 어드레스 방전 시의 소비전력을 줄여 어드레스 구동IC의 발열을 저감시킬 수 있다.According to the present invention, by adjusting the capacitance formed in the panel by applying a low dielectric constant back dielectric layer dielectric, it is possible to reduce the power consumption during address discharge to reduce the heat generation of the address driver IC.

이하에서, 첨부된 도면들을 참조하여 바람직한 실시예를 중심으로 본 발명에 대하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention with reference to the preferred embodiment.

도 1은 본 발명에 따른 바람직한 일 실시예로서, 플라즈마 디스플레이 패널을 개략적으로 도시한 부분 절개 분리 사시도이다. 도 2는 도 1의 플라즈마 디스플레이 패널에서 Ⅱ-Ⅱ선을 따라 취한 단면도이다. 1 is a partial cutaway perspective view schematically showing a plasma display panel according to an exemplary embodiment of the present invention. FIG. 2 is a cross-sectional view taken along line II-II of the plasma display panel of FIG. 1.

도면을 참조하면, 본 발명의 바람직한 일 실시예에 따른 교류형 플라즈마 디스플레이 패널(100)이 도시되어 있다. 본 발명에 따른 플라즈마 디스플레이 패널(100)은 제1기판(111), 제2기판(121), 유지전극쌍(131, 132)들, 어드레스전극(122)들, 격벽(130), 보호층(116), 형광체층(123)들, 제1유전체층(115), 및 제2유전체층(125)을 구비한다.Referring to the drawings, there is shown an AC plasma display panel 100 according to a preferred embodiment of the present invention. The plasma display panel 100 according to the present invention includes a first substrate 111, a second substrate 121, sustain electrode pairs 131 and 132, address electrodes 122, a partition wall 130, and a protective layer ( 116, phosphor layers 123, a first dielectric layer 115, and a second dielectric layer 125.

이때, 상기 제1기판(111)은 전면기판이 되고, 상기 제2기판(121)이 되고, 상기 제1유전체층(115)은 전면유전체층이 되고, 상기 제2유전체층(125)은 배면유전체층이 될 수 있다. In this case, the first substrate 111 becomes a front substrate, the second substrate 121 becomes, the first dielectric layer 115 becomes a front dielectric layer, and the second dielectric layer 125 becomes a rear dielectric layer. Can be.

전면기판(111)과 배면기판(121)은 서로 소정의 간격으로 이격되어 배치되며, 그것들 사이에 방전이 발생되는 방전공간을 한정한다. 이러한 전면기판(111) 및 배면기판(121)은 가시광 투과율이 우수한 유리 등을 이용하여 형성되는 것이 바람직하다. 하지만, 명실 콘트라스트의 향상을 위하여, 전면기판(111) 및/또는 배면기판(121)이 착색될 수도 있다. The front substrate 111 and the rear substrate 121 are spaced apart from each other at predetermined intervals, and define a discharge space in which discharge occurs. The front substrate 111 and the rear substrate 121 is preferably formed using glass or the like having excellent visible light transmittance. However, the front substrate 111 and / or the rear substrate 121 may be colored to improve the clear room contrast.

전면기판(111)과 배면기판(121) 사이에는 격벽(130)이 배치되는데, 공정에 따라 격벽(130)은 배면 유전체층(125) 상에 배치될 수 있다. 이러한 격벽(130)은 방전공간을 복수개의 방전셀들(170)로 구획하며, 방전셀들(170) 사이의 광학적/전기적 크로스토크를 방지하는 기능을 수행한다. 도 2에는 복수개의 격벽들(130)이 일 방향으로 연장되도록 배열되어 방전셀들을 구획하는 스트라이프 타입이 도시되었으나, 이에 한정되지 않는다. 즉, 격벽(130)은 방전셀(170)들이 삼각형, 오각형 등의 다각형, 또는 원형, 타원형 등의 횡단면을 가지도록 형성될 수도 있으며, 스트라이프 등과 같은 개방형으로 형성될 수도 있다. 또한, 격벽(130)은 방전셀(170)들을 와플이나 델타 배열로 구획할 수도 있다.The partition wall 130 is disposed between the front substrate 111 and the rear substrate 121. The partition wall 130 may be disposed on the rear dielectric layer 125 according to a process. The partition wall 130 divides the discharge space into a plurality of discharge cells 170, and serves to prevent optical / electric crosstalk between the discharge cells 170. 2 illustrates a stripe type in which a plurality of partitions 130 are arranged to extend in one direction to partition discharge cells, but is not limited thereto. That is, the partition wall 130 may be formed such that the discharge cells 170 have a polygonal shape such as a triangle, a pentagon, or a cross section such as a circle or an ellipse, or may be formed in an open type such as a stripe. In addition, the partition wall 130 may partition the discharge cells 170 in a waffle or delta arrangement.

배면기판(121)을 대향하는 전면기판(111) 상에는 유지전극쌍들(131, 132)이 배치되어 있다. 각각의 유지전극쌍들은 유지 방전을 일으키기 위하여 전면기판(111)의 배면에 형성된 한 쌍의 유지전극들(131, 132)을 의미하고, 전면기판(111) 상에는 이러한 유지전극쌍들이 소정의 간격으로 평행하게 배열되어 있다. The sustain electrode pairs 131 and 132 are disposed on the front substrate 111 facing the rear substrate 121. Each of the sustain electrode pairs refers to a pair of sustain electrodes 131 and 132 formed on the rear surface of the front substrate 111 so as to cause sustain discharge. On the front substrate 111, the pair of sustain electrodes are spaced at predetermined intervals. It is arranged in parallel.

유지전극쌍 중 일 유지전극은 X전극(131)으로서, 공통전극의 작용을 하고, 다른 유지전극은 Y전극(132)으로서 주사전극의 작용을 한다. 본 실시예에서는, 유지전극쌍들이 전면기판(111) 상에 배치되지만, 유지전극쌍들의 배치 위치는 이에 한정되지 않는다. 예를 들면, 유지전극쌍들은 전면기판(111)으로부터 배면기판(121)을 향하는 방향으로 소정의 간격으로 이격되어 배치될 수 있다.One sustaining electrode of the pair of sustaining electrodes serves as a common electrode as the X electrode 131, and the other sustaining electrode serves as a scanning electrode as the Y electrode 132. In the present embodiment, the sustain electrode pairs are disposed on the front substrate 111, but the arrangement position of the sustain electrode pairs is not limited thereto. For example, the sustain electrode pairs may be spaced apart from each other at predetermined intervals in a direction toward the rear substrate 121 from the front substrate 111.

X전극(131) 및 Y전극(132)의 각각은 투명전극(131a, 132a) 및 버스전극(131b, 132b)을 구비하고 있다. 투명전극(131a, 132a)은 방전을 일으킬 수 있는 도전체이면서 형광체(123)로부터 방출되는 빛이 전면기판(111)으로 나아가는 것을 방해하지 않는 투명한 재료로 형성되는데, 이와 같은 재료로서는 ITO(indium tin oxide) 등이 있다. Each of the X electrode 131 and the Y electrode 132 includes transparent electrodes 131a and 132a and bus electrodes 131b and 132b. The transparent electrodes 131a and 132a are formed of a transparent material that is a conductor capable of causing a discharge and does not prevent the light emitted from the phosphor 123 from advancing to the front substrate 111. oxide).

그러나 상기 ITO와 같은 투명한 도전체는 일반적으로 그 저항이 크고, 따라서 투명전극으로만 유지전극을 형성하면 그 길이방향으로의 전압강하가 커서 구동전력이 많이 소비되고 응답속도가 늦어지는바, 이를 개선하기 위하여 상기 투명전극 상에는 금속재질로 이루어지고 좁은 폭으로 형성되는 버스전극(131b, 132b)이 배치된다. 버스전극은 Ag, Al 또는 Cu와 같은 금속을 이용하여 단층 구조로 형성될 수 있지만, Cr/Al/Cr 등의 다층 구조를 가지도록 형성될 수도 있다. 이러한 투명전극 및 버스전극들은 포토에칭법, 포토리소그라피법 등을 이용하여 형성한다.However, transparent conductors such as ITO generally have a high resistance, and thus, when the sustain electrode is formed only of the transparent electrodes, a large voltage drop in the longitudinal direction consumes a lot of driving power and slows the response speed. To this end, bus electrodes 131b and 132b made of a metal material and formed in a narrow width are disposed on the transparent electrode. The bus electrode may be formed in a single layer structure using a metal such as Ag, Al, or Cu, but may be formed to have a multilayer structure such as Cr / Al / Cr. Such transparent electrodes and bus electrodes are formed using a photo etching method, a photolithography method, or the like.

X전극(131) 및 Y전극(132)의 형상 및 배치를 상세하게 살펴보면, 버스전극들(131b, 132b)은 단위 방전셀(180)에서 소정의 간격으로 이격되어 평행하게 배치되며, 방전셀(180)들을 가로질러 연장된다. 전술한 바와 같이 각 버스전극(131b, 132b)에는 투명전극(131a, 132a)이 전기적으로 접속되는데, 사각형의 투명전극(131a, 132a)은 단위 방전셀(180)마다 불연속적으로 배치될 수 있다. 이러한 투명전극(131a, 132a)의 일 측은 버스전극(131b, 132b)에 연결되고, 타 측은 방전셀(170)의 중심 방향으로 향하도록 배치된다.Looking at the shape and arrangement of the X electrode 131 and the Y electrode 132 in detail, the bus electrodes 131b and 132b are spaced apart at predetermined intervals from the unit discharge cells 180 and disposed in parallel to each other. 180 extend across them. As described above, the transparent electrodes 131a and 132a are electrically connected to the bus electrodes 131b and 132b, and the rectangular transparent electrodes 131a and 132a may be discontinuously disposed for each unit discharge cell 180. . One side of the transparent electrodes 131a and 132a is connected to the bus electrodes 131b and 132b, and the other side thereof is disposed to face the center direction of the discharge cell 170.

전면기판(111) 상에는 유지전극쌍(112)들을 매립하도록 전면유전체층(115)이 형성되어 있다. 전면유전체층(115)은, 인접한 X전극(131)들과 Y전극(132)들이 서로 통전되는 것을 방지함과 동시에, 하전입자들 또는 전자가 X전극(131)들과 Y전극 (132)들에 직접 충돌하여 X전극(131)들과 Y전극(132)들을 손상시키는 것을 방지하한다. 또한, 전면유전체층(115)은 전하를 유도하는 기능을 수행한다. 이러한 전면유전체층(115)은 PbO, B₂O₃, SiO₂ 등을 이용하여 형성된다.The front dielectric layer 115 is formed on the front substrate 111 to fill the sustain electrode pairs 112. The front dielectric layer 115 prevents adjacent X electrodes 131 and Y electrodes 132 from being energized with each other, and at the same time, charged particles or electrons are applied to the X electrodes 131 and Y electrodes 132. Direct collision prevents damage to the X electrodes 131 and the Y electrodes 132. In addition, the front dielectric layer 115 performs a function of inducing charge. The front dielectric layer 115 is formed using PbO, B ₂ O ₃ , SiO _2, or the like.

또한, 플라즈마 디스플레이 패널(100)은 전면유전체층(115)을 덮는 보호층(116)을 더 구비하는 것이 바람직하다. 보호층(116)은, 방전시 하전입자와 전자가 전면유전체층(115)에 충돌하여 전면유전체층(115)이 손상되는 것을 방지한다. In addition, the plasma display panel 100 may further include a protective layer 116 covering the front dielectric layer 115. The protective layer 116 prevents charged particles and electrons from colliding with the front dielectric layer 115 during the discharge and damaging the front dielectric layer 115.

또한, 보호층(116)은 방전시 2차전자를 다량으로 방출하여, 플라즈마 방전을 원활하게 한다. 이러한 기능을 수행하는 보호층(116)은 2차전자 방출 계수가 높고, 가시광 투과율이 높은 물질을 이용하여 형성한다. 보호층(116)은 전면유전체층(115)이 형성된 후에, 주로 스퍼터링, 전자빔 증착법으로 박막으로 형성된다. In addition, the protective layer 116 emits a large amount of secondary electrons during discharge, thereby smoothing plasma discharge. The protective layer 116 performing this function is formed using a material having high secondary electron emission coefficient and high visible light transmittance. After the front dielectric layer 115 is formed, the protective layer 116 is formed into a thin film mainly by sputtering or electron beam deposition.

전면기판(111)을 대향하는 배면기판(121) 상에는 어드레스전극(122)들이 배치되어 있다. 어드레스전극(122)들은 X전극(131)들 및 Y전극(132)들과 교차하도록 방전셀(170)들을 가로질러 연장된다.The address electrodes 122 are disposed on the back substrate 121 that faces the front substrate 111. The address electrodes 122 extend across the discharge cells 170 to intersect the X electrodes 131 and the Y electrodes 132.

어드레스전극(122)들은 X전극(131)과 Y전극(132) 간의 유지방전을 보다 용이하게 하기 위한 어드레스방전을 일으키기 위한 것으로서, 보다 구체적으로는 유지방전이 일어나기 위한 전압을 낮추는 역할을 한다. 어드레스방전은 Y전극(132)과 어드레스전극(122) 간에 일어나는 방전으로서, 어드레스방전이 종료되면 Y전극(132) 측과 X전극(131) 측에 벽전하가 축적되며, 이로써 X전극(131)과 Y전극(132) 간의 유지방전이 보다 용이하게 된다.The address electrodes 122 are used to generate an address discharge for facilitating sustain discharge between the X electrode 131 and the Y electrode 132, and more specifically, serve to lower a voltage for sustain discharge. The address discharge is a discharge that occurs between the Y electrode 132 and the address electrode 122. When the address discharge is completed, wall charges are accumulated on the Y electrode 132 side and the X electrode 131 side, whereby the X electrode 131 Sustain discharge between the electrode and the Y electrode 132 becomes easier.

이렇게 배치된 한 쌍의 X전극(131) 및 Y전극(132)과, 이와 교차하는 어드레스전극(122)에 의하여 이루어지는 공간이 단위 방전셀(170)을 형성한다.The unit discharge cell 170 is formed by a space formed by the pair of X electrodes 131 and Y electrodes 132 and the address electrodes 122 intersecting the same.

배면기판(121) 상에는 어드레스전극(122)을 매립하도록 배면유전체층(125)이 형성되어 있다. 배면유전체층(125)은 방전 시 하전입자 또는 전자가 어드레스전극(122)들에 충돌하여 어드레스전극(122)들을 손상시키는 것을 방지하면서도 전하를 유도할 수 있는 유전체로서 형성된다.The back dielectric layer 125 is formed on the back substrate 121 to fill the address electrode 122. The rear dielectric layer 125 is formed as a dielectric that can induce charge while preventing charged particles or electrons from colliding with the address electrodes 122 and damaging the address electrodes 122 during discharge.

이때, 배면유전체층(125)은 그 유전율이 8 pF/cell 이상 15 pF/cell 이하로서, 통상의 배면유전체층에 비하여 저유전율인 것이 바람직하다. 또한, 배면유전체층(125)이 PbO 성분을 포함하지 아니하는 저유전율의 무연 유전체에 의하여 형성되도록 하여, 패널의 커패시턴스를 조절하여 어드레스 구동과 방전을 하면서 발생하는 소비전력을 저감하고, 어드레스 구동IC의 발열을 저감시키도록 하는 것이 바람직하다.
도 5에는 도 4의 어드레스 주기에 어드레스 전극에 인가되는 전압(V_A)이 65V이고 어드레스 전극의 선폭이 98㎛인 경우에, 배면유전체층의 유전율이 8pF/Cell에서 20pF/Cell까지 변할 때의 소비전력의 변화의 일 예가 도시되어 있다. 도 5에 도시된 바와 같이 8pF/Cell에서 15pF/Cell까지는 420W에서 430W의 범위에 있으나, 유전율이 15pF/Cell보다 커짐에 따라 소비전력이 급격히 커지는 것을 볼 수 있다.
따라서, 본 발명에서는 배면유전체층의 유전율을 15pF/Cell이하가 되도록 함으로써, 어드레스 방전에 의한 소비전력을 저감시키고, 그에 따라 어드레스 구동IC의 발명을 저감시킬 수 있도록 한다. 한편, 배면유전체층을 형성하는 유전물질의 재료상의 한계로 유전율을 8pF/Cell보다 작게하는 것에는 한계가 있다. 따라서, 본 발명에서는 배면유전체층의 유전율이 8pF/Cell이상이 되도록 하는 것이 바람직하다. In this case, the dielectric constant of the rear dielectric layer 125 is 8 pF / cell or more and 15 pF / cell or less, and it is preferable that the dielectric constant is lower than that of the normal rear dielectric layer. In addition, the rear dielectric layer 125 is formed of a low dielectric constant lead-free dielectric that does not contain a PbO component, thereby controlling the capacitance of the panel to reduce power consumption generated during address driving and discharging. It is desirable to reduce the heat generation.
In FIG. 5, when the voltage V _A applied to the address electrode in the address period of FIG. 4 is 65 V and the line width of the address electrode is 98 μm, consumption when the dielectric constant of the back dielectric layer varies from 8 pF / Cell to 20 pF / Cell An example of the change in power is shown. As shown in FIG. 5, the 8pF / Cell to 15pF / Cell ranges from 420W to 430W, but as the dielectric constant is greater than 15pF / Cell, power consumption increases rapidly.
Therefore, in the present invention, the dielectric constant of the back dielectric layer is 15 pF / Cell or less, thereby reducing power consumption due to address discharge, thereby reducing the invention of the address driver IC. On the other hand, there is a limit to the dielectric constant of less than 8pF / Cell due to the material limitation of the dielectric material forming the back dielectric layer. Therefore, in the present invention, it is preferable that the dielectric constant of the rear dielectric layer is 8 pF / Cell or more.

두 개의 전극들 사이에 유전물질이 충전되어 형성되는 커패시터(capacitor)의 커패시턴스(capacitance)는, 수학식 1에서와 같이 유전물질의 유전율(ε)과 커패시터의 면적에 비례하고, 거리에 반비례한다. 또한, 수학식 2에서와 같이 커패시터를 통하여 흐르는 전류(i)는 커패시터의 커패시턴스(C)와 시간에 대한 전압의 변화율(dv/dt)에 비례한다. 따라서, 전류(i)의 제곱에 비례하는 소비전력은 커패시턴스(C)의 제곱에 비례하고, 유전율(ε)의 제곱에 비례한다. The capacitance of a capacitor formed by filling a dielectric material between two electrodes is proportional to the dielectric constant epsilon of the dielectric material and the area of the capacitor and inversely proportional to the distance, as shown in Equation 1. In addition, as shown in Equation 2, the current i flowing through the capacitor is proportional to the capacitance C of the capacitor and the rate of change of the voltage with respect to time ( dv / dt ). Accordingly, power consumption proportional to the square of the current i is proportional to the square of the capacitance C and proportional to the square of the dielectric constant epsilon.

즉, 어드레스전극(122)과 배면유전체층(125)에 의하여 패널에 형성되는 커패시터의 커패시턴스(C)는 유전율(ε)에 비례하고, 소비전력은 커패시터의 커패시턴스(C)의 제곱에 비례한다. 따라서, 배면유전체층(125)을 형성하는 유전물질의 유전율을 낮추면, 어드레스 구동에 따른 소비전력을 저감시킬 수 있다. 또한, 그로 인하여 어드레스 구동IC의 발열을 저감시킬 수 있다. That is, the capacitance C of the capacitor formed in the panel by the address electrode 122 and the rear dielectric layer 125 is proportional to the dielectric constant?, And the power consumption is proportional to the square of the capacitance C of the capacitor. Therefore, when the dielectric constant of the dielectric material forming the rear dielectric layer 125 is lowered, power consumption due to address driving can be reduced. In addition, the heat generation of the address driving IC can be reduced thereby.

따라서, 본 발명에 따른 플라즈마 디스플레이 패널의 배면유전체층(125)은, 종래의 플라즈마 디스플레이 패널의 유전율(20 pF/cell)에 비하여 낮은 15 pF/cell 이하의 유전율을 갖도록 형성될 수 있다. 또한, 재료의 한계를 고려하여 8 pF/cell 이상의 유전율을 갖는 것이 바람직하다. 즉, 배면유전체층(125)을 형성하는 유전물질의 유전율을 낮춤으로써, 방전셀의 커패시턴스가 감소하여, 어드레스 전극의 전류값을 낮추고, 그로 인하여 소비전력을 저감시킬 수 있다. 또한, 그로 인하여 어드레스 구동IC의 발열을 감소시킬 수 있다. Accordingly, the rear dielectric layer 125 of the plasma display panel according to the present invention may be formed to have a dielectric constant of 15 pF / cell or lower, which is lower than that of the conventional plasma display panel (20 pF / cell). It is also desirable to have a dielectric constant of at least 8 pF / cell in view of the limitations of the material. That is, by lowering the dielectric constant of the dielectric material forming the back dielectric layer 125, the capacitance of the discharge cell is reduced, thereby lowering the current value of the address electrode, thereby reducing power consumption. In addition, the heat generation of the address driver IC can be reduced thereby.

이처럼, 배면유전체층(125)은 그 유전율을 낮추기 위하여, PbO 성분을 포함하지 아니하는 무연 유전체로 형성되는 것이 바람직하다. 특히, 배면유전체층(125)은 무연의 비스무스계(BiO) 또는 징크계(ZnO)의 물질로 이루어질 수 있다. As such, the rear dielectric layer 125 is preferably formed of a lead-free dielectric containing no PbO component in order to lower the dielectric constant. In particular, the rear dielectric layer 125 may be made of a lead-free bismuth-based (BiO) or zinc-based (ZnO) material.

또한, 배면유전체층(125)은 어드레스전극의(122)의 절연층으로서, 형광체에서 발생하는 가시광선을 반사시켜 패널의 전면으로 방출될 수 있도록 한다. 따라 서, 전면으로의 가시광선의 반사도를 높이기 위하여, 배면유전체층(125)이 상기 유전물질에 백색 안료가 추가되어 형성되는 것이 바람직하다. 이때, 백색 안료로는 ZrO₂, B₃N₄, TiO₂ 중의 적어도 하나가 사용될 수 있다. In addition, the back dielectric layer 125 is an insulating layer of the address electrode 122 and reflects visible light generated from the phosphor to be emitted to the front surface of the panel. Therefore, in order to increase the reflectance of visible light to the front surface, it is preferable that the rear dielectric layer 125 is formed by adding a white pigment to the dielectric material. In this case, at least one of ZrO ₂ , B ₃ N ₄ , and TiO ₂ may be used as the white pigment.

배면유전체층(125) 상에 형성된 격벽(130)의 양 측면과 격벽(130)이 형성되지 않은 배면유전체층(125)의 전면에는 적색, 녹색, 청색발광 형광체층(123)들이 배치되어 있다. 상기 형광체층들은 자외선을 받아 가시광선을 발생하는 성분을 가지는데, 적색발광 방전셀에 형성된 형광체층은 Y(V,P)O₄:Eu 등과 같은 형광체를 포함하고, 녹색발광 방전셀에 형성된 형광체층은 Zn₂SiO₄:Mn, YBO₃:Tb 등과 같은 형광체를 포함하며, 청색발광 방전셀에 형성된 형광체층은 BAM:Eu 등과 같은 형광체를 포함한다.Red, green, and blue light emitting phosphor layers 123 are disposed on both sides of the barrier rib 130 formed on the rear dielectric layer 125 and on the front surface of the rear dielectric layer 125 on which the barrier 130 is not formed. The phosphor layers have a component for generating visible light by receiving ultraviolet rays, and the phosphor layer formed in the red light emitting discharge cell includes a phosphor such as Y (V, P) O ₄ : Eu and the like, and is formed in the green light emitting discharge cell. The layer includes phosphors such as Zn ₂ SiO ₄ : Mn, YBO ₃ : Tb, and the like, and the phosphor layer formed in the blue light emitting discharge cell includes phosphors such as BAM: Eu.

또한, 상기 방전셀(170)들에는 네온(Ne), 크세논(Xe) 등이 혼합된 방전 가스가 채워지며, 상기와 같이 방전 가스가 채워진 상태에서, 전면기판 및 배면기판(111)(121)의 가장 가장자리에 형성된 프릿트 글라스(frit glass)와 같은 밀봉 부재에 의해 전면기판 및 배면기판(111)(121)이 서로 봉합되어 결합되어진다.In addition, the discharge cells 170 are filled with a discharge gas in which neon (Ne), xenon (Xe), and the like are mixed, and in the state where the discharge gas is filled as described above, the front substrate and the rear substrate 111, 121. The front substrate and the rear substrate 111, 121 are sealed to each other by a sealing member such as frit glass formed at the edge of the edge.

유지 방전 시에 여기된 방전가스의 에너지 준위가 낮아지면서 자외선이 방출된다. 그리고 이 자외선이 방전셀(170) 내에 도포된 형광체를 여기시키는데, 이 여기된 형광체(123)의 에너지준위가 낮아지면서 가시광이 방출되며, 이 가시광이 전면유전층(115)과 전면기판(111)을 투과하여 출사되면서 사용자가 인식할 수 있는 화상을 형성하게 된다.Ultraviolet rays are emitted while the energy level of the discharged gas excited during the sustain discharge is lowered. The ultraviolet rays excite the phosphor coated in the discharge cell 170, and the visible light is emitted as the energy level of the excited phosphor 123 is lowered, which causes the front dielectric layer 115 and the front substrate 111 to pass through. As it passes through and exits, an image that can be recognized by a user is formed.

도 3은 도 1의 플라즈마 디스플레이 패널의 구동 장치를 보여주는 블록도이다. 도 4는 도 3의 플라즈마 디스플레이 패널의 구동장치에 의하여, 하나의 서브필드에서 각각의 전극 라인들에 인가되는 구동 신호들을 도시한 타이밍도이다. 3 is a block diagram illustrating a driving apparatus of the plasma display panel of FIG. 1. 4 is a timing diagram illustrating driving signals applied to respective electrode lines in one subfield by the driving apparatus of the plasma display panel of FIG. 3.

도면을 참조하면, 플라즈마 표시 패널(1)의 구동 장치(20)는 영상 처리부(21), 논리 제어부(22), 어드레스 구동부(23), X 구동부(24), 및 Y 구동부(25)를 포함한다. 영상 처리부(21)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(22)는 영상 처리부(21)로부터의 내부 영상 신호에 따라 구동 제어 신호들(S_A, S_Y, S_X)을 발생시킨다. Referring to the drawing, the driving device 20 of the plasma display panel 1 includes an image processor 21, a logic controller 22, an address driver 23, an X driver 24, and a Y driver 25. do. The image processor 21 converts an external analog image signal into a digital signal, and thus internal image signals, for example, 8-bit red (R), green (G), and blue (B) image data, clock signals, vertical and horizontal, respectively. Generate sync signals. The logic controller 22 generates driving control signals S _A , S _Y , and S _X according to an internal image signal from the image processor 21.

이때, 어드레스 구동부(23), X 구동부(24) 및 Y 구동부(25) 등의 구동부에서 상기 구동 제어 신호들(S_A, S_Y, S_X)로부터 입력받아 각각의 구동 신호들을 발생시키고, 발생된 구동 신호를 각각의 전극 라인들에 인가한다. In this case, the driving unit such as the address driver 23, the X driver 24, and the Y driver 25 receives input from the driving control signals S _A , S _Y , and S _X , and generates respective driving signals. The applied driving signal to each of the electrode lines.

어드레스 구동부(23)는, 논리 제어부(22)로부터 입력되는 어드레스 신호(S_A)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(24)는 논리 제어부(22)로부터 입력되는 X 구동 제어 신호(S_X)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(25)는 논리 제어부(22)로부터 입력되는 Y 구동 제어 신호(S_Y)를 처리하여 Y 전극 라인들에 인가한다. The address driver 23 processes the address signal S _A input from the logic controller 22 to generate a display data signal, and applies the generated display data signal to the address electrode lines. The X driver 24 processes the X driving control signal S _X input from the logic controller 22 and applies the X driving control signal S _X to the X electrode lines. The Y driver 25 processes the Y driving control signal S _Y input from the logic controller 22 and applies it to the Y electrode lines.

어드레스 구동부(23)에서 논리 제어부(22)로부터 입력되는 어드레스 신호(S_A)에 따른 데이터 신호를 어드레스 전극 라인들에 인가한다. 이를 위하여 어드레스 구동부(23)는 어드레스 구동IC(231)를 포함하고, 어드레스 구동 신호가 어드레스 구동IC(231)을 통하여 어드레스 전극 라인들에 인가된다. 이때, 배면유전체층(125)이 저유전율의 무연 유전체로 형성되어, 어드레스전극(도 1의 122)과 배면유전체층(도 1의 125)에 의하여 형성되는 커패시터의 커패시턴스를 낮추고, 그로 인하여 어드레스 구동시의 소비전력을 줄여, 어드레스 구동IC의 발열을 저감시킬 수 있다. The data driver corresponding to the address signal S _A input from the logic controller 22 in the address driver 23 is applied to the address electrode lines. To this end, the address driver 23 includes an address driver IC 231, and an address driver signal is applied to the address electrode lines through the address driver IC 231. At this time, the rear dielectric layer 125 is formed of a lead-free dielectric having a low dielectric constant, thereby lowering the capacitance of the capacitor formed by the address electrode (122 in FIG. 1) and the rear dielectric layer (125 in FIG. 1), thereby reducing the capacitance at the time of address driving. The power consumption can be reduced, and heat generation of the address driver IC can be reduced.

단위 프레임(FR)은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1∼SF8)로 분할된다. 또한, 각 서브필드(SF1∼SF8)는 리셋 주기(R1∼R8), 어드레스 주기(A1∼A8), 및 유지방전 주기(S1∼S8)로 분할된다. The unit frame FR is divided into eight subfields SF1 to SF8 to realize time division gray scale display. Each subfield SF1 to SF8 is divided into reset periods R1 to R8, address periods A1 to A8, and sustain discharge periods S1 to S8.

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 주기(S1∼S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지방전 주기(S1∼S8)의 길이는 255T(T는 단위 시간)이다. 이때, 제n 서브필드(SFn)의 유지방전 주기(Sn)에는 2ⁿ에 상응하는 시간이 각각 설정된다. 이에 따라, 8 개의 서브필드들 중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있다. The luminance of the plasma display panel is proportional to the length of the sustain discharge periods S1 to S8 occupied in the unit frame. The length of the sustain discharge cycles S1 to S8 occupied in the unit frame is 255T (T is the unit time). At this time, a time corresponding to 2 ⁿ is set in the sustain discharge period Sn of the nth subfield SFn. Accordingly, if the subfield to be displayed among the eight subfields is appropriately selected, 256 gray levels may be displayed including all zero (zero) grays not displayed in any of the subfields.

도 4에서 참조부호 S_A은 각 어드레스 전극 라인에 인가되는 구동 신호를, S_X은 X 전극 라인들에 인가되는 구동 신호를, 그리고 S_Y1~ S_Yn은 각 Y 전극 라인 (Y₁~Y_n)에 인가되는 구동 신호를 가리킨다. In FIG. 4, S _A denotes a drive signal applied to each address electrode line, S _X denotes a drive signal applied to the X electrode lines, and S _Y1 to S _Yn _denote each Y electrode line (Y ₁ to Y _n). ) Indicates a driving signal applied to the.

도면을 참조하면, 단위 서브-필드(SF)의 리셋 주기(PR)에서는, 먼저 X 전극 라인들에 인가되는 전압을 접지 전압(V_G)으로부터 제2 전압(V_S) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기서, Y 전극 라인들과 어드레스 전극 라인들에는 접지 전압(V_G)이 인가된다. 이에 따라, X 전극 라인들과 Y 전극 라인들 사이, 및 X 전극 라인들과 어드레스 전극 라인들 사이에 약한 방전이 일어나면서 X 전극 라인들(X₁~X_n) 주위에 부극성의 벽전하들이 형성된다.Referring to the drawing, in the reset period PR of the unit sub-field SF, first, the voltage applied to the X electrode lines is set from the ground voltage V _G to the second voltage V _S , for example, 155 volts. Continue to increase until (V). Here, the ground voltage V _G is applied to the Y electrode lines and the address electrode lines. Accordingly, a weak discharge occurs between the X electrode lines and the Y electrode lines, and between the X electrode lines and the address electrode lines, and negative wall charges are formed around the X electrode lines X ₁ to X _n . Is formed.

다음에, Y 전극 라인들에 인가되는 전압이 제2 전압(V_S) 예를 들어, 155 볼트(V)부터 제2 전압(V_S)보다 제3 전압(V_SET)만큼 더 높은 최고 전압(V_SET+V_S) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들과 어드레스 전극 라인들에는 접지 전압(V_G)이 인가된다. 이에 따라, Y 전극 라인들과 X 전극 라인들 사이에 약한 방전이 일어나는 한편, Y 전극 라인들과 어드레스 전극 라인들 사이에 더욱 약한 방전이 일어난다. Next, as higher the maximum voltage that the voltage applied to the Y electrode lines second voltage (V _S), for example, 155 volts (V) from the second voltage (V _S) than the third voltage (V _SET) ( V _SET + V _S ) For example, it continuously rises to 355 volts (V). Here, the ground voltage V _G is applied to the X electrode lines and the address electrode lines. Thus, a weak discharge occurs between the Y electrode lines and the X electrode lines, while a weaker discharge occurs between the Y electrode lines and the address electrode lines.

다음에, X 전극 라인들에 인가되는 전압이 제2 전압(V_S)으로 유지된 상태에서, Y 전극 라인들에 인가되는 전압이 제2 전압(V_S)으로부터 접지 전압(V_G)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들에는 접지 전압(V_G)이 인가된다. Continued to the next, in the held state the voltage applied to the X electrode lines to a second voltage (V _S), the ground voltage (V _G) that the voltage applied to the Y electrode lines from the second voltage (V _S) Is lowered. Here, the ground voltage V _G is applied to the address electrode lines.

이어지는 어드레스 주기(PA)에서, 어드레스 전극 라인들에 어드레스 펄스의 표시 데이터 신호가 인가되고, 제2 전압(V_S)보다 낮은 제4 전압(V_SCAN)으로 바이어싱된 Y 전극 라인들에 접지 전압(V_G)의 스캔 펄스의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. A ground voltage to the subsequent address period (PA) in an address is applied to a display data signal of the address pulse to the electrode line, the second voltage (V _S) lower than the fourth voltage (V _SCAN) to bias the Y-electrode lines As the scan signals of the scan pulses (V _G ) are sequentially applied, smooth addressing may be performed.

이때, 각 어드레스 전극 라인에 인가되는 표시 데이터 신호는 방전셀을 선택할 경우에 정극성 어드레스 전압(V_A)이, 그렇지 않을 경우에 접지 전압(V_G)이 인가된다. 이에 따라 접지 전압(V_G)의 스캔 펄스가 인가되는 동안에 정극성 어드레스 전압(V_A)의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다. 또한, 보다 정확하고 효율적인 어드레스 방전을 위하여 X 전극 라인들에 제2 전압(V_S)이 인가된다. In this case, the display data signal applied to each address electrode line is applied with the positive address voltage V _A when the discharge cell is selected, and with the ground voltage V _G when the discharge cell is not selected. Accordingly, when the display data signal of the positive address voltage V _A is applied while the scan pulse of the ground voltage V _G is applied, wall charges are formed by the address discharge in the corresponding discharge cell. Wall charges do not form. In addition, the second voltage V _S is applied to the X electrode lines for more accurate and efficient address discharge.

이어지는 유지방전 주기(PS)에서는, 모든 Y 전극 라인들과 X 전극 라인들에 제2 전압(V_S)의 디스플레이 유지 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(PA)에서 벽전하들이 형성된 방전셀들에서 디스플레이 유지를 위한 방전을 일으킨다. In the subsequent sustain discharge period PS, the display sustain pulse of the second voltage V _S is alternately applied to all the Y electrode lines and the X electrode lines, so that the wall charges are formed in the corresponding address period PA. It causes a discharge in the cells to hold the display.

본 발명에 따른 플라즈마 디스플레이 패널은, 저유전율의 배면유전체층 유전체를 적용하여 패널에 형성되는 커패시턴스를 조절함으로써, 어드레스 방전 시의 소비전력을 줄여 어드레스 구동IC의 발열을 저감시킬 수 있다.In the plasma display panel according to the present invention, the capacitance formed in the panel is adjusted by applying a low dielectric constant back dielectric layer dielectric, thereby reducing power consumption during address discharge and reducing heat generation of the address driving IC.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

Claims

A first substrate and a second substrate disposed to face each other;

Barrier ribs disposed between the first substrate and the second substrate to partition discharge cells;

Sustain electrode pairs disposed on the first substrate to extend in one direction and disposed to pass through the discharge cells;

Address electrodes disposed to intersect the sustain electrode pairs;

A first dielectric layer formed on the first substrate to cover the sustain electrode pairs;

A second dielectric layer formed on the second substrate to cover the address electrodes; And

A phosphor layer formed in the discharge cells,

And a dielectric constant of the second dielectric layer of 8 pF / cell or more and 15 pF / cell or less.

The method of claim 1,

And the second dielectric layer is made of bismuth (BiO) or zinc (ZnO).

The method of claim 2,

And the second dielectric layer is a lead-free dielectric layer.

The method according to any one of claims 1 to 3,

And the second dielectric layer is formed by adding a white pigment to a dielectric material.

The method of claim 4, wherein

And the white pigment is at least one of ZrO ₂ , B ₃ N ₄ , and TiO ₂ .