KR100641736B1 - 에너지 회수회로 및 이를 이용한 에너지 회수방법 - Google Patents

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Abstract

본 발명은 부품수를 저감할 수 있도록 한 에너지 회수장치에 관한 것이다.
본 발명의 에너지 회수장치는 스캔전극 및 서스테인전극에 등가적으로 형성되는 패널 커패시터와; 상기 패널 커패시터의 스캔전극측에 설치되어 상기 스캔전극측으로 서스테인펄스를 공급하기 위한 스캔전극 구동부와; 상기 패널 커패시터의 서스테인전극측에 설치되어 상기 서스테인전극측으로 서스테인펄스를 공급하기 위한 서스테인전극 구동부와; 상기 스캔전극 구동부 및 서스테인전극 구동부와 공통적으로 접속되며, 상기 패널 커패시터로 전압을 공급함과 아울러 상기 패널 커패시터에서 방전되는 전압에 의하여 충전되는 하나의 소스 커패시터와; 상기 패널 커패시터로부터 상기 소스 커패시터로 전압이 공급될 때 상기 패널 커패시터와 소스 커패시터의 전류패스를 제공하기 위한 경로 제공부를 구비한다.

Description

에너지 회수회로 및 이를 이용한 에너지 회수방법{Energy Recovery Circuit and Energy Recovering Method Using the Same}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 서스테인 방전 전압을 회수하기 위하여 설치되는 에너지 회수장치를 나타내는 회로도이다.
도 3은 도 2에 도시된 스위치들의 턴-온 및 턴-오프 타이밍을 나타내는 타이밍도이다.
도 4는 도 2에 도시된 에너지 회수장치에 의하여 공급되는 서스테인 펄스를 나타내는 도면이다.
도 5는 본 발명의 실시 예에 의한 에너지 회수장치를 나타내는 회로도이다.
도 6은 도 5에 도시된 스위치들의 턴-온 및 턴-오프 타이밍을 나타내는 타이밍도이다.
도 7은 도 5에 도시된 에너지 회수장치에서 패널 커패시터의 스캔전극측으로 서스테인 전압이 공급되는 과정을 나타내는 회로도이다.
도 8은 도 5에 도시된 에너지 회수장치에서 패널 커패시터의 스캔전극측으로 부터 소스 커패시터로 전압이 공급되는 과정을 나타내는 회로도이다.
도 9는 도 5에 도시된 에너지 회수장치에서 패널 커패시터의 양단에 기저전위가 공급되는 과정을 나타내는 회로도이다.
도 10은 도 5에 도시된 에너지 회수장치에서 소스 커패시터로부터 패널 커패시터의 서스테인전극측으로 전압이 공급되는 과정을 나타내는 회로도이다.
도 11은 도 5에 도시된 에너지 회수장치에서 패널 커패시터의 서스테인전극측으로 서스테인 전압이 공급되는 과정을 나타내는 회로도이다.
도 12는 도 5에 도시된 에너지 회수장치에서 패널 커패시터의 서스테인전극측으로부터 소스 커패시터로 전압이 공급되는 과정을 나타내는 회로도이다.
도 13은 도 5에 도시된 에너지 회수장치에서 패널 커패시터의 양단에 기저전위가 공급되는 과정을 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y : 스캔전극
12Z : 서스테인전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체층 30,32: 에너지 회수회로
본 발명은 에너지 회수회로 및 이를 이용한 에너지 회수방법에 관한 것으로 특히, 부품수를 저감할 수 있도록 한 에너지 회수회로 및 이를 이용한 에너지 회수방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.
이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(12Y) 및 서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
스캔전극(12Y)과 서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된 다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22) 및 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 스캔전극(12Y) 및 서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 서브필드는 다시 초기화 기간, 어드레스 기간, 서스테인 기간 및 소거기간으로 분할되어 구동된다.
여기서, 초기화 기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 소거기간은 서스테인 기간에 발생된 서스테인 방전을 소거하는 기간이다.
이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방 전에 필요한 구동전력을 최소화하기 위하여 에너지 회수회로가 이용된다. 에너지 회수회로는 스캔전극(12Y) 및 서스테인전극(12Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.
도 2는 서스테인 방전 전압을 회수하기 위하여 설치되는 에너지 회수회로를 나타내는 도면이다.
도 2를 참조하면, 종래의 에너지 회수회로(30,32)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 설치된다. 여기서, 패널 커패시터(Cp)는 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 1에너지 회수회로(30)는 스캔전극(Y)에 서스테인펄스를 공급한다. 제 2에너지 회수회로(32)는 제 1에너지 회수회로(30)와 교번되게 동작하면서 서스테인전극(Z)에 서스테인펄스를 공급한다.
종래의 에너지 회수회로(30,32)의 구성을 제 1에너지 회수회로(30)를 참조하여 설명하기로 한다. 제 1에너지 회수회로(30)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2,S4)를 구비한다.
제 2 스위치(S2)는 서스테인 전압원(Vs)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인 전압원(Vs)의 절 반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1내지S4)는 전류의 흐름을 제어한다.
한편, 제 1및 제 2스위치(S1,S2)와 인덕터(L)의 사이에는 각각 설치된 제 5 및 제 6 다이오드(D5,D6)는 전류가 역방향으로 흐르는 것을 방지한다.
도 3은 제 1에너지 회수장치 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인턱터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 두배인 Vs 전압이 충전된다.
T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 서스테인 전압원(Vs)의 전압이 스캔전극(Y)에 공급된다. 스캔전극(Y)에 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한 편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.
T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)된다. 이때, 스캔전극(Y)은 T3의 기간동안 서스테인 전압원(Vs)의 전압을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 상태를 일정 시간동안 유지한다. 실제로, 스캔전극(Y) 및 서스테인전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다.
한편, 제 2에너지 회수회로(32)는 도 4와 같이 제 1에너지 회수회로(30)와 교번적으로 동작하면서 패널 커패시터(Cp)에 구동전압을 공급하게 된다. 따라서, 패널 커패서터(Cp)에는 도 4와 같이 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급되게 된다. 이와 같이 패널 커패시터(Cp)에 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급됨으로써 방전셀들에서 서스테인 방전이 일어나게 된 다.
하지만, 이와 같은 종래의 에너지 회수회로(30,32)들은 스캔전극(Y) 측에 설치된 제 1에너지 회수회로(30) 및 서스테인전극(Z) 측에 설치된 제 2에너지 회수회로(32)가 각각 동작함으로써 많은 회로부품들(스위칭소자등)이 필요하게 되고, 이에 따라 제조비용이 상승되는 문제점이 있다. 아울러, 에너지 회수장치(30,32)에 많은 회로부품들이 설치되면 많은 소비전력이 소모되게 된다.
따라서, 본 발명의 목적은 부품수를 저감할 수 있도록 한 에너지 회수장치 및 이를 이용한 에너지 회수방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 에너지 회수장치는 스캔전극 및 서스테인전극에 등가적으로 형성되는 패널 커패시터와; 상기 패널 커패시터의 스캔전극측에 설치되어 상기 스캔전극측으로 서스테인펄스를 공급하기 위한 스캔전극 구동부와; 상기 패널 커패시터의 서스테인전극측에 설치되어 상기 서스테인전극측으로 서스테인펄스를 공급하기 위한 서스테인전극 구동부와; 상기 스캔전극 구동부 및 서스테인전극 구동부와 공통적으로 접속되며, 상기 패널 커패시터로 전압을 공급함과 아울러 상기 패널 커패시터에서 방전되는 전압에 의하여 충전되는 하나의 소스 커패시터와; 상기 패널 커패시터로부터 상기 소스 커패시터로 전압이 공급될 때 상기 패널 커패시터와 소스 커패시터의 전류패스를 제공하기 위한 경로 제공부를 구비한다.
상기 소스 커패시터와 상기 패널 커패시터 사이에 위치되어 상기 소스 커패시터로부터 상기 패널 커패시터로 전압이 공급될 때 공진회로를 형성하는 제 1인덕터와, 상기 소스 커패시터와 상기 패널 커패시터 사이에 위치되어 상기 패널 커패시터로부터 상기 소스 커패시터로 전압이 공급될 때 공진회로를 형성하는 제 2인덕터와, 상기 제 1인덕터와 상기 소스 커패시터 사이에 위치되는 제 1다이오드와, 상기 패널 커패시터의 스캔전극측과 상기 제 2인덕터 사이에 위치되는 제 2다이오드와, 상기 패널 커패시터의 서스테인전극측과 상기 제 2인덕터 사이에 위치되는 제 3다이오드를 더 구비한다.
상기 경로 제공부는 상기 제2인덕터와 상기 소스 커패시터 사이에 위치되어 상기 패널 커패시터에 충전된 전압이 상기 소스 커패시터로 공급될 때 턴-온되는 스위치를 구비한다.
상기 스캔전극 구동부는 서스테인 전압원과 상기 패널 커패시터 사이에 위치되는 제 1스위치와, 기저전압원과 상기 패널 커패시터 사이에 위치되는 제 2스위치와, 상기 패널 커패터와 상기 제 1인덕터 사이에 위치되어 상기 소스 커패시터로부터 상기 패널 커패시터의 스캔전극측으로 전압이 공급될 때 턴-온되는 제 3스위치를 구비한다.
상기 제 2인덕터와 상기 서스테인 전압원 사이에 위치되어 상기 제 2인덕터의 전압이 상기 서스테인 전압 이상으로 상승되는 것을 방지하기 위한 제 4다이오 드를 더 구비한다.
상기 서스테인전극 구동부는 서스테인 전압원과 상기 패널 커패시터 사이에 위치되는 제 1스위치와, 기저전압원과 상기 패널 커패시터 사이에 위치되는 제 2스위치와, 상기 패널 커패터와 상기 제 1인덕터 사이에 위치되어 상기 소스 커패시터로부터 상기 패널 커패시터의 서스테인전극측으로 전압이 공급될 때 턴-온되는 제 3스위치를 구비한다.
상기 제 1인덕터와 상기 서스테인 전압원 사이에 위치되어 상기 제 1인덕터의 전압이 상기 서스테인 전압 이상으로 상승되는 것을 방지하기 위한 제 4다이오드를 더 구비한다.
본 발명의 에너지 회수방법은 소스 커패시터로부터 방전된 전압이 제 1전류패스를 경유하여 패널 커패시터의 스캔전극측으로 공급되는 단계와, 상기 패널 커패시터의 스캔전극측으로부터 방전된 전압이 제 2전류패스를 경유하여 상기 소스 커패시터로 공급되는 단계와, 상기 소스 커패시터로부터 방전된 전압이 제 3전류패스를 경유하여 상기 패널 커패시터의 서스테인전극측으로 공급되는 단계와, 상기 패널 커패시터의 서스테인전극측으로부터 방전된 전압이 상기 제 2전류패스를 경유하여 상기 소스 커패시터로 공급되는 단계를 포함한다.
상기 제 1전류패스 및 제 3전류패스에는 상기 패널 커패시터와 공진회로를 형성하기 위한 제 1인덕터가 포함된다.
상기 제 2전류패스에는 제 2인덕터가 포함된다.
상기 제 1인덕터 및 제 2인덕터의 전압을 서스테인 전압 이하로 유지하는 단 계를 더 포함한다.
상기 패널 커패시터의 스캔전극측에서 방전된 전압은 제 1다이오드를 경유하여 상기 제 2전류패스로 공급되고, 상기 패널 커패시터의 서스테인전극측에서 방전된 전압은 제 2다이오드를 경유하여 상기 제 2전류패스로 공급된다.
이하, 본 발명의 상세한 설명에서는 상기 제 1다이오드(D1)는 제 3다이오드(D3)로, 상기 제 2다이오드(D2)는 제 4다이오드(D4)로, 상기 제 3다이오드(D3)는 제 5다이오드(D5)로, 상기 제 4다이오드(D4)는 제 1다이오드(D1) 및 제 2다이오드(D2)로, 상기 서스테인전극 구동부의 제 1 및 제 2스위치(S1,S2)는 제 4 및 제5스위치(S4,S5)로 설명하기로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 5 내지 도 13을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 5는 본 발명의 실시 예에 의한 에너지 회수회로를 나타내는 회로도이다.
도 5를 참조하면, 본 발명의 실시 예에 의한 에너지 회수회로는 패널 커패시터(Cp)와, 패널 커패시터(Cp)를 두고 서로 대칭적으로 설치되는 스캔전극 구동부(100) 및 서스테인전극 구동부(102)와, 상기 패널 커패시터(Cp)와 에너지를 충/방전하기 위한 소스 커패시터(Cs)와, 상기 소스 커패시터(Cs)의 에너지 충전경로를 제공하기 위한 경로 제공부(104)를 구비한다.
패널 커패시터(Cp)는 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전 용량을 등가적으로 나타낸 것이다. 스캔전극 구동부(100)는 패널 커패시터(Cp)의 스캔전극(Y) 측으로 서스테인 전압(Vs)을 공급하기 위하여 사용된다. 서스테인전극 구동부(102)는 패널 커패시터(Cp)의 서스테인전극(Z) 측으로 서스테인 전압(Vs)을 공급하기 위하여 사용된다.
경로 제공부(104)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 위치되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수될 때 전류패스를 제공한다. 소스 커패시터(Cs)는 패널 커패시터(Cp)와 소정의 전압을 충/방전한다.
이와 같은 본 발명에서는 패널 커패시터(Cp)를 충전된 전압을 회수함과 아울러 회수된 전압을 패널 커패시터(Cp)로 제공하기 위하여 하나의 소스 커패시터(Cs)만을 구비한다. 다시 말하여, 패널 커패시터(Cp)이 스캔전극(Y) 및 서스테인전극(Z)은 하나의 소스 커패시터(Cs)로부터 공급되는 전압을 공급받는다. 이와 같이 에너지 회수회로에 하나의 소스 커패시터(Cs)만이 추가되면 실장되는 부품수를 종래에 비하여 줄일 수 있다.
그리고, 본 발명에서는 패널 커패시터(Cp)로부터 소스 커패시터(Cs)로 전압이 회수될 때 경로 제공부(104)에서 전류패스를 형성한다. 다시 말하여,패널 커패시터(Cp)로부터 소스 커패시터(Cs)로부터 전압이 회수될 때 스캔전극 구동부(100) 및 서스테인전극 구동부(102) 각각에서 전류패스를 제공하는 것이 아니라 하나의 경로 제공부(104)에서 전류패스를 제공하게 되고, 이에 따라 실장부품수를 최소화할 수 있다.
그리고, 본 발명의 에너지 회수회로는 패널 커패시터(Cp)가 충전될 때 패널 커패시터(Cp)와 공진회로를 형성하기 위한 제 1인덕터(L1)와, 소스 커패시터(Cs)가 충전될 때 소스 커패시터(Cs)와 공진회로를 형성하기 위한 제 2인덕터(L2)와, 패널 커패시터(Cp)의 스캔전극(Y)측과 제 2인덕터(L2) 사이에 위치되는 제 4다이오드(D5)와, 패널 커패시터(Cp)의 서스테인전극(Z)측과 제 2인덕터(L2) 사이에 위치되는 제 5다이오드(D5)와, 제 1인덕터(L1)와 소스 커패시터(Cs) 사이에 위치되는 제 3다이오드(D3)와, 제 2인덕터(L2)와 서스테인 전압원(Vs) 사이에 설치되는 제 1다이오드(D1)와, 제 1인덕터(L1)와 서스테인 전압원(Vs) 사이에 설치되는 제 2다이오드(D2)를 구비한다.
제 1인덕터(L1)는 소스 커패시터(Cs)에 충전된 전압이 방전될 때 패널 커패시터(Cp)와 공진회로를 형성한다. 제 2인덕터(L2)는 패널 커패시터(Cp)에 충전된 전압이 방전될 때 소스 커패시터(Cs)와 공진회로를 형성한다. 제 3다이오드(D3) 내지 제 5다이오드(D5)는 역전류가 흐르는 것을 방지한다.
제 1다이오드(D1)는 제 1인덕터(L1)로 흐르는 전류의 방향이 변화될 때 제 1인덕터(L1)에 유기되는 역전압을 서스테인 전압(Vs) 이하로 유지한다. 다시 말하여, 제 1다이오드(D1)는 제 1인덕터(L1)와 서스테인 전압원(Vs) 사이에 설치되어 제 1인덕터(L1)에서 서스테인 전압(Vs) 이상의 역전압이 유기될 때 제 1인덕터(L1)와 서스테인 전압원(Vs)의 전류통로를 형성한다.
제 2다이오드(D2)는 제 2인덕터(L2)로 흐르는 전류의 방향이 변화될 때 제 2인덕터(L2)에 유기되는 역전압을 서스테인 전압(Vs) 이하로 유지한다. 다시 말하여, 제 2다이오드(D2)는 제 2인덕터(L2)와 서스테인 전압원(Vs) 사이에 설치되어 제 2인덕터(L2)에서 서스테인 전압(Vs) 이상의 역전압이 유기될 때 제 2인덕터(L2)와 서스테인 전압원(Vs)의 전류통로를 형성한다.
스캔전극 구동부(100)는 패널 커패시터(Cp)와 서스테인 전압원(Vs) 사이에 설치되는 제 1스위치(S1)와, 패널 커패시터(Cp)와 기저전압원 사이에 설치되는 제 2스위치(S2)와, 패널 커패시터(Cp)와 제 1인덕터(L1) 사이에 설치되는 제 3스위치(S3)를 구비한다.
제 1스위치(S1)는 패널 커패시터(Cp)에 서스테인 전압(Vs)이 공급될 때 턴-온된다. 제 2스위치(S2)는 패널 커패시터(Cp)에 기저전압이 공급될 때 턴-온된다. 제 3스위치(S3)는 소스 커패시터(Cs)로부터 패널 커패시터(Cp)의 스캔전극(Y)측으로 전압이 공급될 때 턴-온된다.
서스테인전극 구동부(102)는 패널 커패시터(Cp)와 서스테인 전압원(Vs) 사이에 설치되는 제 4스위치(S4)와, 패널 커패시터(Cp)와 기저전압원 사이에 설치되는 제 5스위치(S5)와, 패널 커패시터(Cp)와 제 1인덕터(L1) 사이에 설치되는 제 6스위치(S6)를 구비한다.
제 4스위치(S4)는 패널 커패시터(Cp)에 서스테인 전압(Vs)이 공급될 때 턴-온된다. 제 5스위치(S5)는 패널 커패시터(Cp)에 기저전압이 공급될 때 턴-온된다. 제 6스위치(S6)는 소스 커패티서(Cs)로부터 패널 커패시터의 서스테인전극(Z)측으로 전압이 공급될 때 턴-온된다.
도 6은 도 5에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 인가되는 전압을 나타내는 타이밍도 및 파형도이다. 도 6을 참조하여 도 5를 설명할 때 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하기로 한다.
도 6을 참조하면, 먼저 T1 기간동안 제 3스위치(S3)가 턴-온된다. 제 3스위치(S3)가 턴-온되면 도 5의 점선과 같이 소스 커패시터(Cs), 제 3다이오드(D3), 제 1인덕터(L1) 및 제 3스위치(S3)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)측으로 이어지는 전류 패스가 형성된다. 이때, 제 1인덕터(L1)와 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 대략 Vs의 전압이 충전된다. 그리고, T1 기간동안 전류패스가 형성될 수 있도록 제 5스위치(S5)가 턴-온상태를 유지한다.
T2 기간동안 제 1스위치(S1)가 턴-온됨과 아울러 제 3스위치(S3)가 턴-오프된다. 그리고, T2 기간동안 제 5스위치(S5)는 턴-온상태를 유지한다. 제 1스위치(S1)가 턴-온되면 도 7의 점선과 같이 서스테인 전압원(Vs) 및 제 1스위치(S1)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)측으로 이어지는 전류패스가 형성된다. 즉, T2기간에는 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)의 스캔전극(Y)으로 공급된다. 스캔전극(Y)으로 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 그리고, 패널 커패시터(Cp)의 전압은 T1 기간에 대략 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위하여 외부에서 공급해주는 구동전력이 최소화된다.
T3 기간에는 제 7스위치(S7)가 턴-온된다. 그리고, T3 기간동안 제 5스위치(S5)는 턴-온상태를 유지한다. 제 7스위치(S7)가 턴-온되면 도 8의 점선과 같이 패널 커패시터(Cp), 제 4다이오드(D4), 제 2인덕터(L2) 및 제 7스위치(S7)를 경유하여 소스 커패시터(Cs)로 이어지는 전류패스가 형성된다. 그러면, 패널 커패시터(Cp)에 충전된 전압이 제 2인덕터(L2)를 경유하여 소스 커패시터(Cs)로 공급된다. 이때, 소스 커패시터(Cs)에는 VS/2의 전압이 충전된다.
T4 기간에는 제 2스위치(S2)가 턴-온된다. 그리고, T4 기간동안 제 5스위치(S5)는 턴-온상태를 유지한다. 제 2스위치(S2)가 턴-온되면 도 9의 점선과 같이 패널 커패시터(Cp)의 양측이 기저 전압원과 접속된다. 즉, T4 기간은 스캔전극(Y) 및 서스테인전극(Z)에 교번적으로 공급되는 서스테인펄스 사이에 위치되는 휴지기간이다. 실질적으로, 본 발명에서는 T1 내지 T4의 기간을 반복하면서 패널 커패시터(Cp)의 스캔전극(Y)으로 서스테인 펄스를 공급한다.
T5 기간에는 제 6스위치(S6)가 턴-온됨과 아울러 제 5스위치(S5)가 턴-오프된다. 그리고, T5 기간 내지 T0 기간 동안에는 패널 커패시터(Cp)에 전류패스가 형성될 수 있도록 제 2스위치(S2)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 도 10의 점선과 같이 소스 커패시터(Cs), 제 3다이오드(D3), 제 1인덕터(L1) 및 제 6스위치(S6)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)측으로 이어지는 전류패스가 형성된다. 이때, 제 1인덕터(L1)와 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 대략 Vs의 전압이 충전된다.
T6 기간동안 제 4스위치(S4)가 턴-온됨과 아울러 제 6스위치(S6)가 턴-오프된다. 제 4스위치(S4)가 턴-온되면 도 11의 점선과 같이 서스테인 전압원(Vs) 및 제 4스위치(S4)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)측으로 이어지는 전류패스가 형성된다. 즉, T6기간에는 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)의 서스테인전극(Z)으로 공급된다. 서스테인전극(Z)으로 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 그리고, 패널 커패시터(Cp)의 전압은 T5 기간에 대략 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위하여 외부에서 공급해주는 구동전력이 최소화된다.
T7 기간에는 제 4스위치(S4)가 턴-오프됨과 아울러 제 7스위치(S7)가 턴-온된다. 제 7스위치(S7)가 턴-온되면 도 12의 점선과 같이 패널 커패시터(Cp), 제 5다이오드(D5), 제 2인덕터(L2) 및 제 7스위치(S7)를 경유하여 소스 커패시터(Cs)로 이어지는 전류패스가 형성된다. 그러면, 패널 커패시터(Cp)에 충전된 전압이 제 2인덕터(L2)를 경유하여 소스 커패시터(Cs)로 공급된다. 이때, 소스 커패시터(Cs)에는 VS/2의 전압이 충전된다.
T0 기간에는 제 5스위치(S5)가 턴-온된다. 제 5스위치(S5)가 턴-온되면 도 13의 점선과 같이 패널 커패시터(Cp)의 양측이 기저 전압원과 접속된다. 즉, T0 기간은 스캔전극(Y) 및 서스테인전극(Z)에 교번적으로 공급되는 서스테인펄스 사이에 위치되는 휴지기간이다. 실질적으로, 본 발명에서는 T5 내지 T0의 기간을 반복하면서 패널 커패시터(Cp)의 서스테인전극(Z)으로 서스테인 펄스를 공급한다.
상술한 바와 같이 본 발명의 에너지 회수회로는 하나의 소스 커패시터(Cs)를 공유하면서 패널 커패시터(Cp)의 스캔전극(Y)측 및 서스테인전극(Z)측으로 서스테인 펄스를 공급한다. 그리고, 패널 커패시터(Cp)의 스캔전극(Y)측 및 서스테인전 극(Z)에서 방전된 전압은 하나의 스위치(S7)를 경유하여 소스 커패시터(Cs)로 공급된다. 따라서, 본 발명에서는 에너지 회수회로에 포함되는 부품수를 최소화할 수 있다.
상술한 바와 같이, 본 발명에 따른 에너지 회수장치 및 이를 이용한 에너지 회수방법에 의하면 전류패스 상에 형성된 회로소자들의 수를 줄일 수 있고, 이에 따라 제조비용을 절감할 수 있는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (12)

  1. 스캔전극 및 서스테인전극에 등가적으로 형성되는 패널 커패시터와;
    상기 패널 커패시터의 스캔전극측에 설치되어 상기 스캔전극측으로 서스테인펄스를 공급하기 위한 스캔전극 구동부와;
    상기 패널 커패시터의 서스테인전극측에 설치되어 상기 서스테인전극측으로 서스테인펄스를 공급하기 위한 서스테인전극 구동부와;
    상기 스캔전극 구동부 및 서스테인전극 구동부와 공통적으로 접속되며, 상기 패널 커패시터로 전압을 공급함과 아울러 상기 패널 커패시터에서 방전되는 전압에 의하여 충전되는 하나의 소스 커패시터와;
    상기 패널 커패시터로부터 상기 소스 커패시터로 전압이 공급될 때 상기 패널 커패시터와 소스 커패시터의 전류패스를 제공하기 위한 경로 제공부를 구비하며,
    상기 소스 커패시터로부터 방전된 전압이 제 1 전류패스를 경유하여 상기 패널 커패시터의 스캔전극측으로 공급되고, 상기 패널 커패시터의 스캔전극측으로부터 방전된 전압이 제 2 전류패스를 경유하여 상기 소스 커패시터로 공급되고, 상기 소스 커패시터로부터 방전된 전압이 제 3 전류패스를 경유하여 상기 패널 커패시터의 서스테인전극측으로 공급되고, 상기 패널 커패시터의 서스테인전극측으로부터 방전된 전압이 제 4전류패스를 경유하여 상기 소스 커패시터로 공급되는 것을 특징으로 하는 에너지 회수회로.
  2. 제 1 항에 있어서,
    상기 소스 커패시터와 상기 패널 커패시터 사이에 위치되어 상기 소스 커패시터로부터 상기 패널 커패시터로 전압이 공급될 때 공진회로를 형성하는 제 1인덕터와,
    상기 소스 커패시터와 상기 패널 커패시터 사이에 위치되어 상기 패널 커패시터로부터 상기 소스 커패시터로 전압이 공급될 때 공진회로를 형성하는 제 2 인 덕터와,
    상기 제 1 인덕터와 상기 소스 커패시터 사이에 위치되는 제 1 다이오드와,
    상기 패널 커패시터의 스캔전극측과 상기 제 2 인덕터 사이에 위치되는 제 2 다이오드와,
    상기 패널 커패시터의 서스테인전극측과 상기 제 3 인덕터 사이에 위치되는 제 3 다이오드를 더 구비하는 에너지 회수회로.
  3. 제 2 항에 있어서,
    상기 경로 제공부는
    상기 제2 인덕터와 상기 소스 커패시터 사이에 위치되어 상기 패널 커패시터에 충전된 전압이 상기 소스 커패시터로 공급될 때 턴-온되는 스위치를 구비하는 에너지 회수회로
  4. 제 2 항에 있어서,
    상기 스캔전극 구동부는
    서스테인 전압원과 상기 패널 커패시터 사이에 위치되는 제 1 스위치와,
    기저전압원과 상기 패널 커패시터 사이에 위치되는 제 2 스위치와,
    상기 패널 커패시터와 상기 제 1 인덕터 사이에 위치되어 상기 소스 커패시터로부터 상기 패널 커패시터의 스캔전극측으로 전압이 공급될 때 턴-온되는 제 3 스위치를 구비하는 에너지 회수회로.
  5. 제 4항에 있어서,
    상기 제 2 인덕터와 상기 서스테인 전압원 사이에 위치되어 상기 제 2 인덕터의 전압이 상기 서스테인 전압 이상으로 상승되는 것을 방지하기 위한 제 4다이오드를 더 구비하는 에너지 회수회로.
  6. 제 2 항에 있어서,
    상기 서스테인전극 구동부는
    서스테인 전압원과 상기 패널 커패시터 사이에 위치되는 제 1 스위치와,
    기저전압원과 상기 패널 커패시터 사이에 위치되는 제 2스 위치와,
    상기 패널 커패터와 상기 제 1 인덕터 사이에 위치되어 상기 소스 커패시터로부터 상기 패널 커패시터의 서스테인전극측으로 전압이 공급될 때 턴-온되는 제 3스위치를 구비하는 에너지 회수회로.
  7. 제 6 항에 있어서,
    상기 제 1인덕터와 상기 서스테인 전압원 사이에 위치되어 상기 제 1 인덕터의 전압이 상기 서스테인 전압 이상으로 상승되는 것을 방지하기 위한 제 4다이오드를 더 구비하는 에너지 회수회로.
  8. 소스 커패시터로부터 방전된 전압이 제 1 전류패스를 경유하여 패널 커패시터의 스캔전극측으로 공급되는 단계와,
    상기 패널 커패시터의 스캔전극측으로부터 방전된 전압이 제 2 전류패스를 경유하여 상기 소스 커패시터로 공급되는 단계와,
    상기 소스 커패시터로부터 방전된 전압이 제 3 전류패스를 경유하여 상기 패널 커패시터의 서스테인전극측으로 공급되는 단계와,
    상기 패널 커패시터의 서스테인전극측으로부터 방전된 전압이 제 4전류패스를 경유하여 상기 소스 커패시터로 공급되는 단계를 포함하는 에너지 회수방법.
  9. 제 8 항에 있어서,
    상기 제 1 전류패스 및 제 3 전류패스에는 상기 패널 커패시터와 공진회로를 형성하기 위한 제 1 인덕터가 포함되는 것을 특징으로 하는 에너지 회수방법.
  10. 제 9 항에 있어서,
    상기 제 2 전류패스 및 상기 제 4 전류패스에는 상기 패널 커패시터와 공진회로를 형성하기 위한 제 2 인덕터가 포함되는 것을 특징으로 하는 에너지 회수방법.
  11. 제 10 항에 있어서,
    상기 제 1 인덕터 및 제 2 인덕터의 전압이 서스테인전압 이상으로 상승될 경우 상기 제 1 인덕터 및 제 2 인덕터로부터 상기 서스테인전압원으로의 전류패스 를 형성하여 과전류를 방전하는 단계를 더 포함하는 것을 특징으로 하는 에너지 회수방법.
  12. 제 8 항에 있어서,
    상기 패널 커패시터의 스캔전극측에서 방전된 전압은 제 1다이오드를 경유하여 상기 제 2 전류패스로 공급되고, 상기 패널 커패시터의 서스테인전극측에서 방전된 전압은 제 2 다이오드를 경유하여 상기 제 4전류패스로 공급되는 것을 특징으로 하는 에너지 회수방법.
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