KR100641625B1 - 메모리 적층패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 제품의 신뢰성, 생산성 및 경제성을 크게 향상 시키도록 한 메모리 적층패키지 및 그 제조방법을 제공하는데 목적이 있다. 이러한 본 발명은 각 좌우 양측에 단락된 어느 1개의 리드를 갖고 적층되는 2개 이상의 반도체칩들 중 어느 1개 이상의 반도체칩의 그 단락된 리드와 이웃한 다른 리드와의 사이에 솔더볼을 용착하여 적층된 반도체칩들을 동작가능한 상태를 이루게 함으로써 반도체칩들의 메모리 용량을 크게 증진시킴과 아울러 기존과 같은 PCB나 필름 등의 외부물질의 사용을 탈피하여 반도체칩들의 전기적 손실을 최소화 한 것이다. 이 때문에 제품의 신뢰성이 향상됨과 아울러 제조공정이 간단하고 그 제조 코스트가 저렴하여 생산성 및 경제성을 크게 개선하는 효과가 있다.

적층패키지, 반도체칩, 단락(short), 솔더링(soldering), 솔더볼(solder ball)

Description

메모리 적층패키지 및 그 제조방법{Memory stack package and Method for manufacturing thereof}

도1∼도8은 종래의 적층패키지를 나타낸 도면들,

도9는 본 발명에 따른 메모리 적층패키지를 나타낸 사시도,

도10은 본 발명에서 솔더볼을 나타낸 단면도,

도11은 도10에서 다른예의 솔더볼을 나타낸 단면도,

도12∼도18은 본 발명에 따른 메모리 적층패키지의 제조방법을 나타낸 일예의 순서도들,

도19a∼도19e는 본 발명에 따른 메모리 적층패키지의 제조방법을 나타낸 다른 예의 순서도들이다.

<도면의 주요부분에 대한 부호의 설명>

100,200:반도체칩 101,201:리드

101a,201a:단락된 리드 300:솔더볼

310:내층 320:외층

본 발명은 반도체칩들을 적층한 적층패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 솔더볼(solderball)을 이용하여 반도체칩들을 적층함으로써 제품의 신뢰성, 생산성 및 경제성을 크게 향상 시킨 메모리 적층패키지 및 그 제조방법에 관한 것이다.

일반적으로 전자기기의 소형화 추세에 따라 그 전자기기를 구성하는 각종 부품들의 소형화가 지속적으로 이루어지고 있음은 주지된 사실이다. 이 때문에 단위공간의 실장 효율을 높이기 위한 일환으로 근래에는 다수의 반도체칩들을 적층하는 적층패키지 기술이 상용화되고 있는 추세이다.

이러한 기존의 적층패키지 기술은, 도1 및 도2에 표시한 바와 같이 2개의 반도체칩들(1,2)을 그 리드들(lead;1a,2a) 사이에 인쇄회로기판(이하 "PCB"라고 한다) 또는 필름(3)을 개재하여 적층하되 상기 PCB 또는 필름(3)의 어느 일측에 소정 거리를 두고 천공된 홀들(4)을 통해 별도의 도전체(5)를 사용하여 그 적층된 반도체칩들(1,2)을 전기적으로 연결하는 방식과, 또한 도3 및 도4에 표시한 바와 같이 2개의 반도체칩들(10,11)을 각 리드들(10a,11a) 위에 PCB 또는 필름(13)을 각각 올려 놓고 적층하되 상기 PCB 또는 필름(13)의 중앙에 소정 거리를 두고 천공된 홀들 (14)을 통해 별도의 도전체(15)를 사용하여 그 적층된 반도체칩들(10,11)을 전기적으로 연결하는 방식과, 또한 도5 및 도6에 표시한 바와 같이 2개의 반도체칩들 (20,21)을 그 사이에 PCB 또는 필름(23)을 개재하여 적층하되 상기 PCB 또는 필름 (23)과 하부 반도체칩(21)의 각 리드들(21a)과의 사이에 별도의 도전체(25)를 개재하여 그 적층된 반도체칩들(20,21)을 전기적으로 연결하는 방식과, 또한 도7 및 도 8에 표시한 바와 같이 2개의 반도체칩들(30,31)을 적층하되 상부 반도체칩(30)의 리드들(30a)의 내측으로 PCB 또는 필름(35)을 개재하여 그 적층된 반도체칩들(30, 31)을 전기적으로 연결하는 방식을 취하고 있다.

그러나 이와 같은 기존의 기술은 반도체칩들을 적층함에 있어 PCB나 필름을 사용하기 때문에 사용 중 열팽창의 차이로 인해 제품의 신뢰성에 영향을 미칠 우려가 크고, 그 제조공정이 복잡하고 어렵기 때문에 생산성이 낮은 문제가 있다. 또한 PCB나 필름의 사용은 제품 자체의 신뢰성 뿐만 아니라 제품의 길이, 폭, 두께 등의 치수(dimension)에도 영향을 줄 수 있기 때문에 결국 제품의 무게 및 부피에 영향을 주어 단위공간의 실장 효율을 높이기 위한 제품의 본래 특성 및 취지가 퇴색되는 문제가 있다. 또한 반도체칩들의 리드들로 부터 전기적 특성이 PCB나 필름으로 이동할 때의 로드(road) 길이 즉, 부하 길이가 멀기 때문에 그만큼 전기적인 노이즈(noise)를 많이 발생시켜 반도체칩들의 고유한 특성이 손실되는 문제가 있다.

따라서, 본 발명의 목적은 이와 같은 문제점을 해결하기 위해서 안출된 것으로 제품의 신뢰성, 생산성 및 경제성을 크게 향상 시키도록 한 메모리 적층패키지 및 그 제조방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 적층 구조를 갖는 메모리 패키지에 있어서, 좌우 양측으로 돌출되어 외부 회로간을 연결하는 다수개의 리드(lead frame)들을 상호 용착(soldering)하여 적층되되 각 좌우 양측에 단락(short)된 어 느 1개의 리드를 갖고 적층되는 2개이상의 반도체칩들; 및 상기 어느 1개 이상의 반도체칩의 단락된 리드와 이웃한 다른 리드와의 사이에 용착되어 적층된 상기 반도체칩들을 동작가능한 상태를 이루게 하는 솔더볼을 포함하고 있는 것을 특징으로 한다.

상기에서, 상기 솔더볼은 원형 또는 다면체 중 어느 하나의 형상을 이루어, 도전성 금속물질로 이루어진 내층과 이 내층을 외부에서 감싸 상기 리드들 사이에서 용융되어 용착하는 도전성 솔더물질로 이루어진 외층으로 구성됨이 바람직하다.

또, 상기 내층의 내부로는 수지층이 더 형성됨이 바람직하고, 이종(異種) 금속물질을 갖는 겹층 구조일 수 있다.

이러한 본 발명은 적층 구조를 갖는 메모리 패키지의 제조방법에 있어서, 각 좌우 양측에 길이가 짧은 어느 1개의 리드를 갖는 1개 이상의 반도체칩을 준비하고 그 길이가 짧은 리드와 이웃한 다른 리드와의 사이에 솔더볼을 용착하는 단계; 및 상기 1개 이상의 반도체칩에 동일한 구조의 다른 1개 이상의 반도체칩을 적층하고 그 길이가 짧은 리드와 대응하는 리드를 제외한 나머지 리드들을 서로 전기적으로 연결되도록 용착하는 단계로 거쳐 제조됨을 특징으로 한다.

또 본 발명은 적층 구조를 갖는 메모리 패키지의 제조방법에 있어서, 각 좌우 양측에 서로 접하지 않는 어느 1개의 리드를 갖도록 2개 이상의 반도체칩들을 상호 적층하고 그 접하지 않는 리드들을 제외한 나머지 리드들을 서로 전기적으로 연결되도록 용착하는 단계; 및 상기 어느 1개 이상의 반도체칩의 그 접하지 않은 리드와 이웃한 다른 리드와의 사이에 솔더볼을 용착하여 상기 반도체칩들을 서로 동작가능하게 연결하는 단계를 거쳐 제조됨을 특징으로 한다.

상기 목적 및 장점 그리고 다른 특징은 첨부 도면을 참조한 아래의 설명으로 부터 명백할 것이다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도9는 본 발명에 따른 메모리 적층패키지를 나타낸 사시도, 도10은 본 발명에서 솔더볼을 나타낸 단면도, 도11은 도10에서 다른예의 솔더볼을 나타낸 단면도이다.

본 발명에 따른 메모리 적층패키지는 TSOP(Thin Small Outline)형 반도체칩들(100,200)을 이용하여 적층하는 것을 하나의 실시예로 한다.

도면 표시와 같이, 본 발명에 따른 메모리 적층패키지는 2개의 반도체칩들 (100,200)을 각 리드들(101,201)을 서로 연결시킨 적층 구조임을 알 수 있다. 상기 리드들(101,201)은 상기 반도체칩들(100,200)의 좌우 양측으로 다수개로 돌출되어 외부 회로간을 연결하는 역할을 하며, 핀 또는 리드 프레임이라고 칭하기도 한다. 상기 반도체칩들(100,200)은 각 리드들(101,201)의 기능이 동일하게 제작된 것이다. 상기 반도체칩들(100,200)은 상기 각 리드들(101,201)을 용착, 즉 솔더링 (soldering)하여 직접 적층하고 있는데, 각각 서로 같은 리드들(101,201)의 번호에 맞추어 적층하고 있다. 이와 같이 적층된 상기 반도체칩들(100,200)이 정상적인 본래의 기능을 수행하기 위해서는 어느 특정 리드에 기능 변화를 주어야 한다.

일예로 적층된 상기 각 반도체칩들(100,200)이 동작할 수 있도록 선택하는 리드는 CS(Chip Selection)리드이다. 이 CS리드에 신호가 인가되어야 상기 반도체칩들(100,200)이 동작가능한 상태가 된다. 이 때문에 상부 반도체칩(100)의 어느 특정 리드(101a)를 짧게 잘라 하부 반도체칩(200)의 해당 리드(201a)와 전기적으로 단락되어야 하는데, 이 짧게 잘라진 상부 반도체칩(100)의 특정 리드(101a)가 CS리드가 된다. 이와 같이 짧게 잘라진 상부 반도체칩(100)의 리드(101a)는 하기되는 솔더볼(solder ball;300)을 통해 그 이웃한 리드(도면부호 미표시)와 연결되며, 이 이웃한 리드는 하부 반도체칩(200)의 해당 리드와 용착을 통해서 연결되는데, 이처럼 상부 반도체칩(100)의 CS리드(101a)의 길이를 짧게 잘라 적층시 전기적으로 단락시킴으로써, 적층된 상기 반도체칩들(100,200)을 원활하게 동작시킬 수 있다. 상기 CS리드(101a)가 상기 솔더볼(300)을 통해 연결되는 이웃한 리드는 반도체칩 (100) 내부의 다이와 연결되지 않는 NC(No Connection)리드가 되며, 이와 같이 CS단자를 아무 기능도 하지 않는 NC단자에 서로 연결함으로써 적층된 상기 반도체칩들(100,200)은 동작 가능한 상태가 되고, 이 때문에 많은 데이터의 처리가 가능하게 된다. 이는 적층된 상기 반도체칩(100,200)의 좌우 양측에서 동일하게 이루어지며, 이러한 방식을 통해 다수의 반도체칩들이 적층된 적층패키지가 완성되는데, 이는 잘 알려진 기술임을 밝혀둔다.

상기된 바와 같이, 상기 솔더볼(300)은 상부 반도체칩(100)의 좌우 양측에서 단락된 상기 리드(101a)와 이웃한 다른 리드와의 사이에 전기적으로 연결되도록 용착되어 적층된 상기 반도체칩들(100,200)을 동작가능한 상태가 되게 한다. 이와 같은 상기 솔더볼(300)은 도10 및 도11에 표시한 바와 같이 도전성 금속물질로 이루 어진 내층(310)과 이 내층(310)을 외부에서 감싸 리드들(101) 사이에서 용융되어 용착하는 도전성 솔더물질로 이루어진 외층(320)으로 구성되어 있다.

상기 내층(310)은 예컨대, 니켈 또는 철 중 어느 1개로 심층(311)을 이루고 구리로 그 외각층(312)을 이루게 하는 이종(異種) 금속물질로 이루어진 적층 구조일 수 있고, 그 내층(310)의 내부로는 내열성 등의 물성을 갖는 예컨대, 플라스틱 재질의 수지층(330)이 형성될 수 있다. 상기 내층(310)은 상기 리드들(101) 사이에서 상기 외층(320)이 용착을 의해 용해되는 동안 그 리드들(101)로 부터 상기 솔더볼(300)이 이탈되지 않도록 하는 크기를 가져야 하며, 상기 수지층(330) 또한 혹 발생할 수 있는 상기 내층(310)의 용해로 상기 솔더볼(300)이 상기 리드들(101)로 부터 이탈되지 않도록 하는 크기를 가져야 한다. 이러한 상기 솔더볼(300)은 원형 또는 다면체 중 어느 하나의 형상으로 제작됨이 바람직하다. 따라서 각 좌우 양측에 단락(short)된 리드들(101a,201a)을 갖고 적층되는 상기 반도체칩들(100,200)은 상기 솔더볼(300)을 매개로 서로 전기적으로 연결되어 동작가능한 상태가 된다.

이하, 본 발명에 따른 메모리 적층패키지의 제조방법을 도12∼도19를 참조하여 설명하면 다음과 같다.

도12∼도18은 본 발명에 따른 메모리 적층패키지의 제조방법을 나타낸 일예의 순서도들이다.

도12에 표시한 바와 같이, 먼저 좌우 양측에 크게 어드레스리드, 데이터리드, NC리드 및 제어신호리드들로 이루어진 다수개의 리드들(101)을 갖는 상부 반도체칩(100)을 준비한 다음, 도13에 표시한 바와 같이 각 좌우 양측에 상기된 바와 같이 적층패키지를 이루는 반도체칩들의 동작을 가능하게 하도록 어느 1개의 리드 (101a)의 길이를 짧게 잘라 주고, 도14a 및 도14b에 표시한 바와 같이 각 리드들 (101)을 절곡(fprming)한다.

이어서 도15a 및 도15b에 표시한 바와 같이, 길이가 짧은 상기 어느 1개의 리드(101a)와 이웃한 리드(도면에서 우측으로 이웃한 리드)와의 사이에 솔더볼 (300)을 개재하여 전기적 연결을 위해 용착한다. 도15c에 표시한 바와 같이 상기 솔더볼(300)은 크기에 따라 상기 어느 1개의 리드(101a)와 그 이웃한 리드와의 사이 위에 올려질 수 있음을 밝혀둔다. 상기 솔더볼(300)은 리플로우(reflow) 공정을 거쳐 용착되는데, 핫에어(hot air)를 불어 용착시킬 수 있다. 상기 솔더볼(300)은 도전성 솔더물질로 이루어진 외층(320)이 용해됨으로써 상기 어느 1개의 리드 (101a)와 이웃한 리드와의 사이에 용착된다. 바람직하게 원활한 용착을 위해 상기 솔더볼(300)의 표면에는 플럭스(flux)가 도포될 수 있다.

도16∼도17b에 표시한 바와 같이, 상기 솔더볼(300)이 용착된 상부 반도체칩 (100)에는 하부 반도체칩(200)이 적층된다. 상기 하부 반도체칩(200)은 상기 상부 반도체칩(100)과 동일한 구조를 갖고 서로 같은 리드들(101,201)의 번호에 맞추어 적층하고 있다. 상기 하부 반도체칩(200)은 리드들(201)이 절곡된 상태에서 상기 상부 반도체칩(100)에 적층되는데, 상기 상부 반도체칩(100)의 길이가 짧은 어느 1개의 리드(101a)와 해당 리드(201a)가 서로 접하지 않는 상태로 적층된다. 이와 같이 적층된 상기 반도체칩들(100,200)은 도16에 표시한 바와 같이 서로 대응하는 리드들(101,201)을 솔더링하여 서로 전기적으로 연결되는데, 도17a 및 도17b에 표시 한 바와 같이 서로 접하지 않는 리드들(101a,201a)을 제외한 나머지 리드들(101, 201)을 용착하여 서로 전기적으로 연결되며, 바람직하게 상부 반도체칩(100)의 리드들(101)이 하부 반도체칩(200) 리드들(201)의 어깨부위 즉, 수직부위에서 용착되어 서로 전기적으로 연결됨이 좋다. 또 바람직하게 원활한 용착을 위해 상기 리드들(101,201)의 표면에는 플럭스(flux)가 도포될 수 있다. 도1 및 도18에 표시한 바와 같이 이와 같이 적층된 상기 반도체칩들(100,200)은 상기 솔더볼(300)을 매개로 서로 동작가능한 상태가 되어 많은 데이터의 처리가 가능하게 된다.

도19a∼도19e는 본 발명에 따른 메모리 적층패키지의 제조방법을 나타낸 다른 예의 순서도들이다.

이와 달리 도19a∼도19e에 표시한 바와 같이, 본 발명에 따른 메모리 적층패키지는 각 좌우 양측에 서로 접하지 않는 어느 1개의 리드(101a,201a)를 갖도록 반도체칩들(100,200)을 상호 적층하고 그 접하지 않는 리드들(101a,201a)을 제외한 나머지 리드들(101,201)을 서로 전기적으로 연결되도록 용착한 다음, 상기 어느 1개 이상의 반도체칩(100)의 그 접하지 않은 리드(101a)와 이웃한 다른 리드와의 사이에 솔더볼(300)을 용착하여 상기 반도체칩들(100,200)을 서로 동작가능하게 연결하는 과정을 거쳐 완성될 수 있다.

상술한 바와 같이, 본 발명은 각 좌우 양측에 단락된 어느 1개의 리드를 갖고 적층되는 2개 이상의 반도체칩들 중 어느 1개 이상의 반도체칩의 그 단락된 리드와 이웃한 다른 리드와의 사이에 솔더볼을 용착하여 적층된 반도체칩들을 동작가 능한 상태를 이루게 함으로써 반도체칩들의 메모리 용량을 크게 증진시킴과 아울러 기존과 같은 PCB나 필름 등의 외부449-902 경기 용인시 기흥읍 공세리 물질의 사용을 탈피하여 반도체칩들의 전기적 손실을 최소화 한 효과가 있다. 이 때문에 제품의 신뢰성이 향상됨과 아울러 제조공정이 간단하고 그 제조 코스트가 저렴하여 생산성 및 경제성을 크게 개선하는 효과가 있다.

Claims (6)

1. 적층 구조를 갖는 메모리 패키지에 있어서,

   좌우 양측으로 돌출되어 외부 회로간을 연결하는 다수개의 리드(lead frame)들을 상호 용착(soldering)하여 적층되되 각 좌우 양측에 단락(short)된 어느 1개의 리드를 갖고 적층되는 2개이상의 반도체칩들; 및

   상기 어느 1개 이상의 반도체칩의 단락된 리드와 이웃한 다른 리드와의 사이에 용착되어 적층된 상기 반도체칩들을 동작가능한 상태를 이루게 하는 솔더볼을 포함하고 있는 것을 특징으로 하는 메모리 적층패키지.
2. 제1항에 있어서, 상기 솔더볼은 원형 또는 다면체 중 어느 하나의 형상을 이루어, 도전성 금속물질로 이루어진 내층과 이 내층을 외부에서 감싸 상기 리드들 사이에서 용융되어 용착하는 도전성 솔더물질로 이루어진 외층으로 구성됨을 특징으로 하는 메모리 적층패키지.
3. 제2항에 있어서, 상기 내층의 내부로는 수지층이 더 형성됨을 특징으로 하는 메모리 적층패키지.
4. 제2항 또는 제3항에 있어서, 상기 내층은 이종(異種) 금속물질을 갖는 겹층 구조인 것을 특징으로 하는 메모리 적층패키지.
5. 적층 구조를 갖는 메모리 패키지의 제조방법에 있어서,

   각 좌우 양측에 길이가 짧은 어느 1개의 리드를 갖는 1개 이상의 반도체칩을 준비하고 그 길이가 짧은 리드와 이웃한 다른 리드와의 사이에 솔더볼을 용착하는 단계; 및

   상기 1개 이상의 반도체칩에 동일한 구조의 다른 1개 이상의 반도체칩을 적층하고 그 길이가 짧은 리드와 대응하는 리드를 제외한 나머지 리드들을 서로 전기적으로 연결되도록 용착하는 단계로 포함함을 특징으로 하는 메모리 적층패키지의 제조방법.
6. 적층 구조를 갖는 메모리 패키지의 제조방법에 있어서,

   각 좌우 양측에 서로 접하지 않는 어느 1개의 리드를 갖도록 2개 이상의 반도체칩들을 상호 적층하고 그 접하지 않는 리드들을 제외한 나머지 리드들을 서로 전기적으로 연결되도록 용착하는 단계; 및

   상기 어느 1개 이상의 반도체칩의 그 접하지 않은 리드와 이웃한 다른 리드와의 사이에 솔더볼을 용착하여 상기 반도체칩들을 서로 동작가능하게 연결하는 단계를 포함함을 특징으로 하는 메모리 적층패키지의 제조방법.

Images