KR100635949B1 - A wire structure and a method of manufacturing the same, and a thin film transistor substrate including the wire structure and a method of manufacturing the same - Google Patents

A wire structure and a method of manufacturing the same, and a thin film transistor substrate including the wire structure and a method of manufacturing the same Download PDF

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Abstract

절연 기판 위에 몰리브덴 합금층과 은 합금층의 이중층으로 이루어진 게이트 배선을 형성하고, 게이트 배선 위에 게이트 절연막을 형성한다. 게이트 절연막 위에 반도체층을 형성하고, 몰리브덴 합금층과 은 합금층의 이중층으로 이루어지는 데이터 배선을 형성한다. 데이터 배선 위에 보호막을 형성하고 보호막 위에 투명 전극을 형성한다. 여기서 게이트 배선과 데이터 배선은 각각 인산, 질산, 초산 및 초순수의 혼합물로 이루어진 식각제를 사용하여 한 번의 식각 공정을 통하여 패터닝한다. 이렇게 하면, 알루미늄 보다도 저항이 작고 내식성이 우수한 Ag 합금을 사용하여 배선을 형성할 수 있고, 접착성을 보완하기 위하여 Mo 합금층을 게재하더라도 이들 두 금속막은 한 번의 식각 공정을 통하여 패터닝할 수 있으므로 공정 간소화에 유리하다.A gate wiring formed of a double layer of a molybdenum alloy layer and a silver alloy layer is formed on the insulating substrate, and a gate insulating film is formed on the gate wiring. A semiconductor layer is formed on the gate insulating film, and a data wiring composed of a double layer of a molybdenum alloy layer and a silver alloy layer is formed. A protective film is formed on the data line and a transparent electrode is formed on the protective film. Here, the gate wiring and the data wiring are patterned through one etching process using an etchant composed of a mixture of phosphoric acid, nitric acid, acetic acid and ultrapure water, respectively. In this way, the wiring can be formed by using an Ag alloy having a lower resistance and corrosion resistance than aluminum, and even though the Mo alloy layer is provided to compensate for adhesion, these two metal films can be patterned through one etching process. It is advantageous for simplicity.

Ag, Mo, 저항, 접착성, 식각제 Ag, Mo, Resistance, Adhesive, Etching Agent

Description

저저항 배선 구조 및 그의 제조 방법과 이를 포함하는 박막 트랜지스터 기판 및 그 제조 방법{A WIRE STRUCTURE AND A METHOD OF MANUFACTURING THE SAME, AND A THIN FILM TRANSISTOR SUBSTRATE INCLUDING THE WIRE STRUCTURE AND A METHOD OF MANUFACTURING THE SAME}Low resistance wiring structure, method for manufacturing same, and thin film transistor substrate including the same, and method for manufacturing the same.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 1 is a thin film transistor substrate for a liquid crystal display device according to a first embodiment of the present invention;

도 2는 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ 선을 따라 잘라 도시한 단면도이고,FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along the line II-II.

도 3a, 4a, 5a 및 6a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이고,3A, 4A, 5A, and 6A are layout views of a thin film transistor substrate, illustrating an intermediate process of manufacturing a thin film transistor substrate for a liquid crystal display device according to a first embodiment of the present invention, according to a process sequence thereof;

도 3b는 도 3a에서 IIIb-IIIb' 선을 따라 절단한 단면도이고,3B is a cross-sectional view taken along the line IIIb-IIIb ′ in FIG. 3A;

도 4b는 도 4a에서 IVb-IVb' 선을 따라 잘라 도시한 도면으로서 도 3b의 다음 단계를 도시한 단면도이고, 4B is a cross-sectional view taken along the line IVb-IVb ′ in FIG. 4A and is a cross-sectional view showing the next step in FIG. 3B;

도 5b는 도 5a에서 Vb-Vb' 선을 따라 잘라 도시한 도면으로서 도 4b의 다음 단계를 도시한 단면도이고, FIG. 5B is a cross-sectional view taken along the line Vb-Vb ′ in FIG. 5A and is a cross-sectional view showing the next step in FIG. 4B;

도 6b는 도 6a에서 VIb-VIb' 선을 따라 잘라 도시한 도면으로서 도 6의 다음 단계를 도시한 단면도이고, FIG. 6B is a cross-sectional view taken along the line VIb-VIb ′ in FIG. 6A and is a cross-sectional view showing the next step in FIG. 6.

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,7 is a layout view of a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention.

도 8 및 도 9는 도 7에 도시한 박막 트랜지스터 기판을 VII-VII' 선 및 IX-IX'선을 따라 잘라 도시한 단면도이고,8 and 9 are cross-sectional views of the thin film transistor substrate shown in FIG. 7 taken along the lines VII-VII 'and IX-IX',

도 10a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,10A is a layout view of a thin film transistor substrate in a first step of manufacturing according to the second embodiment of the present invention;

도 10b 및 10c는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선을 따라 잘라 도시한 단면도이며,10B and 10C are cross-sectional views taken along the lines Xb-Xb 'and Xc-Xc' in FIG. 10A, respectively.

도 11a 및 11b는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선을 따라 잘라 도시한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이고,11A and 11B are cross-sectional views taken along the lines Xb-Xb 'and Xc-Xc' of FIG. 10A, respectively, and are cross-sectional views of the next steps of FIGS. 10B and 10C.

도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,12A is a layout view of a thin film transistor substrate in FIGS. 11A and 11B next steps;

도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선을 따라 잘라 도시한 단면도이며,12B and 12C are cross-sectional views taken along the lines XIIb-XIIb 'and XIIc-XIIc' in FIG. 12A, respectively.

도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선을 따라 잘라 도시한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이고,13A, 14A, 15A and 13B, 14B, and 15B are cross-sectional views taken along the lines XIIb-XIIb 'and XIIc-XIIc' in FIG. 12A, respectively, illustrating the following steps in the order of the process. ,

도 16a 및 도 16b는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 기판의 단면도이고, 16A and 16B are cross-sectional views of the thin film transistor substrate in the next steps of FIGS. 15A and 15B;                 

도 17a는 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,17A is a layout view of a thin film transistor substrate at a next step of FIGS. 16A and 16B,

도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb' 선 및 XVIIc-XVIIc' 선을 따라 잘라 도시한 단면도이다. 17B and 17C are cross-sectional views taken along the lines XVIIb-XVIIb 'and XVIIc-XVIIc', respectively, in FIG. 17A.

본 발명은 배선의 접촉 구조 및 그의 제조 방법, 이를 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a contact structure of a wiring, a method of manufacturing the same, a thin film transistor substrate including the same, and a method of manufacturing the same.

일반적으로 반도체 장치에서 배선은 신호가 전달되는 수단으로 사용되므로 신호 지연을 최소화하는 것이 요구된다.In general, the wiring in the semiconductor device is used as a means for transmitting a signal, it is required to minimize the signal delay.

이때, 신호 지연을 방지하기 위하여 배선은 저저항을 가지는 금속 물질, 특히 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 알루미늄 계열의 금속 물질을 사용하는 것이 일반적이다. 그러나, 알루미늄 계열의 배선은 물리적 또는 화학적인 특성이 약하기 때문에 접촉부에서 다른 도전 물질과 연결될 때 부식이 발생하여 반도체 소자의 특성을 저하시키는 문제점을 가지고 있다. 특히, 액정 표시 장치에서와 같이 패드부에서 ITO(indium tin oxide)를 사용하여 알루미늄을 보강하는 경우 알루미늄 또는 알루미늄 합금과 ITO의 접촉 특성이 좋지 않아 다른 금속을 개재할 수 있으나, 다층의 배선을 형성하기 위해서는 서로 다른 식각액이 필요할 뿐 아니라 여러 번의 식각 공정이 필요하게 되어 제조 공정이 복잡해진다.In this case, in order to prevent signal delay, the wiring is generally made of a metal material having a low resistance, particularly an aluminum-based metal material such as aluminum (Al) or aluminum alloy (Al alloy). However, since aluminum-based wiring is weak in physical or chemical properties, corrosion occurs when connected to other conductive materials at the contact portion, thereby degrading the characteristics of the semiconductor device. In particular, in the case of reinforcing aluminum using ITO (indium tin oxide) in the pad part as in a liquid crystal display device, aluminum or aluminum alloy and ITO may have poor contact characteristics, but may interpose other metals, but may form multi-layered wiring. To do this, not only different etching liquids are required, but also several etching processes are required, which makes the manufacturing process complicated.

본 발명이 이루고자 하는 기술적 과제는 저저항 물질로 이루어진 동시에 저저항의 접촉 특성을 가지는 배선의 접촉 구조 및 그 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a contact structure of a wiring made of a low resistance material and having a low resistance contact characteristic, and a method of manufacturing the same.

본 발명의 다른 과제는 우수한 접촉 특성을 가지는 배선의 접촉 구조를 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a thin film transistor substrate including a contact structure of a wiring having excellent contact characteristics and a method of manufacturing the same.

또한, 본 발명의 다른 과제는 박막 트랜지스터 기판의 제조 방법을 단순화하는 것이다.In addition, another object of the present invention is to simplify the manufacturing method of the thin film transistor substrate.

이러한 문제점을 해결하기 위하여 본 발명에서는 절연 기판 위에 형성되어 있으며 Ag 합금층을 포함하는 다중의 도전층으로 이루어진 배선 구조를 마련한다.In order to solve this problem, the present invention provides a wiring structure formed on an insulating substrate and composed of a plurality of conductive layers including an Ag alloy layer.

이러한 배선 구조는 기판 위에 형성되어 있으며 Ag 합금층을 포함하는 다중의 도전층을 적층하는 단계, 이 다중의 도전층을 하나의 식각제를 사용하여 패터닝함으로써 배선을 형성하는 단계를 통하여 제조한다.Such a wiring structure is formed by stacking a plurality of conductive layers formed on a substrate and including an Ag alloy layer, and forming the wiring by patterning the plurality of conductive layers with one etchant.

구체적으로는 절연 기판 위에 Ag 합금층을 포함하는 다중의 도전층으로 이루어지며 게이트선, 게이트선과 연결되어 있는 게이트 전극 및 게이트선과 연결되어 있는 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, 게이트 절연막을 적층하는 단계, 반도체층을 형성하는 단계, 도전 물질을 적층하고 패터닝하여 게이트선과 교차하는 데이터선, 데이터선과 연결되어 있는 데이터 패드, 데이터선과 연결되어 있으며 게이트 전극에 인접하는 소스 전극 및 게이트 전극에 대하여 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 보 호막을 적층하는 단계, 게이트 절연막과 함께 보호막을 패터닝하여 게이트 패드, 데이터 패드 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계, 투명 도전막을 적층하고 패터닝하여 접촉 구멍을 통하여 게이트 패드, 데이터 패드 및 드레인 전극과 각각 연결되는 보조 게이트 패드, 보조 데이터 패드 및 화소 전극을 형성하는 단계를 통하여 박막 트랜지스터 기판을 제조한다.Specifically, forming a gate wiring including a gate line, a gate electrode connected to the gate line, and a gate pad connected to the gate line, the gate insulating layer including a plurality of conductive layers including an Ag alloy layer on the insulating substrate. Stacking, forming a semiconductor layer, stacking and patterning a conductive material, a data line crossing the gate line, a data pad connected to the data line, and a source electrode and a gate electrode connected to the data line and adjacent to the gate electrode. Forming a data line including a drain electrode located opposite the source electrode, stacking a protective film, and patterning a protective film together with a gate insulating film to form a contact hole that exposes the gate pad, the data pad, and the drain electrode, respectively. Forming, laminating the transparent conductive film Through the step of patterning and forming an auxiliary gate pad, and the auxiliary data pad and the pixel electrodes are respectively connected through the contact hole and the gate pad, a data pad and the drain electrode to prepare a thin film transistor substrate.

그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 저저항 배선의 구조를 적용한 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. Then, a person having ordinary knowledge in the technical field to which the present invention belongs can easily implement the thin film transistor substrate to which the structure of the low resistance wiring according to the embodiment of the present invention is applied and the manufacturing method thereof with reference to the accompanying drawings. It will be explained in detail.

먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다. First, a structure of a thin film transistor substrate for a liquid crystal display according to a first embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ 선을 따라 잘라 도시한 단면도이다.1 is a thin film transistor substrate for a liquid crystal display device according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view of the thin film transistor substrate shown in FIG. 1 taken along the line II-II.

절연 기판(10) 위에 몰리브덴(Mo) 합금으로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄 계열의 금속 물질보다도 비저항이 더욱 낮은 은(Ag) 합금으로 이루어진 제2 게이트 배선층(222, 242, 262)의 이중층으로 이루어진 게이트 배선이 형성되어 있다. 여기서, 제1 게이트 배선층(221, 241, 261)은 유리 등으로 이루어져 있는 절연 기판(10)과 제2 게이트 배선층(222, 242, 262)과의 접착성을 보완하기 위한 층이다. 제2 게이트 배선층(222, 242, 262)은 Ag에 팔 라디움(Pd), 구리(Cu), 로디움(Rh) 등의 물질을 소량 첨가하여 Ag 합금을 형성한 것으로서 알루미늄에 비하여 저항이 낮고 내식성이 우수하다. 또한 Ag 합금은 몰리브덴 합금과 동일한 식각제를 사용하여 식각할 수 있어서 제조 공정상 크롬층과 알루미늄층의 이중층이 서로 다른 식각제를 사용하여 식각해야 하는 것에 비하여 공정 간소화 면에서 유리하다. 또 알루미늄은 n+ 비정질 규소층과 접촉할 경우 스파이킹(spiking) 등의 문제를 유발하고, ITO(indium tin oxide)로 이루어진 화소 전극과 접촉할 경우 부식되는 문제가 있으나 Ag는 이러한 문제점이 없다. 그러나 Ag 합금은 유리와의 접착성이 좋지 않기 때문에 게이트 배선으로 사용하기 위하여는 유리와의 접착성을 보완해 줄 수 있는 버퍼층(buffer layer)을 형성할 필요가 있다. 이러한 버퍼층 재료로는 규소, 몰리브덴, ITO 등이 있으나 몰리브덴이 Ag와 동일한 식각제에 의하여 식각되므로 본 발명의 실시예에서는 공정 단순화 차원에서 몰리브덴을 버퍼층으로 사용한다.The first gate wiring layers 221, 241 and 261 made of molybdenum (Mo) alloy on the insulating substrate 10 and the second gate wiring layers 222 and 242 made of silver (Ag) alloy having a lower specific resistance than an aluminum-based metal material. 262, a gate wiring formed of a double layer is formed. Here, the first gate wiring layers 221, 241, and 261 are layers for compensating the adhesion between the insulating substrate 10 made of glass and the second gate wiring layers 222, 242, and 262. The second gate wiring layers 222, 242, and 262 are formed by adding a small amount of palladium (Pd), copper (Cu), or rhodium (Rh) to Ag, thereby forming an Ag alloy. Excellent corrosion resistance. In addition, since the Ag alloy can be etched using the same etching agent as the molybdenum alloy, it is advantageous in terms of simplification of the process as compared to the case where the double layer of the chromium layer and the aluminum layer has to be etched using different etching agents. In addition, aluminum causes problems such as spiking when contacted with an n + amorphous silicon layer, and corrosion occurs when contacted with a pixel electrode made of indium tin oxide (ITO), but Ag does not have such a problem. However, since the Ag alloy does not have good adhesion with glass, it is necessary to form a buffer layer that can complement the adhesion with glass in order to use it as a gate wiring. Such buffer layer materials include silicon, molybdenum, ITO, etc., but since molybdenum is etched by the same etching agent as Ag, in the embodiment of the present invention, molybdenum is used as the buffer layer in order to simplify the process.

게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. The gate wire is connected to the gate line 22 and the gate line 22 extending in the horizontal direction, and are connected to the gate pad 24 and the gate line 22 which receive a gate signal from the outside and transmit the gate signal to the gate line. A gate electrode 26 of the thin film transistor.

기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.On the substrate 10, a gate insulating film 30 made of silicon nitride (SiN x ) covers the gate wirings 22, 24, and 26.

게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항 접촉층(54, 56)이 각각 형성되어 있다.A semiconductor layer 40 made of a semiconductor such as amorphous silicon is formed on the gate insulating film 30 of the gate electrode 24 in an island shape, and silicide or n-type impurities are doped with high concentration on the semiconductor layer 40. Resistive contact layers 54 and 56 made of a material such as n + hydrogenated amorphous silicon are formed, respectively.

저항 접촉층(54, 56) 및 게이트 절연막(30) 위에는 Mo 합금으로 이루어진 제1 데이터 배선층(621, 651, 661, 681)과 Ag 합금으로 이루어진 제2 데이터 배선층(622, 652, 662, 682)의 이중층으로 이루어진 데이터 배선(62, 65, 66, 68)이 형성되어 있다. The first data wiring layers 621, 651, 661, and 681 made of Mo alloy and the second data wiring layers 622, 652, 662, and 682 made of Ag alloy are disposed on the ohmic contact layers 54 and 56 and the gate insulating layer 30. The data wirings 62, 65, 66, and 68 formed of double layers of are formed.

본 실시예에서는 데이터 배선(62, 65, 66, 68)도 이중층으로 형성하고 있으나 데이터 배선(62, 65, 66, 68) 하부에는 저항 접촉층(54, 56)과 게이트 절연막(30)이 존재하므로 접착성 보완을 위한 제1 데이터 배선층(621, 651, 661, 681)은 생략할 수도 있다.In the present exemplary embodiment, the data lines 62, 65, 66, and 68 are also formed as a double layer, but the ohmic contact layers 54, 56 and the gate insulating layer 30 exist under the data lines 62, 65, 66, and 68. Therefore, the first data wiring layers 621, 651, 661, and 681 may be omitted to compensate for adhesion.

데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항 접촉층(54)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다.The data lines 62, 65, 66, and 68 are formed in the vertical direction and intersect the gate line 22 to define a pixel to define the pixel, the branch of the data line 62 and the data line 62. It is connected to one end of the source electrode 65 and the data line 62 extending to the upper portion, and separated from the data pad 68 and the source electrode 65 to which an image signal from the outside is applied, and the gate electrode 26. It includes a drain electrode 66 formed on top of the ohmic contact layer 56 opposite to the source electrode (65).

데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 질화 규소로 이루어진 보호막(70)이 형성되어 있다. The passivation layer 70 made of silicon nitride is formed on the data lines 62, 65, 66, and 68 and the semiconductor layer 40 which is not covered.

보호막(70)에는 드레인 전극(66) 및 데이터 패드(68)를 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. 이때, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)은 각을 가지거나 원형의 다양한 모양으로 형성될 수 있으며, 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다.In the passivation layer 70, contact holes 76 and 78 are formed to expose the drain electrode 66 and the data pad 68, respectively. The contact hole 74 exposing the gate pad 24 together with the gate insulating layer 30 is formed. Is formed. In this case, the contact holes 74 and 78 exposing the pads 24 and 68 may be formed in various shapes having an angle or a circular shape, and the area thereof does not exceed 2 mm × 60 μm, preferably 0.5 mm × 15 μm or more. Do.

보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트 패드(24) 및 데이터 패드(68)와 연결되어 있는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있다. 여기서, 화소 전극(82)과 보조 게이트 및 데이터 패드(86, 88)는 IZO(indium zinc oxide)로 이루어져 있다. 화소 전극(82) 및 보조 패드(86, 88)는 ITO로 형성할 수도 있으나 이 때에는 화소 전극(82) 형성을 위한 식각시에 그 하부의 데이터 배선(62, 65, 66, 68)이 손상될 수 있다.On the passivation layer 70, a pixel electrode 82, which is electrically connected to the drain electrode 66 and positioned in the pixel, is formed through the contact hole 76. In addition, the auxiliary gate pad 86 and the auxiliary data pad 88, which are connected to the gate pad 24 and the data pad 68, respectively, are formed on the passivation layer 70 through the contact holes 74 and 78. Here, the pixel electrode 82, the auxiliary gates, and the data pads 86 and 88 are made of indium zinc oxide (IZO). The pixel electrode 82 and the auxiliary pads 86 and 88 may be formed of ITO, but at this time, the data lines 62, 65, 66, and 68 under them may be damaged during etching for forming the pixel electrode 82. Can be.

여기서, 화소 전극(82)은 도1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다. 또한, IZO 패턴(82, 86, 88)을 보호막(70)보다 먼저 형성할 수도 있으며, 데이터 배선(62, 65, 66, 68)보다 먼저 형성할 수도 있다. 1 and 2, the pixel electrode 82 overlaps with the gate line 22 to form a storage capacitor. When the storage capacitor is insufficient, the pixel electrode 82 is disposed on the same layer as the gate wirings 22, 24, and 26. It is also possible to add a storage capacitor wiring. In addition, the IZO patterns 82, 86, and 88 may be formed before the passivation layer 70, or may be formed before the data lines 62, 65, 66, and 68.

그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 7b를 참고로 하여 상세히 설명한다. Next, a method of manufacturing the thin film transistor substrate for a liquid crystal display according to the first embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2 and FIGS. 3A to 7B.                     

먼저, 도 3a 및 3b에 도시한 바와 같이, 기판(10) 위에 기판과의 접착성이 우수한 몰리브덴 합금으로 이루어진 제1 게이트 배선층(221, 241, 261)을 적층하고, 저항이 작은 Ag 합금으로 이루어진 제2 게이트 배선층(222, 242, 262)을 적층하고 패터닝하여 게이트선(22), 게이트 전극(26) 및 게이트 패드(24)를 포함하는 가로 방향의 게이트 배선을 형성한다. First, as shown in FIGS. 3A and 3B, the first gate wiring layers 221, 241, and 261 made of molybdenum alloy having excellent adhesion to the substrate are stacked on the substrate 10, and made of Ag alloy having a low resistance. The second gate wiring layers 222, 242, and 262 are stacked and patterned to form a horizontal gate wiring including the gate line 22, the gate electrode 26, and the gate pad 24.

이 때, 제1 게이트 배선층(221, 241, 261)과 제2 게이트 배선층(222, 242, 262)은 Ag 합금 식각제인 인산, 질산, 초산 및 초순수(deionized water)를 혼합한 물질에 의하여 모두 식각된다. 따라서 한 번의 식각 공정으로 이중층의 게이트 배선(22, 24, 26)을 형성할 수 있다. 또 인산, 질산, 초산 및 초순수 혼합물에 의한 Ag 합금과 Mo 합금에 대한 식각비는 Ag 합금에 대한 식각비가 더 크므로 게이트 배선에 필요한 30°정도의 테이퍼(taper) 각을 얻을 수 있다.At this time, the first gate wiring layers 221, 241, and 261 and the second gate wiring layers 222, 242, and 262 are all etched by a mixture of phosphoric acid, nitric acid, acetic acid, and deionized water, which are Ag alloy etchant. do. Therefore, the gate wirings 22, 24, and 26 of the double layer may be formed by one etching process. In addition, since the etching ratio for the Ag alloy and the Mo alloy by the mixture of phosphoric acid, nitric acid, acetic acid and ultrapure water is larger than that of the Ag alloy, a taper angle of about 30 ° necessary for the gate wiring can be obtained.

다음, 도 4a 및 도 4b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고 마스크를 이용한 패터닝 공정으로 반도체층(40)과 도핑된 비정질 규소층(50)을 패터닝하여 게이트 전극(24)과 마주하는 게이트 절연막(30) 상부에 섬 모양의 반도체층(40)과 저항 접촉층(50)을 형성한다. Next, as shown in FIGS. 4A and 4B, a three-layer film of a gate insulating film 30 made of silicon nitride, a semiconductor layer 40 made of amorphous silicon, and a doped amorphous silicon layer 50 is successively laminated, and a mask is formed. An island-shaped semiconductor layer 40 and an ohmic contact layer 50 are formed on the gate insulating layer 30 facing the gate electrode 24 by patterning the semiconductor layer 40 and the doped amorphous silicon layer 50 by the patterning process. ).

다음, 도 5a 내지 도 5b에 도시한 바와 같이, Mo 합금으로 이루어진 제1 데이터 배선층(651, 661, 681)과 Ag 합금으로 이루어진 제2 데이터 배선층(652, 662, 682)을 연속으로 적층하고 마스크를 이용한 사진 공정으로 패터닝하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)은 한쪽 끝에 연결되어 있는 데이터 패드(68) 및 소스 전극(64)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다. Next, as shown in FIGS. 5A to 5B, the first data wiring layers 651, 661, and 681 made of an Mo alloy and the second data wiring layers 652, 662, and 682 made of an Ag alloy are successively stacked and masked. The data line 62 intersecting the gate line 22 and the source electrode 65 and data line 62 connected to the data line 62 and extending up to the upper portion of the gate electrode 26 by patterning by using a photo process. Is separated from the data pad 68 and the source electrode 64 connected at one end and forms a data line including a drain electrode 66 facing the source electrode 65 around the gate electrode 26. .

이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.Subsequently, the doped amorphous silicon layer pattern 50, which is not covered by the data lines 62, 65, 66, and 68, is etched and separated on both sides of the gate electrode 26, while both doped amorphous silicon layers ( The semiconductor layer pattern 40 between 55 and 56 is exposed. Subsequently, in order to stabilize the surface of the exposed semiconductor layer 40, it is preferable to perform oxygen plasma.

다음으로, 도 6a 및 6b에서 보는 바와 같이, 질화 규소와 같은 무기 절연막을 적층하여 보호막(70)을 형성한다. 이어, 마스크를 이용한 사진 식각 공정으로 게이트 절연막(30)과 함께 패터닝하여, 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68)를 드러내는 접촉 구멍(74, 76, 78)을 형성한다. 여기서, 접촉 구멍(74, 76, 78)을 통하여 드러난 금속막의 표면은 접촉 구멍(74, 76, 78)은 각을 가지는 모양 또는 원형의 모양으로 형성할 수 있으며, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. Next, as shown in FIGS. 6A and 6B, an inorganic insulating film such as silicon nitride is laminated to form a protective film 70. Subsequently, the photolithography process using a mask is patterned together with the gate insulating layer 30 to form contact holes 74, 76, and 78 that expose the gate pad 24, the drain electrode 66, and the data pad 68. . Here, the surface of the metal film exposed through the contact holes 74, 76, 78 may form the contact holes 74, 76, 78 in an angled or circular shape, and expose the pads 24, 68. The area of the contact holes 74 and 78 does not exceed 2 mm x 60 m, and is preferably 0.5 mm x 15 m or more.

다음, 마지막으로 도 1 및 2에 도시한 바와 같이, IZO막을 적층하고 마스크를 이용한 패터닝을 실시하여 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68)와 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 각각 형성한 다. IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 접촉 구멍(74, 76, 78)을 드러난 금속막(24, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위해 질소를 이용하는 것이 바람직하다. 1 and 2, the pixel electrode 82 and the contact hole 74 connected to the drain electrode 66 through the contact hole 76 by laminating an IZO film and performing patterning using a mask. , An auxiliary gate pad 86 and an auxiliary data pad 88 respectively connected to the gate pad 24 and the data pad 68 through the gate pad 24 are formed. The gas used in the pre-heating process before laminating the IZO is nitrogen to prevent the metal oxide film from being formed on top of the metal films 24, 66, and 68 where the contact holes 74, 76, and 78 are exposed. It is preferable to use.

이상과 같이 본 발명에 의하면 알루미늄 보다도 저항이 작고 내식성이 우수한 Ag 합금을 사용하여 배선을 형성할 수 있고, 접착성을 보완하기 위하여 Mo 합금층을 게재하더라도 이들 두 금속막은 한 번의 식각 공정을 통하여 패터닝할 수 있으므로 공정 간소화에 유리하다.As described above, according to the present invention, wirings can be formed using Ag alloys having lower resistance and corrosion resistance than aluminum, and even though the Mo alloy layer is provided to compensate for adhesion, these two metal films are patterned through one etching process. It can be advantageous to simplify the process.

이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.As described above, the method can be applied to a manufacturing method using five masks, but the same method can be applied to a manufacturing method of a thin film transistor substrate for a liquid crystal display device using four masks. This will be described in detail with reference to the drawings.

먼저, 도 7 내지 도 9를 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.First, a unit pixel structure of a thin film transistor substrate for a liquid crystal display device completed using four masks according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 7 to 9.

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 8 및 도 9는 각각 도 7에 도시한 박막 트랜지스터 기판을 VIII-VIII' 선 및 IX-IX' 선을 따라 잘라 도시한 단면도이다.FIG. 7 is a layout view of a thin film transistor substrate for a liquid crystal display device according to a second exemplary embodiment of the present invention, and FIGS. 8 and 9 are lines VIII-VIII 'and IX-IX', respectively, of the thin film transistor substrate shown in FIG. A cross-sectional view taken along the line.

먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 몰리브덴(Mo) 합금으로 이루어진 제1 게이트 배선층(221, 241, 261)과 알루미늄 계열의 금속 물질보다도 비저항이 더욱 낮은 은(Ag) 합금으로 이루어진 제2 게이트 배선층(222, 242, 262)의 이중층으로 이루어져 있고, 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선이 형성되어 있다. 그리고, 게이트 배선은 기판(10) 상부에 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가받는 유지 전극(28)을 포함한다. 유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.First, the first gate wiring layers 221, 241, and 261 made of molybdenum (Mo) alloy and the silver (Ag) alloy having a lower specific resistance on the insulating substrate 10 than the aluminum-based metal material as in the first embodiment. A double layer of second gate wiring layers 222, 242, and 262 is formed, and a gate wiring including a gate line 22, a gate pad 24, and a gate electrode 26 is formed. The gate wiring includes a sustain electrode 28 that is parallel to the gate line 22 on the substrate 10 and receives a voltage such as a common electrode voltage input to the common electrode of the upper plate from the outside. The storage electrode 28 overlaps with the conductive capacitor conductor 68 for the storage capacitor connected to the pixel electrode 82, which will be described later, to form a storage capacitor which improves the charge retention capability of the pixel. The pixel electrode 82 and the gate line, which will be described later, If the holding capacity generated by the overlap of (22) is sufficient, it may not be formed.

게이트 배선(22, 24, 26, 28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28)을 덮고 있다.A gate insulating film 30 made of silicon nitride (SiN x ) is formed on the gate wirings 22, 24, 26, and 28 to cover the gate wirings 22, 24, 26, and 28.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.Semiconductor patterns 42 and 48 made of semiconductors such as hydrogenated amorphous silicon are formed on the gate insulating layer 30, and high concentrations of n-type impurities such as phosphorus (P) are formed on the semiconductor patterns 42 and 48. An ohmic contact layer pattern or an intermediate layer pattern 55, 56, 58 made of amorphous silicon doped with is formed.

저항성 접촉층 패턴(55, 56, 58) 위에는 Mo 합금으로 이루어진 제1 데이터 배선층(621, 641, 651, 661, 681)과 Ag 합금으로 이루어진 제2 데이터 배선층(622, 642, 652, 662, 682)의 이중층으로 이루어진 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이 터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. 유지 전극(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다.On the ohmic contact layer patterns 55, 56, and 58, the first data wiring layers 621, 641, 651, 661, and 681 made of an Mo alloy and the second data wiring layers 622, 642, 652, 662, and 682 made of an Ag alloy. The data wirings 62, 64, 65, 66, and 68 formed of a double layer are formed. The data line is a thin film transistor which is a branch of the data line 62 formed in the vertical direction, the data pad 68 connected to one end of the data line 62 to receive an image signal from the outside, and the data line 62. And data line portions 62, 68, and 65 made up of a source electrode 65, and are separated from the data line portions 62, 68, and 65, and formed on the gate electrode 26 or the channel portion C of the thin film transistor. On the other hand, the drain electrode 66 of the thin film transistor positioned on the opposite side of the source electrode 65 and the conductor pattern 64 for the storage capacitor positioned on the storage electrode 28 are also included. When the sustain electrode 28 is not formed, the conductor pattern 64 for the storage capacitor is also not formed.

데이터 배선(62, 64, 65, 66, 68)은 제1 실시예에서와 마찬가지로 Ag 단일층으로 형성할 수도 있다.The data lines 62, 64, 65, 66, 68 may be formed of a single Ag layer as in the first embodiment.

접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.The contact layer patterns 55, 56, and 58 serve to lower the contact resistance between the semiconductor patterns 42 and 48 below and the data lines 62, 64, 65, 66, and 68 above them. It has exactly the same form as (62, 64, 65, 66, 68). That is, the data line part intermediate layer pattern 55 is the same as the data line parts 62, 68, and 65, the drain electrode intermediate layer pattern 56 is the same as the drain electrode 66, and the storage capacitor intermediate layer pattern 58 is It is the same as the conductor pattern 64 for holding capacitors.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르 다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.The semiconductor patterns 42 and 48 have the same shape as the data lines 62, 64, 65, 66, and 68 and the ohmic contact layer patterns 55, 56, and 58 except for the channel portion C of the thin film transistor. Doing. Specifically, the semiconductor capacitor 48 for the storage capacitor, the conductor pattern 64 for the storage capacitor, and the contact layer pattern 58 for the storage capacitor have the same shape, but the semiconductor pattern 42 for the thin film transistor has data wiring and contact. Slightly different from the rest of the layer pattern. That is, in the channel portion C of the thin film transistor, the data line portions 62, 68, and 65, in particular, the source electrode 65 and the drain electrode 66 are separated, and the contact layer pattern for the data line intermediate layer 55 and the drain electrode. Although 56 is also separated, the semiconductor pattern 42 for thin film transistors is not disconnected here and is connected to generate a channel of the thin film transistor.

데이터 배선(62, 64, 65, 66, 68) 위에는 질화 규소로 이루어진 보호막(70)이 형성되어 있다.A protective film 70 made of silicon nitride is formed on the data lines 62, 64, 65, 66, and 68.

보호막(70)은 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)을 가지고 있다. The protective film 70 has contact holes 76, 78, and 72 that expose the drain electrode 66, the data pad 64, and the conductive pattern 68 for the storage capacitor, and also the gate along with the gate insulating film 30. It has a contact hole 74 which exposes the pad 24.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 IZO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이 들의 적용 여부는 선택적이다.On the passivation layer 70, a pixel electrode 82 that receives an image signal from a thin film transistor and generates an electric field together with the electrode of the upper plate is formed. The pixel electrode 82 is made of a transparent conductive material such as indium tin oxide (IZO), and is physically and electrically connected to the drain electrode 66 through the contact hole 76 to receive an image signal. The pixel electrode 82 also overlaps with the neighboring gate line 22 and the data line 62 to increase the aperture ratio, but may not overlap. In addition, the pixel electrode 82 is also connected to the storage capacitor conductor pattern 64 through the contact hole 72 to transmit an image signal to the conductor pattern 64. On the other hand, an auxiliary gate pad 86 and an auxiliary data pad 88 connected to the gate pad 24 and the data pad 68 through the contact holes 74 and 78, respectively, are formed. , 68) and to protect the pads as well as to improve the adhesion between the external circuit device, and their application is optional.

그러면, 도 7 내지 도 9의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 8 내지 도 10과 도 10a 내지 도 17c를 참조하여 설명하기로 한다.Next, a method of manufacturing a thin film transistor substrate for a liquid crystal display device having the structure of FIGS. 7 to 9 using four masks will be described in detail with reference to FIGS. 8 to 10 and 10A to 17C. .

먼저, 도 10a 내지 10c에 도시한 바와 같이, 제1 실시예와 동일하게 기판(10)과의 접착성이 우수한 몰리브덴 합금으로 이루어진 제1 게이트 배선층(221, 241, 261)을 적층하고, 저항이 작은 Ag 합금으로 이루어진 제2 게이트 배선층(222, 242, 262)을 적층하고 마스크를 이용한 사진 식각 공정으로 기판(10) 위에 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 전극(28)을 포함하는 게이트 배선을 형성한다. First, as shown in FIGS. 10A to 10C, the first gate wiring layers 221, 241, and 261 made of molybdenum alloy having excellent adhesion to the substrate 10 are laminated as in the first embodiment, and the resistance is reduced. The second gate wiring layers 222, 242, and 262 made of a small Ag alloy are stacked, and the gate line 22, the gate pad 24, the gate electrode 26, and the holder are stacked on the substrate 10 by a photolithography process using a mask. A gate wiring including the electrode 28 is formed.

다음, 도 11a 및 11b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 Mo 합금으로 이루어진 제1 도전막(601)과 Ag 합금으로 이루어진 제2 도전막(602) 스퍼터링 등의 방법으로 증착하여 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다. Next, as shown in FIGS. 11A and 11B, the gate insulating film 30, the semiconductor layer 40, and the intermediate layer 50 made of silicon nitride are respectively 1,500 kV to 5,000 kPa and 500 kPa to 2,000 using chemical vapor deposition. 증착, 300 Å to 600 연속 continuous deposition, followed by deposition by a method such as sputtering the first conductive film 601 made of Mo alloy and the second conductive film 602 made of Ag alloy, and the conductor layer 60. After forming a photosensitive film 110 is applied thereon to a thickness of 1㎛ 2㎛.

그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 12b 및 12c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.Thereafter, the photosensitive film 110 is irradiated with light through a mask and then developed to form photosensitive film patterns 112 and 114 as shown in FIGS. 12B and 12C. In this case, among the photoresist patterns 112 and 114, the channel portion C of the thin film transistor, that is, the first portion 114 positioned between the source electrode 65 and the drain electrode 66, is the data wiring portion A, that is, the data. The thickness of the wirings 62, 64, 65, 66, and 68 is smaller than that of the second portion 112 positioned at the portion where the wirings 62, 64, 65, 66, and 68 are to be formed, and all of the photosensitive film of the other portion B is removed. At this time, the ratio of the thickness of the photoresist film 114 remaining in the channel portion C to the thickness of the photoresist film 112 remaining in the data wiring portion A should be different depending on the process conditions in the etching process described later. It is preferable to make the thickness of the 1st part 114 into 1/2 or less of the thickness of the 2nd part 112, for example, it is good that it is 4,000 Pa or less.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.As such, there may be various methods of varying the thickness of the photoresist layer according to the position. In order to control the light transmittance in the A region, a slit or lattice-shaped pattern is mainly formed or a translucent film is used.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.In this case, the line width of the pattern located between the slits, or the interval between the patterns, that is, the width of the slits, is preferably smaller than the resolution of the exposure apparatus used for exposure. A thin film having a thickness or a thin film may be used.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한 다. When the light is irradiated to the photosensitive film through such a mask, the polymers are completely decomposed at the part directly exposed to the light, and the polymers are not completely decomposed because the amount of light is small at the part where the slit pattern or the translucent film is formed. In the area covered by, the polymer is hardly decomposed. Subsequently, when the photoresist film is developed, only a portion where the polymer molecules are not decomposed is left, and a thin photoresist film may be left at a portion where the light is not irradiated at a portion less irradiated with light. In this case, if the exposure time is extended, all molecules are decomposed, so it should not be so.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.The thin film 114 is formed by using a photoresist film made of a reflowable material, and is exposed to a conventional mask that is divided into a part that can completely transmit light and a part that cannot fully transmit light, and then develops and ripples. It can also be formed by letting a part of the photosensitive film flow to the part which does not remain by making it low.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.Subsequently, etching is performed on the photoresist pattern 114 and the underlying layers, that is, the conductor layer 60, the intermediate layer 50, and the semiconductor layer 40. In this case, the data line and the lower layer of the data line remain in the data wiring portion A, and only the semiconductor layer should remain in the channel portion C, and the upper three layers 60, 50, 40 must be removed to expose the gate insulating film 30.

먼저, 도 13a 및 13b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다. First, as shown in FIGS. 13A and 13B, the exposed conductor layer 60 of the other portion B is removed to expose the lower intermediate layer 50. In this process, both a dry etching method and a wet etching method may be used. In this case, the conductor layer 60 may be etched and the photoresist patterns 112 and 114 may be hardly etched. However, in the case of dry etching, it is difficult to find a condition in which only the conductor layer 60 is etched and the photoresist patterns 112 and 114 are not etched, so that the photoresist patterns 112 and 114 may also be etched together. In this case, the thickness of the first portion 114 is thicker than that of the wet etching so that the first portion 114 is removed in this process so that the lower conductive layer 60 is not exposed.                     

이렇게 하면, 도 13a 및 도 13b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(68)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.In this way, as shown in FIGS. 13A and 13B, only the conductor layers of the channel portion C and the data wiring portion B, that is, the conductor pattern 67 for the source / drain and the conductor pattern 68 for the storage capacitor, are provided. All of the conductor layer 60 of the remaining portion B is removed, revealing the underlying intermediate layer 50. The remaining conductor patterns 67 and 64 have the same shape as the data lines 62, 64, 65, 66 and 68 except that the source and drain electrodes 65 and 66 are connected without being separated. In addition, when dry etching is used, the photoresist patterns 112 and 114 are also etched to a certain thickness.

이어, 도 14a 및 14b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.Subsequently, as shown in FIGS. 14A and 14B, the exposed intermediate layer 50 of the other portion B and the semiconductor layer 40 thereunder are simultaneously removed by the dry etching method together with the first portion 114 of the photosensitive film. do. At this time, etching is performed under the condition that the photoresist patterns 112 and 114, the intermediate layer 50, and the semiconductor layer 40 (the semiconductor layer and the intermediate layer have almost no etching selectivity) are simultaneously etched, and the gate insulating layer 30 is not etched. In particular, it is preferable to etch under conditions in which the etch ratios of the photoresist patterns 112 and 114 and the semiconductor layer 40 are almost the same. For example, by using a mixed gas of SF 6 and HCl or a mixed gas of SF 6 and O 2 , the two films can be etched to almost the same thickness. When the etching ratios of the photoresist patterns 112 and 114 and the semiconductor layer 40 are the same, the thickness of the first portion 114 should be equal to or smaller than the sum of the thicknesses of the semiconductor layer 40 and the intermediate layer 50.

이렇게 하면, 도 14a 및 14b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다.This removes the first portion 114 of the channel portion C, revealing the source / drain conductor pattern 67, as shown in FIGS. 14A and 14B, and the intermediate layer 50 of the other portion B. And the semiconductor layer 40 is removed to expose the gate insulating layer 30 thereunder. On the other hand, since the second portion 112 of the data wiring portion A is also etched, the thickness becomes thin. In this step, the semiconductor patterns 42 and 48 are completed. Reference numerals 57 and 58 denote intermediate layer patterns under the source / drain conductor patterns 67 and intermediate layer patterns under the storage capacitor conductor patterns 64, respectively.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.Subsequently, ashing removes photoresist residue remaining on the surface of the source / drain conductor pattern 67 of the channel portion C.

다음, 도 15a 및 15b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기 체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 15b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.Next, as illustrated in FIGS. 15A and 15B, the source / drain conductor pattern 67 of the channel part C and the source / drain interlayer pattern 57 below are etched and removed. In this case, the etching may be performed only by dry etching with respect to both the source / drain conductor pattern 67 and the intermediate layer pattern 57. The etching may be performed by wet etching on the source / drain conductor pattern 67. 57 may be performed by dry etching. In the former case, it is preferable to perform etching under a condition in which the etching selectivity of the source / drain conductor pattern 67 and the interlayer pattern 57 is large, which is difficult to find the etching end point when the etching selectivity is not large. This is because it is not easy to adjust the thickness of the semiconductor pattern 42 remaining in the " In the latter case of alternating between wet etching and dry etching, the side surface of the conductive pattern 67 for wet etching of the source / drain is etched, but the intermediate layer pattern 57 which is dry etched is hardly etched, and thus is formed in a step shape. Examples of the etching gas used to etch the intermediate layer pattern 57 and the semiconductor pattern 42 include a mixture of CF 4 and HCl or a mixture of CF 4 and O 2 , and CF 4 and O 2 . The semiconductor pattern 42 may be left at a uniform thickness. In this case, as shown in FIG. 15B, a portion of the semiconductor pattern 42 may be removed to reduce the thickness, and the second portion 112 of the photoresist pattern may also be etched to a certain thickness at this time. At this time, the etching must be performed under the condition that the gate insulating film 30 is not etched, and the photoresist film is not exposed so that the second portion 112 is etched so that the data lines 62, 64, 65, 66, and 68 underneath are not exposed. It is a matter of course that the pattern is thick.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.In this way, the source electrode 65 and the drain electrode 66 are separated, thereby completing the data lines 62, 64, 65, 66, and 68 and the contact layer patterns 55, 56, and 58 under the data lines.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.Finally, the second photoresist layer 112 remaining in the data wiring portion A is removed. However, the removal of the second portion 112 may be made after removing the conductor pattern 67 for the channel portion C source / drain and before removing the intermediate layer pattern 57 thereunder.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.As mentioned earlier, wet and dry etching can be alternately used or only dry etching can be used. In the latter case, since only one type of etching is used, the process is relatively easy, but it is difficult to find a suitable etching condition. On the other hand, in the former case, the etching conditions are relatively easy to find, but the process is more cumbersome than the latter.

이어, 도 17a 내지 도 17c에 도시한 바와 같이, 마스크를 이용하여 보호막(70)을 게이트 절연막(30)과 함께 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접 촉 구멍(76, 74, 78, 72)을 형성한다. 이때, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. 17A to 17C, the protective layer 70 is etched together with the gate insulating layer 30 by using a mask to drain the electrode 66, the gate pad 24, the data pad 68, and the holder. Contact holes 76, 74, 78, and 72 are formed to expose the capacitor pattern 64 for the capacitor, respectively. At this time, the area of the contact holes 74 and 78 exposing the pads 24 and 68 does not exceed 2 mm x 60 m, and is preferably 0.5 mm x 15 m or more.

마지막으로, 도 8 내지 도 10에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 IZO층을 증착하고 마스크를 사용하여 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결된 화소 전극(82), 게이트 패드(24)와 연결된 보조 게이트 패드(86) 및 데이터 패드(68)와 연결된 보조 데이터 패드(88)를 형성한다. 이때, 화소 전극(82), 보조 게이트 패드(86) 및 보조 데이터 패드(88)의 IZO를 패터닝하기 위한 식각액은 크롬(Cr)의 금속막을 식각하는데 사용하는 크롬 식각액을 사용하는데, 이는 금속 배선을 부식시키지 않아 접촉 구조에서 드러난 데이터 배선이나 게이트 배선 금속이 부식되는 것을 방지할 수 있으며, 식각액으로는 ( HNO3/(NH4)2Ce(NO3)6/H2O) 등을 들 수 있다. 여기서도, IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 접촉 구멍(72, 74, 76, 78)을 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위해 질소를 이용하는 것이 바람직하다. 또한, 접촉부의 접촉 저항을 최소화하기 위해서는 IZO를 상온에서 200℃ 이하의 범위에서 적층하는 것이 바람직하며, IZO 박막을 형성하기 위해 사용되는 표적(target)은 In2O3 및 ZnO를 포함하는 것이 바람직하며, ZnO의 함유량은 15-20 at% 범위인 것이 바람직하다. Finally, as shown in Figs. 8 to 10, a pixel of 400 Å to 500 Å thickness of IZO is deposited and etched using a mask to connect the drain electrode 66 and the conductive pattern 64 for the storage capacitor. An electrode 82, an auxiliary gate pad 86 connected to the gate pad 24, and an auxiliary data pad 88 connected to the data pad 68 are formed. In this case, the etching solution for patterning the IZO of the pixel electrode 82, the auxiliary gate pad 86, and the auxiliary data pad 88 uses a chromium etchant that is used to etch a metal film of chromium (Cr). It is possible to prevent corrosion of data wiring or gate wiring metal exposed in the contact structure without corrosion, and (HNO 3 / (NH 4 ) 2 Ce (NO 3 ) 6 / H 2 O) etc. may be used as an etchant. . Here, the metal used in the pre-heating process before laminating the IZO forms a metal oxide film on the upper portions of the metal films 24, 64, 66 and 68 exposing the contact holes 72, 74, 76 and 78. It is preferable to use nitrogen to prevent it from becoming. In addition, in order to minimize the contact resistance of the contact portion, it is preferable to stack IZO in a range of 200 ° C. or less at room temperature, and the target used to form the IZO thin film preferably includes In 2 O 3 and ZnO. The ZnO content is preferably in the range of 15-20 at%.

이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데 이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리하여 제조 공정을 단순화할 수 있다.In the second embodiment of the present invention, in addition to the effects according to the first embodiment, the data wirings 62, 64, 65, 66, 68 and the contact layer patterns 55, 56, 58 and semiconductor patterns (below) 42 and 48 may be formed using one mask, and the source electrode 65 and the drain electrode 66 may be separated in this process to simplify the manufacturing process.

본 발명에 의하면 알루미늄 보다도 저항이 작고 내식성이 우수한 Ag 합금을 사용하여 배선을 형성할 수 있고, 접착성을 보완하기 위하여 Mo 합금층을 게재하더라도 이들 두 금속막은 한 번의 식각 공정을 통하여 패터닝할 수 있으므로 공정 간소화에 유리하다.According to the present invention, the wiring can be formed using Ag alloy having lower resistance and corrosion resistance than aluminum, and even though the Mo alloy layer is provided to compensate for adhesion, these two metal films can be patterned through one etching process. It is advantageous to simplify the process.

Claims (22)

기판 위에 형성되어 있으며 Ag 합금층을 포함하는 다중의 도전층을 적층하는 단계,Stacking a plurality of conductive layers formed on the substrate and comprising an Ag alloy layer, 상기 다중의 도전층을 하나의 식각제를 사용하여 패터닝함으로써 배선을 형성하는 단계,Forming a wire by patterning the multiple conductive layers using one etchant, 를 포함하는 배선 형성 방법.Wiring formation method comprising a. 제1항에서,In claim 1, 상기 다중의 도전층은 Mo 합금층과 Ag 합금층의 이중층인 배선 형성 방법.And wherein the multiple conductive layers are double layers of an Mo alloy layer and an Ag alloy layer. 제2항에서,In claim 2, 상기 다중의 도전층을 식각하는 식각제는 인산, 질산, 초산 및 초순수의 혼합물인 배선 형성 방법. And an etchant for etching the multiple conductive layers is a mixture of phosphoric acid, nitric acid, acetic acid and ultrapure water. 절연 기판 위에 형성되어 있는 Mo 합금층,Mo alloy layer formed on the insulating substrate, 상기 Mo 합금층 위에 형성되어 있는 Ag 합금층Ag alloy layer formed on the Mo alloy layer 을 포함하는 다중의 도전층으로 이루어진 배선.Wiring consisting of a plurality of conductive layers comprising a. 삭제delete 제4항에서,In claim 4, 상기 다중의 도전층은 인산, 질산, 초산 및 초순수의 혼합물을 식각제로 사용하는 한 번의 식각 공정을 통하여 형성된 배선. The multiple conductive layers are formed through a single etching process using a mixture of phosphoric acid, nitric acid, acetic acid and ultrapure water as an etchant. 절연 기판 위에 순차적으로 적층된 Mo 합금층 및 Ag 합금층을 포함하는 다중의 도전층으로 이루어지며 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,Forming a gate wiring including a plurality of conductive layers including a Mo alloy layer and an Ag alloy layer sequentially stacked on an insulating substrate, and including a gate pad; 데이터 배선을 형성하는 단계,Forming a data wiring, 반도체층을 형성하는 단계,Forming a semiconductor layer, 상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계,Forming a gate insulating film covering the gate wiring; 상기 게이트 절연막을 패터닝하여 상기 게이트 패드를 드러내는 접촉 구멍을 형성하는 단계,Patterning the gate insulating film to form a contact hole exposing the gate pad, 투명 도전막을 적층하고 패터닝하여 상기 접촉 구멍을 통하여 상기 게이트 패드와 전기적으로 연결되는 도전층을 형성하는 단계Stacking and patterning a transparent conductive film to form a conductive layer electrically connected to the gate pad through the contact hole 을 포함하는 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate comprising a. 절연 기판 위에 순차적으로 적층된 Mo 합금층 및 Ag 합금층을 포함하는 다중의 도전층으로 이루어지며 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극 및 상기 게이트선과 연결되어 있는 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,A gate wiring including a gate line, a gate electrode connected with the gate line, and a gate pad connected with the gate line, including a plurality of conductive layers including an Mo alloy layer and an Ag alloy layer sequentially stacked on an insulating substrate; Forming step, 게이트 절연막을 적층하는 단계,Stacking a gate insulating film, 반도체층을 형성하는 단계,Forming a semiconductor layer, 도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 패드, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계,Stacking and patterning a conductive material to cross the gate line, a data pad connected to the data line, a source electrode connected to the data line and adjacent to the gate electrode, and opposite to the source electrode with respect to the gate electrode. Forming a data line including a drain electrode positioned at 보호막을 적층하는 단계,Laminating a protective film, 상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계,Patterning the passivation layer together with the gate insulating layer to form contact holes exposing the gate pad, the data pad, and the drain electrode, respectively; 투명 도전막을 적층하고 패터닝하여 상기 접촉 구멍을 통하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극과 각각 연결되는 보조 게이트 패드, 보조 데이터 패드 및 화소 전극을 형성하는 단계Stacking and patterning a transparent conductive layer to form an auxiliary gate pad, an auxiliary data pad, and a pixel electrode respectively connected to the gate pad, the data pad, and the drain electrode through the contact hole; 를 포함하는 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate comprising a. 제7항 또는 제8항에서,In claim 7 or 8, 상기 데이터 배선은 Ag 합금으로 이루어지는 박막 트랜지스터 기판의 제조 방법.And said data wiring is made of an Ag alloy. 제7항 또는 제8항에서,In claim 7 or 8, 상기 데이터 배선은 Mo 합금층과 Ag 합금층의 이중층으로 이루어지는 박막 트랜지스터 기판의 제조 방법.And said data wiring comprises a double layer of a Mo alloy layer and an Ag alloy layer. 제10항에서,In claim 10, 상기 게이트 배선과 상기 데이터선 배선은 인산, 질산, 초산 및 초순수의 혼합물로 이루어진 식각제를 사용하여 패터닝하는 박막 트랜지스터 기판의 제조 방법.And the gate line and the data line line are patterned using an etchant consisting of a mixture of phosphoric acid, nitric acid, acetic acid, and ultrapure water. 제7항 또는 제8항에서,In claim 7 or 8, 상기 투명 도전막은 IZO로 이루어지는 박막 트랜지스터 기판의 제조 방법.The said transparent conductive film is a manufacturing method of the thin film transistor substrate which consists of IZO. 제8항에서,In claim 8, 상기 데이터 배선 및 상기 반도체층은 부분적으로 두께가 다른 감광막 패턴을 이용한 사진 식각 공정으로 함께 형성하는 박막 트랜지스터 기판의 제조 방법.And the data line and the semiconductor layer are formed together by a photolithography process using photoresist patterns having different thicknesses. 제13항에서,In claim 13, 상기 감광막 패턴은 제1 두께를 가지는 제1 부분, 상기 제1 두께보다 두꺼운 제2 부분, 두께를 가지지 않으며 상기 제1 및 제2 부분을 제외한 제3 부분을 포함하는 박막 트랜지스터 기판의 제조 방법.The photoresist pattern may include a first portion having a first thickness, a second portion thicker than the first thickness, and a third portion having no thickness and excluding the first and second portions. 제14항에서,The method of claim 14, 상기 사진 식각 공정에서 상기 감광막 패턴은 제1 영역, 상기 제1 영역보다 낮은 투과율을 가지는 제2 영역 및 상기 제1 영역보다 높은 투과율을 가지는 제3 영역을 포함하는 광마스크를 이용하여 형성하는 박막 트랜지스터 기판의 제조 방법.In the photolithography process, the photoresist pattern is formed using a photomask including a first region, a second region having a lower transmittance than the first region, and a third region having a higher transmittance than the first region. Method of manufacturing a substrate. 제15항에서,The method of claim 15, 상기 사진 식각 공정에서 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형성하는 박막 트랜지스터 기판의 제조 방법.And forming the first portion between the source electrode and the drain electrode and the second portion above the data line in the photolithography process. 제16항에서,The method of claim 16, 상기 제1 내지 제3 영역의 투과율을 다르게 조절하기 위해서 상기 광마스크에는 반투명막 또는 노광기의 분해능보다 작은 슬릿 패턴이 형성되어 있는 박막 트랜지스터 기판의 제조 방법.A method of manufacturing a thin film transistor substrate having a slit pattern smaller than the resolution of a translucent film or an exposure machine is formed in the photomask to differently control the transmittance of the first to third regions. 절연 기판 위에 순차적으로 적층된 Mo 합금층 및 Ag 합금층을 포함하는 다중의 도전층으로 형성되어 있으며, 게이트 패드를 포함하는 게이트 배선,A gate wiring including a gate pad, the gate wiring being formed of a plurality of conductive layers including a Mo alloy layer and an Ag alloy layer sequentially stacked on an insulating substrate; 상기 게이트 배선을 덮는 게이트 절연막,A gate insulating film covering the gate wiring, 상기 게이트 절연막 상부에 형성되어 있는 반도체층,A semiconductor layer formed on the gate insulating film, 상기 게이트 절연막 상부에 도전 물질로 형성되어 있으며, 데이터선, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선,A conductive material is formed on the gate insulating layer, and includes a data line, a source electrode connected to the data line, and a drain electrode adjacent to the gate electrode, and a drain electrode opposite to the source electrode. Wiring, 상기 데이터 배선을 덮고 있는 보호막,A protective film covering the data wiring, 투명 도전막으로 이루어져 있으며 각각 상기 드레인 전극, 상기 게이트 패드 및 상기 데이터 패드와 연결되어 있는 화소 전극, 보조 게이트 패드, 보조 데이터 패드A pixel electrode, an auxiliary gate pad, and an auxiliary data pad each formed of a transparent conductive layer and connected to the drain electrode, the gate pad, and the data pad, respectively. 를 포함하는 박막 트랜지스터 기판.Thin film transistor substrate comprising a. 제18항에서,The method of claim 18, 상기 데이터 배선은 Ag 합금으로 이루어지는 박막 트랜지스터 기판.The data wiring is a thin film transistor substrate made of Ag alloy. 제18항에서,The method of claim 18, 상기 데이터 배선은 Mo 합금층과 Ag 합금층의 이중층으로 이루어지는 박막 트랜지스터 기판.The data wiring is a thin film transistor substrate comprising a double layer of Mo alloy layer and Ag alloy layer. 제20항에서,The method of claim 20, 상기 게이트 배선과 상기 데이터선 배선은 인산, 질산, 초산 및 초순수의 혼합물로 이루어진 식각제를 사용하여 패터닝하는 박막 트랜지스터 기판.The gate line and the data line line are patterned using an etchant consisting of a mixture of phosphoric acid, nitric acid, acetic acid and ultrapure water. 제18항에서,The method of claim 18, 상기 투명 도전막은 IZO로 이루어지는 박막 트랜지스터 기판.The transparent conductive film is a thin film transistor substrate made of IZO.
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