KR100623988B1 - A contact structure of a wires and method manufacturing the same, and thin film transistor substrate including the contact structure and method manufacturing the same - Google Patents

A contact structure of a wires and method manufacturing the same, and thin film transistor substrate including the contact structure and method manufacturing the same

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KR100623988B1
KR100623988B1 KR20000019711A KR20000019711A KR100623988B1 KR 100623988 B1 KR100623988 B1 KR 100623988B1 KR 20000019711 A KR20000019711 A KR 20000019711A KR 20000019711 A KR20000019711 A KR 20000019711A KR 100623988 B1 KR100623988 B1 KR 100623988B1
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KR
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김상갑
홍문표
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삼성전자주식회사
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Abstract

먼저, 알루미늄 계열의 도전 물질을 적층하고 패터닝하여 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 가로 방향의 게이트 배선을 형성한다. First, by depositing a conductive material of an aluminum-based and patterned to form a gate wiring in the lateral direction including the gate line, the gate electrode and the gate pad on the substrate. 다음, 게이트 절연막을 형성하고, 그 상부에 반도체층 및 저항 접촉층을 차례로 형성한다. Formed and then the gate insulating film, is formed thereon and then the semiconductor layer and the ohmic contact layer. 이어, 알루미늄 계열의 도전 물질을 적층하고 패터닝하여 게이트선과 교차하는 데이터선, 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 데이터 배선을 형성한다. Next, to form a data wire including a data line, a source electrode, a drain electrode and the data pad by laminating a conductive material of an aluminum-based patterned and intersecting the gate lines. 이어, 보호막을 적층하고 패터닝하여 드레인 전극, 게이트 패드 및 데이터 패드를 각각 드러내는 접촉 구멍을 형성한다. Then, by laminating a protective film and patterned to form a contact hole exposing the drain electrode, the gate pad and the data pad, respectively. 이어, 규소를 포함하는 버퍼층을 적층하고 어닐링한 다음 버퍼층을 제거하여 접촉 구멍을 통하여 드러난 드레인 전극 게이트 패드 및 데이터 패드의 상부에 적어도 알루미늄과 규소를 포함하는 반응층을 형성한다. Next, the laminated a buffer layer comprising silicon, and annealed to form the following: at least an upper reaction layer containing aluminum and silicon to the drain electrode of gate pads and data pads exposed by removing the buffer layer through the contact hole. 이어, IZO를 적층하고 패터닝하여 버퍼층을 통하여 드레인 전극, 게이트 패드 및 데이터 패드와 각각 연결되는 화소 전극, 보조 게이트 패드 및 보조 데이터 패드를 형성한다. Next, to form the drain electrode, the gate pad and the pixel electrodes are respectively connected to the data pad, the auxiliary gate pad and the auxiliary data pad through the buffer layer by laminating and patterning the IZO.
알루미늄, IZO, 규소, 접촉특성 Aluminum, IZO, silicon, contact properties

Description

배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는 박막 트랜지스터 기판 및 그 제조 방법{A CONTACT STRUCTURE OF A WIRES AND METHOD MANUFACTURING THE SAME, AND THIN FILM TRANSISTOR SUBSTRATE INCLUDING THE CONTACT STRUCTURE AND METHOD MANUFACTURING THE SAME} Contact structure and its manufacturing method of the wiring and the thin film transistor substrate and a method of manufacturing the same comprising the same {A CONTACT STRUCTURE OF A WIRES AND METHOD MANUFACTURING THE SAME, AND THIN FILM TRANSISTOR SUBSTRATE INCLUDING THE CONTACT STRUCTURE AND METHOD MANUFACTURING THE SAME}

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 1 is a liquid crystal display thin film transistor substrate according to the first embodiment of the present invention,

도 2는 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ 선을 따라 잘라 도시한 단면도이고, 2 is a cross-sectional view showing a cut along the thin film transistor substrate Ⅱ-Ⅱ line shown in Figure 1,

도 3a, 4a, 5a, 6a 및 7a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정에서의 박막 트랜지스터 기판의 배치도이고, Fig. 3a, 4a, 5a, 6a and 7a is a layout view of a TFT array panel in an intermediate process of manufacturing a TFT array panel for an LCD according to a first embodiment of the present invention,

도 3b는 도 3a에서 IIIb-IIIb' 선을 따라 절단한 단면도이고, Figure 3b is a cross-sectional view taken along IIIb-IIIb 'line in Figure 3a,

도 4b는 도 4a에서 IVb-IVb' 선을 따라 잘라 도시한 도면으로서 도 3b의 다음 단계를 도시한 단면도이고, And Figure 4b is a cross-sectional view showing the next step in the drawings shown as cut along IVb-IVb 'line in Fig. 4a Fig. 3b,

도 5b는 도 5a에서 Vb-Vb' 선을 따라 잘라 도시한 도면으로서 도 4b의 다음 단계를 도시한 단면도이고, And Figure 5b is a cross-sectional view showing the next step in Figure 4b a view showing cut along Vb-Vb 'line in Fig. 5a,

도 6b는 도 6a에서 VIb-VIb' 선을 따라 잘라 도시한 도면으로서 도 5b의 다 음 단계를 도시한 단면도이고, And Figure 6b is a cross-sectional view showing the next step of the diagram as shown cut along VIb-VIb 'line in Figure 6a Figure 5b,

도 7b는 도 7a에서 VIIIb-VIIIb' 선을 따라 잘라 도시한 도면으로서 도 6b의 다음 단계를 도시한 단면도이고, And Figure 7b is a cross-sectional view showing the next step in the drawings shown as cut along the VIIIb-VIIIb 'line in Figure 7a Figure 6b,

도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 8 is a layout view of a TFT array panel for an LCD according to a second embodiment of the present invention,

도 9 및 도 10은 도 8에 도시한 박막 트랜지스터 기판을 VIII-VIII' 선 및 IX-IX'선을 따라 잘라 도시한 단면도이고, FIG 9 and FIG 10 shows a TFT array panel shown in Figure 8 cut along a VIII-VIII 'and the line IX-IX' line cross-sectional view,

도 11a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 11a is a layout view of a thin film transistor substrate in the first step of manufacturing according to the second embodiment of the present invention,

도 11b 및 1c는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선을 따라 잘라 도시한 단면도이며, Figure 11b, and 1c is a cross-sectional view showing cut along the XIb-XIb 'and line XIc-XIc' line in Figure 11a, respectively,

도 12a 및 12b는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선을 따라 잘라 도시한 단면도로서, 도 11b 및 도 11c 다음 단계에서의 단면도이고, 12a and 12b is shown as a sectional view cut along the XIb-XIb 'and line XIc-XIc' line in Figure 11a, respectively, a cross-sectional view in Figure 11b and Figure 11c following steps,

도 13a는 도 12a 및 12b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 13a is a layout view of a TFT array panel of FIG. 12a and 12b the following steps,

도 13b 및 13c는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도이며, Figure 13b and 13c is a cross-sectional view showing cut along the XIIIb-XIIIb 'and line XIIIc-XIIIc' line in Figure 13a, respectively,

도 14a, 15a, 16a와 도 14b, 15b, 16b는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도로서 도 13b 및 13c 다음 단계들을 공정 순서에 따라 도시한 것이고, Figure 14a, 15a, 16a and Fig. 14b, 15b, 16b is an exemplary diagram in accordance with the process flow of FIG. 13b, and 13c following steps respectively as Fig XIIIb-XIIIb 'lines and XIIIc-XIIIc' at 13a along the line to cut shown a cross-sectional view ,

도 17a는 도 16a 및 16b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 17a is a layout view of a TFT array panel of FIG. 16a and 16b the following steps,

도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb' 선 및 XVIIc-XVIIc' 선을 따라 잘라 도시한 단면도이고, Figure 17b and 17c are sectional views illustrating cut along the XVIIb-XVIIb 'and line XVIIc-XVIIc' line in Figure 17a, respectively,

도 18a는 도 17a의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 18a is a layout view of a TFT array panel in the next step of Figure 17a,

도 18b 및 18c는 각각 도 18a에서 XVIIIb-XVIIIb' 선 및 XVIIIc-XVIIIc' 선을 따라 잘라 도시한 단면도이다. Figure 18b and 18c is a cross-sectional view cut along the XVIIIb-XVIIIb 'and line XVIIIc-XVIIIc' line in Figure 18a, respectively.

본 발명은 배선의 접촉 구조 및 그의 제조 방법, 이를 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. The present invention relates to a contact structure of the wiring and a method of manufacturing the same, the thin film transistor substrate and a method of manufacturing the same comprising the same.

일반적으로 반도체 장치에서 배선은 신호가 전달되는 수단으로 사용되므로 신호 지연을 최소화하는 것이 요구된다. In general, it is desired to minimize the signal delay, so a semiconductor device wiring is used as a means through which the signal is transmitted.

이때, 신호 지연을 방지하기 위하여 배선은 저저항을 가지는 금속 물질, 특히 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 알루미늄 계열의 금속 물질을 사용하는 것이 일반적이다. In this case, the wiring in order to prevent a signal delay is generally used a metallic material of aluminum-based material, such as metal having a low resistance, especially aluminum (Al) or an aluminum alloy (Al alloy). 그러나, 알루미늄 계열의 배선은 물리적 또는 화학적인 특성이 약하기 때문에 접촉부에서 다른 도전 물질과 연결될 때 부식이 발생하여 접촉 저항을 상승하여 반도체 소자의 특성을 저하시키는 문제점을 가지고 있다. However, the aluminum wiring line has a problem that when it is connected to the corrosion and other conductive materials in the contact portion due to the weak physical or chemical properties resulting from the rise of contact resistance to degrade characteristics of a semiconductor element. 이러한 접촉 특성을 개선하기 위해서는 배선을 알루미늄 계열로 형성할 때 다른 금속을 개재할 수 있으나, 다층의 배선을 형성하기 위해서는 서로 다른 식각액이 필요할 뿐 아니라 여러 번의 식각 공정이 필요하게 되어 제조 공정이 복잡해진다. In order to improve such contact property when forming a wiring with an aluminum series can be disposed with other metal but, in order to form a multi-layer wiring is a need for multiple etching processes as well as require different etching liquid and the manufacturing process becomes complicated .

한편, 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다. On the other hand, the liquid crystal display is one of flat panel display that is currently the most widely used, consists of a liquid crystal layer that is interposed between two substrates with electrodes is formed and that, by applying a voltage to the electrodes the liquid crystal molecules in the liquid crystal layer a display device to control the amount of light that is transmitted by the rearrangement.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 전극이 각각 형성되어 있고 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이며, 박막 트랜지스터는 두 기판 중 하나에 형성되는 것이 일반적이다. It is now often used, among liquid crystal display devices and liquid crystal display devices that are to form the electrodes on both substrates and has a thin film transistor for switching the voltage applied to the electrode, the thin film transistors are generally formed in one of the two substrates.

이러한 액정 표시 장치에서도, 신호 지연을 방지하기 위하여 배선은 저저항을 가지는 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 저저항 물질을 사용하는 것이 일반적이다. In this liquid crystal display apparatus, in order to prevent a signal delay line it is generally used a low-resistance material such as aluminum (Al) or an aluminum alloy (Al alloy) having a low resistance. 그러나, 액정 표시 장치에서와 같이 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 사용하여 화소 전극을 형성하거나 패드부의 신뢰성을 확보하는 경우에 알루미늄 계열의 금속과 ITO 또는 IZO의 접촉 특성이 좋지 않아 몰리브덴 계열 또는 크롬 등의 다른 금속을 개재하지만, 접촉부에서 알루미늄 또는 알루미늄 합금은 제거해야 하므로 제조 공정이 복잡해지는 문제점이 가지고 있다. However, the transparent conductive material of ITO (indium tin oxide) or IZO (indium zinc oxide) of a metal of the aluminum-based in the case of forming the pixel electrodes or securing pad portion reliability by using the ITO or IZO as in the liquid crystal display device because of poor contact properties through the other metal such as chromium or molybdenum series, however, since aluminum or aluminum alloy in the contact portion must be removed has a problem becomes complicated and the manufacturing process.

한편, 액정 표시 장치를 제조 방법 중에서, 박막 트랜지스터가 형성되어 있 는 기판은 마스크를 이용한 사진 식각 공정을 통하여 제조하는 것이 일반적이다. On the other hand, the liquid crystal display device in a manufacturing method, the thin film transistor there is formed a substrate is generally manufactured through a photolithography process using a mask. 이때, 생산 비용을 줄이기 위해서는 마스크의 수를 적게 하는 것이 바람직하다. At this time, to reduce production costs it is desirable to reduce the number of masks.

본 발명이 이루고자 하는 기술적 과제는 저저항 물질로 이루어진 동시에 저저항의 접촉 특성을 가지는 배선의 접촉 구조 및 그 제조 방법을 제공하는 것이다. The present invention is to provide a contact structure and a method of manufacturing the wiring at the same time composed of a low-resistance material having contact characteristics having a low resistance.

본 발명의 다른 과제는 우수한 접촉 특성을 가지는 배선의 접촉 구조를 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제조하는 방법을 제공하는 것이다. Another object of the present invention is to provide a method for producing a TFT array panel and a manufacturing method including a contact structure of the wiring having the good contact property.

또한, 본 발명의 다른 과제는 박막 트랜지스터 기판의 제조 방법을 단순화하는 것이다. It is another object of the present invention is to simplify the method of manufacturing a TFT substrate.

이러한 문제점을 해결하기 위하여 본 발명에서는 열처리 공정을 실시하여 알루미늄 계열의 금속으로 이루어진 배선의 상부 계면에 적어도 알루미늄과 규소를 포함하는 반응층을 형성한다. In the present invention, in order to solve this problem, a heat treatment step carried out to form a reaction layer containing at least aluminum and silicon on the upper surface of the wiring made of a metal of the aluminum-based.

본 발명에 따른 배선의 접촉 구조 및 그 형성 방법에서는, 우선 기판 상부에 금속 배선을 형성하고, 배선의 상부에 규소를 포함하는 반응층을 형성한다. The contact structure and a method of forming a wiring according to the present invention, first, on a substrate, and forming a metal interconnection, forming a reaction layer containing silicon on the top of the wire. 이어, 반응층을 경유하여 배선과 전기적으로 연결되는 도전층을 형성한다. Then, via the reaction layer to form a conductive layer which is connected to the wiring and electrically.

여기서, 금속 배선은 알루미늄 계열의 금속으로 형성하는 것이 바람직하며, 배선과 도전층 사이에 접촉 구멍을 가지는 절연막을 형성하는 단계를 더 포함할 수 있으며, 절연막은 반응층보다 먼저 형성할 수 있으며, 이후에 형성할 수 있다. Here, the metal wire is preferably formed of a metal of the aluminum-based, and may further comprise the step of forming an insulating film having a contact hole between the wiring and the conductive layer, the insulating film may be first formed than the reaction layer, after a it can be formed.

이때, 반응층은 어닐링(annealing)으로 열처리 공정을 실시하여 형성할 수 있다. At this time, the reaction layer can be formed by performing the heat treatment step to the annealing (annealing).

도전층은 투명한 도전 물질일 수 있으며, IZO 또는 ITO로 형성할 수 있고, 반응층은 비정질 규소층 또는 도핑된 비정질 규소층으로 적층하여 버퍼층을 형성하고 어닐링을 실시하여 형성하며, 버퍼막은 제거할 수도 있으며, 그렇지 않을 수도 있다. The conductive layer may be a transparent conductive material, can be formed with IZO or ITO, the reaction layer is formed by forming a buffer layer by laminating an amorphous silicon layer or a doped amorphous silicon layer, and annealing, it can also remove the buffer film and, otherwise, may.

이러한 배선의 접촉 구조 및 그 형성 방법은 박막 트랜지스터 기판의 제조 방법에도 적용할 수 있다. Contact structure and a method of such a wiring may be applied to a method of manufacturing a thin film transistor substrate.

우선, 게이트 배선, 데이터 배선 및 반도체층을 형성하고, 이들을 덮는 절연막을 형성한다. First, forming the gate line, data line, the semiconductor layer, and an insulating film is formed to cover them. 게이트 배선 및 데이터 배선의 상부에 적어도 규소를 포함하는 층간의 반응층을 형성하고, 절연막을 패터닝하여 게이트 배선 또는 데이터 배선의 상부에 반응층을 드러내는 접촉 구멍을 형성한다. The upper portion of the gate wire and the data wire to form a reaction layer between the layers containing at least silicon, and forming a contact hole exposing the reaction layer on top of the gate wiring or data wiring by patterning the insulating film. 이어, 접촉 구멍을 통하여 게이트 배선 또는 데이터 배선과 반응층을 경유하여 전기적으로 연결되는 투명 도전층을 형성한다. Next, by way of a gate wiring or data wiring and the reaction layer through the contact hole to form a transparent conductive layer electrically connected to.

이때, 게이트 배선 및 데이터 배선은 알루미늄 계열의 도전 물질을 포함하여 형성하는 것이 바람직하며, 도전층은 IZO 또는 ITO로 형성할 수 있다. At this time, the gate wiring and the data wiring is preferably formed by a conductive material of an aluminum-based conductive layer can be formed as IZO or ITO.

더욱 상세하게는, 절연 기판 위에 제1 도전 물질을 적층하고 패터닝하여 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극을 포함하는 게이트 배선을 형성하고, 게이트 절연막을 적층한다. More specifically, forming a gate wiring including a gate electrode, which is obtained by laminating a first conductive material on an insulating substrate and patterning the gate lines, connected to the gate lines, and laminating the gate insulating film. 이어, 게이트 절연막 상부에 반도체층을 형성하고, 그 상부에 제2 도전 물질을 적층하고 패터닝하여 게이트선과 교차하는 데이터선, 데이터선과 연결되어 있으며 게이트 전극에 인접하는 소스 전극 및 게이트 전극에 대하여 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성한다. Next, the gate insulating film above the semiconductor layer, and the second stacking a conductive material and patterned to a data line, connected to the data line intersecting the gate line and on its top, and a source electrode for the source electrode and a gate electrode adjacent to the gate electrode of the form with the data line to a drain electrode disposed on the other side. 이어, 보호막을 적층하고, 패터닝하여 드레인 전극 상부에 제1 접촉 구멍을 형성하고, 보호막 상부에 드레인 전극과 전기적으로 연결되는 화소 전극을 형성한다. Next, a protective film laminated, and patterned to form a first contact hole on the drain electrode, and an upper, and a pixel electrode connected to the upper protective layer to the drain electrode. 이때, 게이트 배선과 데이터 배선의 상부에 적어도 규소를 포함하는 층간의 반응층을 형성한다. At this time, the upper portion of the gate line and the data line to form a reaction layer between the layers containing at least silicon.

여기서, 반응층은 열처리 공정을 통하여 실시하는 것이 바람직하며, 제1 및 제2 도전 물질은 알루미늄 계열의 금속을 포함하는 것이 바람직하며, 화소 전극은 투명한 도전 물질로 형성하는 것이 좋으며, IZO 또는 ITO로 형성할 수 있다. Here, the reaction layer is preferably carried out through a heat treatment process, the first and second conductive material preferably comprising a metal of the aluminum-based, the pixel electrode is recommended to form a transparent conductive material, as IZO or ITO It can be formed.

게이트 배선은 외부로부터 주사 신호를 전달받아 게이트선으로 전달하는 게이트 패드를 더 포함하며, 데이터 배선은 외부로부터 영상 신호를 전달받아 데이터선으로 전달하는 데이터 패드를 더 포함하며, 보호막은 데이터 패드 및 게이트 절연막과 함께 게이트 패드를 드러내는 제2 및 제3 접촉 구멍을 가지며, 게이트 패드 및 데이터 패드 상부까지 반응층이 형성되어 있으며, 화소 전극과 동일한 층에 제2 및 제3 접촉 구멍을 통하여 반응층을 경유하여 게이트 패드 및 데이터 패드와 전기적으로 연결되는 보조 게이트 패드와 보조 데이터 패드를 더 형성할 수 있다. Gate wiring by receiving a scanning signal from the outside, and further comprising a gate pads to pass to the gate line, the data line further includes a data pad for transmitting the data line receives the video signal from the outside, the protective film is the data pad and the gate and a second and a third contact hole exposing the gate pad with an insulating film, the gate pad and to the data pad upper portion, and a reaction layer is formed, via the reaction layer through the second and third contact holes in the same layer as the pixel electrode and the gate pad and the auxiliary gate pad and the auxiliary data pad that is electrically connected to the data pad may be further formed.

데이터 배선 및 반도체층은 부분적으로 두께가 다른 감광막 패턴을 이용한 사진 식각 공정으로 함께 형성할 수 있으며, 감광막 패턴은 제1 두께를 가지는 제1 부분, 제1 두께보다 두꺼운 제2 부분, 두께를 가지지 않으며 제1 및 제2 부분을 제외한 제3 부분을 포함하는 것이 바람직하다. Data line, the semiconductor layer is partially in thickness can be formed with a photolithography process using another photoresist pattern, the photoresist pattern does not have a first portion, a thick second portion, thicker than the first thickness having a first thickness first and it is preferred to include the third portion other than the second portion.

사진 식각 공정에서 감광막 패턴은 제1 영역, 상기 제1 영역보다 낮은 투과 율을 가지는 제2 영역 및 상기 제1 영역보다 높은 투과율을 가지는 제3 영역을 포함하는 광마스크를 이용하여 형성할 수 있으며, 사진 식각 공정에서 제1 부분은 소스 전극과 드레인 전극 사이, 제2 부분은 데이터 배선 상부에 위치하도록 형성하는 것이 바람직하다. In the photolithography process the photoresist pattern can be formed by using the optical mask comprises a third region having a second region and wherein the high permeability than the first region having a lower transmission rate than the first region, the first region, in the photolithography process the first portion is a second portion between the source electrode and the drain electrode, is preferably formed so as to be positioned on the upper data line.

제1 내지 제3 영역의 투과율을 다르게 조절하기 위해서 광마스크에는 반투명막 또는 노광기의 분해능보다 작은 슬릿 패턴이 형성될 수 있으며, 제1 부분의 두께는 제2 부분의 두께에 대하여 1/2 이하로 형성하는 것이 바람직하다. The first through the photomask in order to differently control the transmittance of the third area may be a small slit pattern is formed less than the resolution of the exposure system or a semi-transparent film, the thickness of the first portion relative to the thickness of the second portion to less than one-half to form is preferred.

반도체층과 데이터 배선 사이에 저항성 접촉층을 형성하는 단계를 더 포함할 수 있으며, 데이터 배선과 접촉층 및 반도체층을 하나의 마스크를 사용하여 형성할 수 있다. It may further include the step of forming an ohmic contact layer between a semiconductor layer and a data line, and the data line and the contact layer and the semiconductor layer can be formed using a single mask.

그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. Then, a liquid crystal display thin film transistor substrate, and described in detail in order to be able to self-of ordinary skill readily in the art carried out on a method of manufacturing the same according to an embodiment of the present invention illustrated in the accompanying drawings with reference to do.

반도체 장치, 특히 신호를 전달하는 배선으로는 신호의 지연을 최소화하기 위하여 15μΩcm 이하의 낮은 비저항을 가지는 알루미늄 계열의 금속 물질이 적합하다. A wiring for transmitting a semiconductor device, in particular the signal is suitable for a metal material having a low specific resistance of the aluminum-based 15μΩcm below in order to minimize the delay of the signal. 이때, 배선은 외부로부터 신호를 받거나, 외부로 신호를 전달하기 위해 다른 도전층과 연결되어야 하는데, 제조 과정에서 다른 물질과 접촉할 때 쉽게 부식되지 않아야 한다. At this time, the wiring is received or a signal from outside, to deliver a signal to the outside to be connected to the other conductive layer, and easily must not be corrosive to the manufacturing process come into contact with other materials. 이를 위하여 본 발명의 실시예에 따른 배선의 접촉 구조 제조 방법에서는, 우선 기판 상부에 저저항을 가지는 금속으로 이루어진 배선을 형성하고, 이어, 규소를 포함하는 버퍼층을 적층하고 어닐링을 실시하여 배선의 상부에 금속과 규소를 포함하는 반응층을 형성한다. In the method of manufacturing the contact structure of the wire according to an embodiment of the present invention To this end, the first and forming a wiring made of a metal having a low resistance top of the substrate, followed by laminating a buffer layer comprising silicon, and annealing the upper portion of the wire to form a reaction layer containing a metal and silicon. 이때, 반응층은 어닐링(annealing)을 통한 열처리 공정을 실시하여 형성할 수 있다. At this time, the reaction layer can be formed by carrying out a heat treatment step through the annealing (annealing). 이어, 절연막의 접촉 구멍을 통하여 반응층을 경유하여 배선과 전기적으로 연결되는 도전층을 형성한다. Then, via the reaction layer through the contact hole of the insulating film to form a conductive layer which is connected to the wiring and electrically.

여기서, 반응층은 절연막을 형성한 다음 형성할 수도 있으며, 접촉 구멍을 형성한 다음 형성할 수도 있다. Here, the reaction layer is formed and then an insulating film may be formed, forming a contact hole may then be formed.

또한, 도전층은 투명한 도전 물질로 형성할 수 있으며, ITO(indium tin oxide) 또는 IZO(indium zinc oxide)인 것이 바람직하며, 배선은 저저항을 가지는 알루미늄 계열의 금속으로 형성하는 것이 좋다. In addition, the conductive layer may be formed of a transparent conductive material, preferably an ITO (indium tin oxide) or IZO (indium zinc oxide), and the wiring may be formed of a metal having a low resistance aluminum-based.

여기서, 반응층은 알루미늄 계열의 배선과 ITO 또는 IZO의 접촉 저항을 낮추거나 접촉부에서 부식을 진행하는 것을 차단하는 기능을 가진다. Here, the reaction layer has a function to block the lower wire and the contact resistance of ITO or IZO of the aluminum series or progression of corrosion in the contact portion.

여기서 배선은 액정 표시 장치용 박막 트랜지스터의 게이트 배선 또는 데이터 배선으로 사용될 수 있다. The wiring can be used as a gate wiring or data wiring of the thin film transistor liquid crystal display.

먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다. First, a detailed description of the structure of a TFT array panel for an LCD according to a first embodiment of the present invention with reference to Figs.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 잘라 도시한 단면도이다. 1 is a liquid crystal display thin film transistor substrate according to the first embodiment of the present invention, Figure 2 is a cross-sectional view cut along a thin film transistor substrate Ⅱ-Ⅱ 'line shown in Fig.

절연 기판(10) 위에 저저항을 가지는 알루미늄 계열의 금속 물질로 이루어진 게이트 배선이 형성되어 있다. Insulating a gate wiring made of a metallic material are formed of aluminum having a low series resistance on the substrate 10. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인 가받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. Gate wiring on the gate pad 24 and the gate line 22 that is associated to the end of the gate line 22, a gate line 22 extending in the lateral direction of the receiving gate signals from an external transmission to the gate line a gate electrode 26 of the thin film transistor is connected.

기판(10) 위에는 질화규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있으며, 게이트 절연막(30)은 이후에 형성되는 보호막(70)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)을 가진다. Substrate 10 is formed on the silicon nitride (SiN x), and the gate insulating film 30 made of something covers the gate wire (22, 24, 26), a gate insulating film 30, a gate pad with a protective film 70 to be formed after the It has a contact hole 74 to expose (24).

게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항 접촉층(54, 56)이 각각 형성되어 있다. A gate insulating film 30 of the gate electrode 24, the upper part and the semiconductor layer 40 made of a semiconductor such as amorphous silicon are formed in an island-shape, the upper portion of the semiconductor layer 40, the silicide or n-type impurity is doped to a high concentration the ohmic contact layer (54, 56) made of a material of the n + hydrogenated amorphous silicon that is something is formed, respectively.

저항 접촉층(54, 56) 및 게이트 절연막(30) 위에는 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 몰리브덴(Mo) 또는 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등의 금속 또는 도전체로 이루어진 데이터 배선(62, 64, 66, 68)이 형성되어 있다. The ohmic contact layer (54, 56) and aluminum (Al) or an aluminum alloy formed on the gate insulating film (30) (Al alloy), molybdenum (Mo), or molybdenum-tungsten (MoW) alloy, chromium (Cr), tantalum (Ta), etc. a data line consisting of a metal or a conductive body (62, 64, 66, 68) is formed. 데이터 배선은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항 접촉층(54)의 상부까지 연장되어 있는 소스 전극(64), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 소스 전극(64)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(64)의 반대쪽 저항 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. The data line is formed in the longitudinal direction of the gate lines 22 and data lines defining a pixel to cross 62, the data line 62, the source electrode (64 in basin and extends to the upper portion of the ohmic contact layer 54 of ), is connected to one end of the data line 62 and a data pad (68 receives is the image signal from the outside), it is separated from the source electrode 64 and the opposite side of the source electrode 64 with the gate electrode 26 a drain electrode 66 is formed over the ohmic contact layer 56.

데이터 배선(62, 64, 66, 68)은 알루미늄 계열의 단일막으로 형성하는 것이 바람직하지만, 이중층이상으로 형성될 수도 있다. A data line (62, 64, 66, 68) is preferably formed of a single film of aluminum-based, but may be formed in a double layer or higher. 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다. When formed into a double layer or higher, the layer is another layer, and the resistance is formed of a small material is preferably to make a good contact characteristics with other substances. 그 예로는 Cr/Al(또는 Al 합금) 또는 Al/Mo 등을 들 수 있으며, 본 발명의 실시예에서 데이터 배선(62, 64, 66, 68)은 Cr의 하부막(601)과 알루미늄 합금의 상부막(602)으로 형성되어 있다. Of Examples Cr / Al (or Al alloy) or Al / Mo, etc. it may be made of, the data line in the embodiment of the present invention (62, 64, 66, 68) has a lower film 601 and the aluminum alloy of Cr It is formed in an upper layer 602. the

데이터 배선(62, 64, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. A data line (62, 64, 66, 68) and the semiconductor layer 40, it does not cover the top has a protective film 70 is formed. 보호막(90)에는 드레인 전극(66) 및 데이터 패드(68)를 각각 드러내는 접촉 구멍(76, 78)이 각각 형성되어 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. The protective film 90 has a contact hole (74 exposing the gate pad 24 with which is formed a gate insulating film 30, the drain electrode 66 and the data pad 68, the contact hole (76, 78) exposed respectively ) it is formed.

접촉 구멍(74, 76, 78)을 통하여 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68) 각각의 상부에는 적어도 알루미늄과 규소로 이루어진 Al X Si X 를 포함하는 반응층(94, 96, 98)이 형성되어 있다. Contact holes (74, 76, 78) the gate pad 24, the drain electrode 66 and the data pad 68 each upper part of the reaction layer (94 including at least Al X Si X consisting of aluminum and silicon through, 96, 98) are formed. 여기서, 반응층(94, 96, 98)은 이후에 형성되는 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)의 화소 배선(82, 86, 88)과 알루미늄 계열의 금속으로 이루어진 게이트 패드(24) 및 드레인 전극(66)과 데이터 패드(68)의 상부막(602)과의 접촉 특성을 향상시키기 위한 층으로서 접촉부의 접촉 저항을 낮추거나 접촉부에서 배선(24, 66, 68)으로 불순물이 유입되는 것을 방지하여 부식이 진행하는 것을 방지하는 기능을 가질 수 있다. Here, the reaction layer (94, 96, 98) is IZO (indium zinc oxide) or ITO (indium tin oxide) pixel lines (82, 86, 88) and a gate pad made of a metal of the aluminum-based (24 of which is formed after the and a drain electrode 66 and the wirings 24, 66, 68) on the lower the contact resistance of the contact or the contact portion as a layer for improving the contact properties between the top film 602 of the data pad 68, the impurity is introduced prevent and may have the function to prevent the corrosion progresses.

보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66) 상부의 반응층(96)과 연결되어 있으며 화소에 위치하는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 각각 게이트 패드(24) 및 데이터 패드(68) 상부의 반응층(94, 98)과 연결되어 있는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 포함하며, IZO 또는 ITO로 이루어진 화소 배선이 형성되어 있다. A gate pad via the pixel electrode 82 and the contact hole (74, 78), which via a contact hole 76 formed on the protective film 70, the drain electrode 66 is connected to the reaction layer 96 of the upper and located to the pixel 24 and the data pad 68 comprises a reactive layer (94, 98) and the auxiliary gate pad 86 and the auxiliary data pad 88 that is connected to the upper portion, the pixel line consisting of IZO or ITO are formed .

여기서, 화소 전극(82)은 도1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다. Here, in the same layer as the pixel electrode 82 1 and as shown in Figure 2, the gate lines 22 and are overlapped forms a storage capacitor, if there is insufficient storage capacitor, the gate wiring 22, 24, 26 it is also possible to add the storage capacitor wiring.

이러한 본 발명의 실시예에 따른 구조에서는 저저항을 알루미늄 계열의 금속으로 이루어진 게이트 배선(22, 24, 26) 및 데이터 배선(62, 64, 66, 68)을 포함하고 있어 대화면 고정세의 액정 표시 장치에 적용할 수 있다. These I and a gate wiring (22, 24, 26) and data line (62, 64, 66, 68) made of a low resistance of a metal of the aluminum-based in the structure according to an embodiment of the invention liquid crystal display of a large screen fixed three It can be applied to the device. 또한, 동시에 게이트 패드(24), 데이터 패드(68) 및 드레인 전극(66)과 IZO 또는 ITO의 보조 게이트 패드(86), 보조 데이터 패드(88) 및 화소 전극(82)은 각각 이들의 접촉 특성을 향상시키기 위한 반응층(94, 98, 96)을 통하여 각각 접촉되어 있어 패드부에서 부식되는 것을 방지함으로써 패드부의 신뢰성을 확보할 수 있다. At the same time the gate pad 24, the data pad 68 and the drain electrode 66 and the IZO or ITO auxiliary gate pad 86, and the auxiliary data pad 88 and the pixel electrode 82 thereof contact properties each the pad portion can be secured reliability by preventing it are each in contact via the reaction layer (94, 98, 96) to enhance corrosion in the pad section.

그러면, 이러한 본 발명의 제1 실시예에 따른 구조의 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 7b를 참고로 하여 상세히 설명한다. Then, to this first embodiment of the present invention structure, the liquid crystal display TFT array panel Figures 3a-7b in Fig. 1 and 2 with respect to the production method for the according to the reference as will be described in detail.

먼저, 도 3a 및 3b에 도시한 바와 같이, 기판(10) 위에 저저항을 가지는 알루미늄 계열의 도전막을 2,500Å 정도의 두께로 적층하고 패터닝하여 게이트선(22), 게이트 전극(26) 및 게이트 패드(24)를 포함하는 가로 방향의 게이트 배선을 형성한다. First, a substrate 10 by stacking a conductive film of aluminum on the series has a low resistance to a thickness of about 2,500Å and patterning the gate line 22, a gate electrode 26 and the gate pad, as shown in Figures 3a and 3b to form a gate wiring in the lateral direction including the (24).

다음, 도 4a 및 도 4b에 도시한 바와 같이, 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고 마스크를 이용한 패터닝 공정으로 반도체층(40)과 도핑된 비정질 규소층(50)을 패터닝하여 게이트 전극(24)과 마주하는 게이트 절연막(30) 상부에 섬 모양의 반도체층(40)과 저항 접촉층(50)을 형성한다. Next, a gate insulating film 30, three layers successively laminated film of the semiconductor layer 40, the doped amorphous silicon layer 50 consisting of amorphous silicon is patterned using a mask process, as shown in Fig. 4a and 4b to form a semiconductor layer 40 and the doped amorphous silicon layer 50 to pattern the gate electrode 24 and facing the gate insulating film 30 of the island-like in the upper semiconductor layer, 40, and the ohmic contact layer 50 .

다음, 도 5a 내지 도 5b에 도시한 바와 같이, 몰리브덴 또는 몰리브덴 합금 또는 크롬 등으로 이루어진 하부막(601)을 300Å 정도의 두께로, 저저항을 가지는 알루미늄 계열의 금속으로 이루어진 상부막(602)을 2,500Å 정도의 두께로 각각 차례로 적층한 후, 마스크를 이용한 사진 공정으로 패터닝하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(64), 데이터선(62)은 한쪽 끝에 연결되어 있는 데이터 패드(68) 및 소스 전극(64)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(66)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다. Next, the lower film 601 is composed of molybdenum or a molybdenum alloy, or chromium or the like as shown in Figure 5a to Figure 5b to a thickness of about 300Å, the upper film 602 made of a metal of the aluminum series with the low-resistance after each turn, laminated to a thickness of about 2,500Å, are extended by patterning in a photolithography process using a mask connected to the gate line 22, data line 62, a data line 62 crossing the gate electrode to the top (26) a source electrode 64, a data line 62 which is separate from the data pad 68 and the source electrode 64 that is connected at one end, and facing the source electrode 66 about the gate electrode 26 forming a data line including a drain electrode (66). 여기서, 상부막(602) 및 하부막(601)은 모두 습식 식각으로 식각할 수 있으며, 상부막(602)은 습식 식각으로 식각하고 하부막(601)은 건식 식각으로 식각할 수 있다. Here, it is possible both the top film 602 and bottom film 601 to be etched in a wet etch, the top film 602 are etched in a wet etch of the lower layer 601 may be etched by dry etching.

이어, 데이터 배선(62, 64, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(54, 56) 사이의 반도체층 패턴(40)을 노출시킨다. Then, the data line (62, 64, 66, 68) by etching the amorphous silicon layer pattern 50 doping does not cover by separating the both sides about the gate electrode 26. On the other hand, the doped amorphous silicon layer on each side ( 54, 56) to expose the semiconductor layer pattern 40 between. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다. Next, it is preferable to carry out the oxygen plasma in order to stabilize the exposed surface of the semiconductor layer 40.

다음으로, 도 6a 및 도 6b에 도시한 바와 같이, 질화 규소 또는 유기 절연막으로 이루어진 보호막(70)을 적층한 후 마스크를 이용한 사진 식각 공정으로 게이트 절연막(30)과 함께 건식 식각으로 패터닝하여, 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68)를 노출시키는 접촉 구멍(74, 76, 78)을 형성한다. Next, as shown in FIGS. 6a and 6b, by a photolithography process using a mask and then laminating a protective film 70 made of silicon nitride or an organic insulating film with the gate insulating film 30 is patterned by dry etching, the gate to form a pad 24, a contact hole (74, 76, 78) for exposing the drain electrode 66 and the data pad 68. 이어, 접촉 구멍(74, 76, 78)을 통하여 노출된 게이트 패드(24) 및 드레인 전극(66)과 데이터 패드(68)의 상부막(602)의 표면을 건식 세정한다. Next, a dry-cleaning the surface of the top film 602 of the gate pad 24 and the drain electrode 66 and the data pad 68 exposed through the contact hole (74, 76, 78). 이때, 사용하는 기체로는 SF 6 /O 2 등을 들 수 있다. At this time, a gas is used, and the like SF 6 / O 2.

다음, 도 7a 및 도 7b에서 보는 바와 같이, 기판(10)의 상부에 비정질 규소 또는 도핑된 비정질 규소 등을 적층하여 500Å 정도의 두께로 버퍼층을 적층한다. Next, as shown in Figures 7a and 7b, by stacking the amorphous silicon or doped amorphous silicon on top of the substrate 10 are laminated a buffer layer in a thickness of approximately 500Å. 이어, 어닐링을 실시하여 접촉 구멍(74, 76, 78)을 통하여 노출된 게이트 패드(24) 및 드레인 전극(66)과 데이터 패드(68) 상부막(602) 상부에 Al X Si X 를 포함하는 반응층(94, 96, 98)을 각각 형성한 후, 버퍼층을 전면 식각을 통하여 제거한다. Next, by carrying out annealing, including the gate pad 24 and the drain electrode 66 and the data pad (68) Al X Si X on the upper top film 602 exposed through the contact hole (74, 76, 78) after forming the reaction layer (94, 96, 98) respectively, it is removed through the front of etching the buffer layer. 이때, 버퍼층을 제거되지만, 어닐링을 통하여 형성된 반응층(94, 96, 98)은 남게 된다. At this time, remove the buffer layer, but the reaction layer (94, 96, 98) formed through the anneal is left.

다음, 마지막으로 도 1 및 2에 도시한 바와 같이, IZO 또는 ITO를 적층하고 마스크를 이용한 패터닝을 실시하여 접촉 구멍(76)을 통하여 드레인 전극(66) 상부의 반응층(96)과 연결되는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68) 상부의 반응층(94, 98)과 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 각각 형성한다. Then, finally, Fig. 1 and as shown in 2, IZO, or the pixel to be laminated with ITO and connected to the drain electrode 66, the reaction layer 96 of the upper portion through the contact hole 76 is subjected to patterning using the mask electrode 82 and the contact hole (74, 78) the gate pad 24 and the data pad 68, the upper reaction layer (94, 98) and the auxiliary gate pad 86 and the auxiliary data pad (88 which is connected respectively via a ) to form, respectively.

이러한 본 발명의 실시예에 따른 제조 방법에서는 IZO막을 적층하기 전에 게IZO와 알루미늄 계열의 금속 사이의 접촉 특성을 향상시키기 위하여 반응층(94, 96, 98)을 형성하였다. In the manufacturing method according to this embodiment of the present invention to form a reaction layer (94, 96, 98) in order to improve the contact characteristics between IZO and the aluminum-based metal of the IZO film before lamination.

이러한 제1 실시예에서는 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. As described above in the first embodiment, it can be applied to the manufacturing method using a mask of 5 frames, but can be equally applicable in the method of manufacturing the liquid crystal display device using the thin film transistor substrate for the four pieces of the mask. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다. In reference to the drawings and will be described in detail.

먼저, 도 8 내지 도 10을 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다. First, a detailed description of the unit pixel structure of the TFT substrate for a liquid crystal display device of FIG completed using four pieces of the mask according to an embodiment of the present invention to an 8 to 10 by reference.

도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 9 및 도 10은 각각 도 8에 도시한 박막 트랜지스터 기판을 IX-IX' 선 및 XX' 선을 따라 잘라 도시한 단면도이다. Figure 8 in a second embodiment, the liquid crystal display thin film transistor and the arrangement of the substrate 9 and 10 IX-IX of the TFT array panel shown in Figure 8, each "line, and XX, according to the line of the present invention is a cross-sectional view showing cut.

먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 알루미늄 계열의 금속으로 이루어진 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선이 형성되어 있다. First, a gate wiring is formed, which includes an insulating substrate 10 over the first embodiment in the same manner as a gate made of a metal of the aluminum-based line 22, gate pad 24 and the gate electrode 26. 그리고, 게이트 배선은 기판(10) 상부에 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가 받는 유지 전극(28)을 포함한다. Then, the gate wire includes a gate line 22 and the parallel receive and applying a voltage of the common electrode voltage is something that is input to the common electrode of the upper panel from an external holding electrode 28 to the upper substrate 10. 유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. Sustain electrode 28 constitutes the storage capacitor to be overlapped with the pixel electrode 82 and connected to the storage capacitor conductors 68, which will be described later improve the charge retention ability of pixel below the pixel electrode 82 to the gate line If there is enough holding capacity resulting from the superposition of 22 it may not be formed.

게이트 배선(22, 24, 26, 28) 위에는 질화규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28)을 덮고 있다. Covering the gate wire (22, 24, 26, 28) of silicon nitride (SiN x), a gate insulating film 30 consisting etc. is formed on the gate wiring (22, 24, 26, 28) on top.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다. A gate insulating film 30 are formed on a hydrogenated amorphous silicon (hydrogenated amorphous silicon) semiconductor semiconductor pattern consisting of something (42, 48) are formed, heavily doped with an n-type impurity in the above semiconductor pattern (42, 48) (P), etc. the ohmic contact layer (ohmic contact layer) pattern, or an intermediate layer pattern (55, 56, 58) made of amorphous silicon which is doped with something is formed.

저항성 접촉층 패턴(55, 56, 58) 위에는 저저항을 가지는 알루미늄 계열의 도전 물질로 이루어진 데이터 배선이 형성되어 있다. Formed on the ohmic contact layer pattern (55, 56, 58) and a data wire made of a conductive material of the aluminum line having a low resistance is formed. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(64), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함하며, 또한 데이터선부(62, 64, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(68)도 포함한다. The data line is the data line is formed in the longitudinal direction (62), connected to one end of the data line 62 is a branch of the subject is an image signal from the outside is the data pad 64, and the data line 62, a thin film transistor of including a data line portion consisting of a source electrode 65, and the data line portion is separated from the (62, 64, 65) and the source electrode 65 with the gate electrode 26 or the channel part (C) of the thin film transistor a drain electrode of a thin film transistor which is located on the other side maintained located at top 66 and the sustain electrode 28 also includes a storage capacitor conductors 68. 유지 전극(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(68) 또한 형성하지 않는다. When not forming the sustain electrode 28, the storage capacitor conductors 68 also do not form.

데이터 배선(62, 64, 65, 66, 68)도 게이트 배선(22, 24, 26, 28)과 마찬가지로 단일층으로 형성될 수도 있지만, 제1 실시예와 유사하게 크롬 또는 몰리브덴 또는 몰리브덴 합금을 포함하는 이중막으로 형성될 수도 있다. A data line (62, 64, 65, 66, 68) is also the gate wire, like (22, 24, 26, 28) comprises a similarly chromium or molybdenum or a molybdenum alloy with, but may be formed of a single layer, in the first embodiment It may be formed in a double film.

접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. Contact layer pattern (55, 56, 58) serves to lower the contact resistance of the lower portion of the semiconductor pattern (42, 48) and the upper portion of the data line (62, 64, 65, 66, 68), and the data line have the completely same shape as the (62, 64, 65, 66, 68). 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 64, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(68)과 동일하다. That is, the data line portion intermediate layer pattern 55 is the data line portion (62, 64, 65) with the same, and an intermediate layer pattern 56 for the drain electrode is equal to the drain electrode 66, the storage capacitor intermediate layer pattern (58) It maintained the same as the storage capacitor conductors 68.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 57)과 동일한 모양을 하고 있다. Meanwhile, the semiconductor pattern (42, 48) has the same shape with the exception of the channel portion (C) of the thin-film transistor the data line (62, 64, 65, 66, 68) and the ohmic contact layer pattern (55, 56, 57) and. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. Specifically, the storage capacitor semiconductor pattern 48 and the storage capacitor conductors 68 and the storage capacitor contact layer pattern 58 is the same shape, the thin-film transistor semiconductor patterns 42 for the data line, the contact slightly different from the rest of the layer pattern. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 64, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다. That is, the data line portion (62, 64, 65), in particular the source electrode 65 and drain electrode 66 is separated from the channel portion (C) of the thin film transistor and the data line portion intermediate layer 55 and the drain electrode contact layer patterns 56, but are also separated, the thin film transistor semiconductor pattern (42) is connected without interruption here generates the channel of the TFT.

데이터 배선(62, 64, 65, 66, 68) 위에는 보호막(70)이 형성되어 있으며, 보호막(70)은 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(71, 73, 74)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(72)을 가지고 있다. The protective film 70 is formed on the data line (62, 64, 65, 66, 68) and is formed, a protective film 70 is the drain electrode 66, the data pad 64 and the storage capacitor conductors 68 It has exposed contact holes (71, 73, 74), and also has a contact hole 72 to expose the gate pad 24 with a gate insulating film 30. 보호막(70)은 질화 규소나 아크릴계 따위의 유기 절연 물질로 이루어질 수 있다. The protective film 70 may be formed of an organic insulating material of silicon nitride or the acrylic or the like.

제1 실시예와 동일하게 접촉 구멍(71, 72, 73, 74)을 통하여 드러난 드레인 전극(66), 게이트 패드(24), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)의 상부에는 Al X Si X 를 포함하는 반응층(91, 92, 93, 94)이 형성되어 있다. The upper portion of the drain electrode 66, the gate pad 24, the data pad 64 and the storage capacitor conductors 68 exposed in the same manner as in the first embodiment through the contact hole (71, 72, 73, 74) has a reaction layer (91, 92, 93, 94) containing Al X Si X is formed.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. Receiving an image signal from the thin film transistor formed on the protective film 70, a pixel electrode 82 for generating an electric field with the electrodes of the top plate is formed. 화소 전극(82)은 IZO(indium tin oxide) 또는 ITO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(71)을 통하여 반응층(91)을 경유하여 드레인 전극(66)과 전기적으로 연결되어 화상 신호를 전달받는다. The pixel electrode 82 is IZO (indium tin oxide) or ITO (indium tin oxide) is made of a transparent conductive material etc., via the reaction layer 91 through the contact hole 71, the drain electrode 66 and the electrically connected with and receives an image signal. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. The pixel electrode 82 may also be superimposed with the gate line 22 and data line 62 adjacent to increase the aperture ratio, but not overlap. 또한 화소 전극(82)은 접촉 구멍(74)을 통하여 유지 축전기용 도전체 패턴(68) 상부의 반응층(94)과도 연결되어 도전체 패턴(68)으로 화상 신호를 전달한다. In addition, the pixel electrode 82 and transfers the image signal to the storage capacitor conductors 68, the reaction layer 94 is excessively connection conductors 68 in the upper portion through the contact hole 74. 한편, 게이트 패드(24) 및 데이터 패드(64) 상부의 반응층(92, 93) 위에는 접촉 구멍(72, 73)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(86)가 형성되어 있으며, 이들은 패드(24, 64)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. On the other hand, the gate pad 24 and the data pad 64, the upper reaction layer 92 and 93 above the contact hole (72, 73), each auxiliary gate pad 84 and the auxiliary data pad 86 connected to these through the that is formed, these are not essential to serving to complement the adhesiveness of the pads to an external circuit device (24, 64) and protect the pad, the applicability thereof is optional.

여기에서는 화소 전극(82)의 재료의 예로 투명한 IZO를 들었으나, 반사형 액정 표시 장치의 경우 불투명한 도전 물질을 사용하여도 무방하다. Here, the transparent IZO heard but examples of the material of the pixel electrode 82, in the case of a reflective liquid crystal display device but may also use an opaque conductive material.

그러면, 도 8 내지 도 10의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 8 내지 도 10과 도 11a 내지 도 18c를 참조하여 설명하기로 한다. Then, referring to Figs. 8 to 10 structure a liquid crystal display TFT array panel 4 particularly 8 to 10 and Figure 11a through 18c with respect to a process for producing by using the sheet mask having a will be described in .

먼저, 도 11a 내지 11c에 도시한 바와 같이, 제1 실시예와 동일하게 알루미늄 계열의 금속을 적층하고 제1 마스크를 이용한 사진 식각 공정으로 기판(10) 위에 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 전극(28)을 포함하는 게이트 배선을 형성한다. First of all, Figure 11a as shown in to 11c, the first embodiment and the same laminated metal of the aluminum-based, and the gate lines on a substrate 10 by a photolithography process using a first mask 22, the gate pad (24 ), a gate wiring including the gate electrode 26 and sustain electrode 28.

다음, 도 12a 및 12b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 저저항을 가지는 알루미늄 계열의 금속으로 도전체층(60)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한 다음 그 위에 감광막(110)을 1 μm 내지 2 μm의 두께로 도포한다. Next, as shown in Fig. 12a and 12b, a gate insulating film 30, semiconductor layer (40), 1,500 Å to 5,000 Å for the middle layer (50) each using a chemical vapor deposition method, 500 Å to about 2,000 Å, 300 Å through continuous vapor-deposited in a thickness of 600 Å, followed by depositing a conductor layer (60) of a metal of the aluminum series having a low resistance as a method in a thickness of 1,500 Å to 3,000 Å, such as sputtering, and then the photosensitive film 110 thereon 1 μm to be coated to a thickness of 2 μm.

그 후, 제2 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 13b 및 13c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. Then, the as it is shown in Fig. 13b and 13c after development by irradiating light to the photosensitive film 110 through the second mask to form a photoresist pattern (112, 114). 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. At this time, the photoresist pattern 112 and 114 in the thin film transistor channel portion (C), namely a first portion 114 located between the source electrode 65 and drain electrode 66 is the data line portion (A), i.e., the data wiring and to be smaller than the second thickness portion (112) located in the part to be formed (62, 64, 65, 66, 68), the photosensitive film of the other part (B) is removed. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다. At this time, the ratio of the thickness of the photosensitive film 114, the photoresist 112 remaining on the thickness and the data line portion (A) of the remaining in the channel portion (C), but should be different depending on the process conditions in the etching process to be described later after , the preferred that the thickness of the first portion 114 to the half or less of the thickness of the second portion 112 and, for example, preferably 4,000 Å or less.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다. Thus, there may be a number of a method of varying the thickness of the photoresist depending on the position, in order to control the light transmittance of the region A mainly slit (slit) form a pattern or a grid pattern or a translucent film is used.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다. At this time, the distance between the line width and pattern of the pattern is located between the slits, i.e. the width of the slit is preferably smaller than the resolution of the exposure device used at the time of exposure, in the case of using a translucent film, the other transmission in order to control the permeability when producing a mask, using a thin film having the thickness or can use other films.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. The irradiated light to the photosensitive film through the same mask in the portion to be directly exposed to light, the polymer will be completely broken down, in the part which is formed a slit pattern or a translucent film is the amount of irradiation of light ever since a state polymer are not decomposed completely, the light-shielding film in a hidden part of the polymer it is hardly decomposed. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. When followed by developing the photosensitive film, the polymer molecules are the only remaining undissolved part, in the center of the less the light irradiation of the photosensitive film thickness thinner than the portions which are not irradiated at all the light to leave. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다. At this time, if a long exposure time must be not to do so because all molecules are decomposed.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부 분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다. Photosensitive film 114 of such a thin thickness, and then developing the reflow is used a photosensitive film made of a permeable material and exposed in a conventional mask divided by the part free portion and a light with a light can be fully transmitted to fully permeate reflowed may be formed by flowing the photosensitive film to issue a portion of the photosensitive section does not remain.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. Then, the process proceeds with the etching of the photoresist pattern 114 and a lower portion of the films, that is, the conductor layer 60, intermediate layer 50 and the semiconductor layer 40. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다. At this time, the data line portion (A), the data line, and the lower layer of the are left intact, the channel portion (C) there should remain only the semiconductor layer, the remaining portion (B) has 3 above floors (60, 50, 40) is removed and both the gate insulating film 30 deureonaya.

먼저, 도 14a 및 14b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. First, as shown in Figures 14a and 14b, by removing the conductor layer 60 which is exposed in the other part (B) to expose the intermediate layer 50 of the lower portion. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. In this process, it can be used for both the dry etching process or a wet etching method, whereby the electric conductor layer 60 is preferably is carried out under conditions that do not substantially etch the etching and the photoresist pattern (112, 114). 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. However, in the case of dry etching the conductive layer 60 is only etched, and the photoresist pattern 112 and 114 is difficult to find a non-etching conditions can be carried out under such conditions that the etching also with the photoresist pattern (112, 114). 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다. In this case, so that at the first portion 114 is removed revealed the the lower conductor layer 60 in the process occur by increasing the thickness of the first portion 114 than in the case of wet etching.

도전체층(60)이 Mo 또는 MoW 합금, Al 또는 Al 합금, Ta 중 어느 하나인 경우에는 건식 식각이나 습식 식각 중 어느 것이라도 가능하다. If the conductor layer 60 is composed of any one of Mo or MoW alloy, Al or Al alloy, Ta There can be any of dry etching or wet etching. 그러나 Cr은 건식 식각 방법으로는 잘 제거되지 않기 때문에 도전체층(60)이 Cr이라면 습식 식각만을 이용하는 것이 좋다. However, since Cr is a dry etching method is not difficult to remove or if the conductor layer 60 of Cr may be using only wet etching. 도전체층(60)이 Cr인 습식 식각의 경우에는 식각액으로 CeNHO 3 을 사용할 수 있고, 도전체층(60)이 Mo나 MoW인 건식 식각의 경우의 식각 기체로는 CF 4 와 HCl의 혼합 기체나 CF 4 와 O 2 의 혼합 기체를 사용할 수 있으며 후자의 경우 감광막에 대한 식각비도 거의 비슷하다. For a conductor layer 60 is a wet etching Cr is an etching gas for etching liquid to the used may be CeNHO 3, the conductor layer 60 is Mo or MoW dry etching is CF 4 and HCl mixture, or CF of use a mixed gas of O 2 and 4, and in the latter case the etching of the non-photosensitive film is about the same.

이렇게 하면, 도 14a 및 도 14b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(68)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. In this way, as shown in Figure 14a and 14b, the channel portion (C) and the data conductive layer, that is, the source / drain conductive pattern 67 and the storage capacitor conductors 68 of the wiring section (B) only the remaining conductive layer 60 of the other part (B) is removed all turns out that the lower part of the intermediate layer (50). 이때 남은 도전체 패턴(67, 68)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. The remaining conductors 67 and 68 are the same as in the form of a data line (62, 64, 65, 66, 68), except that it is connected is not the source and drain electrodes 65 and 66 are separated. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다. In case of using a dry-etching the photoresist pattern 112 and 114 are also etched to certain degree of thickness.

이어, 도 15a 및 15b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. Next, as shown in Figs. 15a and 15b, other parts (B) to remove the exposed intermediate layer 50 and the semiconductor layer 40 in its lower portion at the same time, a dry etching method with the first portion 114 of the photosensitive film of the do. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. Etching at this time the photoresist pattern 112 and 114 and the intermediate layer 50 and the semiconductor layer 40 (semiconductor layer and the intermediate layer is not substantially etching selectivity) is etched at the same time under the condition gate insulating film 30 is not etched to be carried out and, in particular, etching the photoresist pattern by etching ratio is almost same condition as that for the (112, 114) and the semiconductor layer 40 is preferred. 예를 들어, SF 6 과 HCl의 혼합 기체나, SF 6 과 O 2 의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. For example, the use of SF 6 and HCl or a gas mixture, SF 6 and the mixed gas of O 2 can etch both film to almost the same thickness. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다. If etching of the photoresist pattern 112 and 114 and the semiconductor layer 40 is the same thickness ratio of the first portion 114 should be less equal to the sum of the thickness of the semiconductor layer 40 and intermediate layer 50 or higher.

이렇게 하면, 도 15a 및 15b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. In this way, an intermediate layer 50 of, as shown in Figs. 15a and 15b, the channel portion (C) the first portion 114 is removed the source / drain conductive pattern 67 is revealed, and other parts (B) of and a semiconductor layer 40 is removed reveals that the bottom gate insulating film 30. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. On the other hand, if the thickness is thin, the second portion of the data line unit (A) (112), so also etched. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. Further, the semiconductor pattern (42, 48) is completed at this stage. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(68) 하부의 중간층 패턴을 가리킨다. Reference numeral 57 and 58 indicates the intermediate layer pattern of the bottom respectively the source / drain conductor pattern 67 of the lower intermediate layer pattern and the storage capacitor conductors 68.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다. And after removing the photoresist residue remaining on the source / drain surface conductors 67 of the channel portion (C) through the ashing (ashing).

다음, 도 16a 및 16b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. Next, to remove by etching a channel part (C) source / drain conductive pattern 67 and the source / drain of the lower intermediate layer incorporated a pattern 57 of, as shown in Figures 16a and 16b. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. At this time, the etching is a wet etching process for the source / drain conductive pattern 67 and the intermediate layer pattern (57) with respect to both, and may proceed with only a dry etch, a source / drain conductive pattern 67, the intermediate layer pattern ( for 57) it may be carried out by dry etching. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. In the former case, the source / drain conductive pattern 67 and the intermediate layer pattern 57, it is preferable to perform the etching under the ratio is greater condition etch selectivity, which is part difficult to find an etching end point, if not large ratio of etching selectivity channel (C of ) is due to the remaining not easy to control the thickness of the semiconductor pattern (42). 예를 들면, SF 6 과 O 2 의 혼합 기체를 사용하여 소스/드레인용 도전체 패턴(67)을 식각하는 것을 들 수 있다. For example, those of etching the SF 6 and O 2 by using the mixed gas of the source / drain conductive pattern 67. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. In the latter case the alternating wet etching and dry etching on the side of the source to the wet etch / drain conductors 67, but the etching, the intermediate layer pattern (57) which dry etching is hardly etched made of a step-shaped. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 앞에서 언급한 CF 4 와 HCl의 혼합 기체나 CF 4 와 O 2 의 혼합 기체를 들 수 있으며, CF 4 와 O 2 를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. Examples of the etching gas used to etch the intermediate layer pattern 57 and the semiconductor pattern 42 may be mentioned CF 4 and HCl in the mixed gas of the mixed gas and CF 4 and O 2 in front, CF 4 and O the two may be in a uniform thickness and leave a semiconductor pattern 42. 이때, 도 15b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. At this time, a part of the semiconductor pattern 42 is removed may be reduced in thickness a second portion 112 of the photoresist pattern, as shown in Figure 15b it may be etched at this time some degree of thickness. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다. The etching are to be line on condition that the gate insulating film 30 is not etched, the second portion 112 is etched so that the lower portion of the data line (62, 64, 65, 66, 68) is revealed one photosensitive film that it is the pattern is preferably thick. FIG.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다. In this way, while the source electrode 65 and drain electrode 66 is separate data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) is completed.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. Finally, to remove the photosensitive film a second portion 112 which remains on the data interconnection portion (A). 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다. However, removal of the second portion 112 may be made before removing the intermediate layer pattern (57) of the bottom after removing the channel portion (C) source / drain conductive pattern 67.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. In front, it shifts the wet etching and dry etching, as described, or can be used only dry etching. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교 적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. In the latter case, only one type of etching process is relatively simple, but so difficult to find a proper etching condition. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다. On the other hand, in the former case the process is relatively, but not easy to find etching conditions are cumbersome point than the latter.

이와 같이 하여 데이터 배선(62, 64, 65, 66, 68)을 형성한 후, 도 17a 내지 17c에 도시한 바와 같이 질화규소를 CVD 방법으로 증착하거나 유기 절연 물질을 스핀 코팅하여 3,000 Å 이상의 두께를 가지는 보호막(70)을 형성한다. In this way, the data line (62, 64, 65, 66, 68) for forming after the deposition of silicon nitride by a CVD method, or as shown in Fig. 17a to 17c to spin coating the organic insulating material with more than 3,000 Å thickness to form a protective film (70). 이어 제3 마스크를 이용하여 보호막(70)을 게이트 절연막(30)과 함께 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 각각 드러내는 접촉 구멍(71, 72, 73, 74)을 형성한다. Followed by a third mask, the drain electrode 66, the gate pad 24, the data pad 64 and the storage capacitor conductors 68 by etching the protective film 70 with the gate insulating film 30 using the respective exposed to form a contact hole (71, 72, 73, 74).

이어, 도 18a 내지 18c에 도시한 바와 같이, SH 6 /O 2 기체를 이용하여 플라스마 상태에서 건식 세정을 실시한 다음, 기판(10)의 상부에 제1 실시예와 같이 비정질 규소 또는 도핑된 비정질 규소와 같이 규소를 포함하는 버퍼막을 적층하고 어닐링하고 전면 식각을 통하여 버퍼막을 제거하여 접촉 구멍(71, 72, 73, 74)을 통하여 드러난 드레인 전극(66), 게이트 패드(24), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 각각 드러내는 알루미늄 계열의 금속막 상부에 Al X Si X 를 포함하는 반응층(91, 92, 93, 94)을 형성한다. Next, as shown in Fig. 18a to 18c, SH 6 / O 2 gas using in a plasma state subjected to dry cleaning amorphous silicon or doped amorphous silicon as in the first embodiment on the top of the next, the substrate 10 stop buffer containing silicon, such as by laminating, and relief annealing the film buffer through the front etching contact holes (71, 72, 73, 74), the drain electrode 66 is exposed through the gate pad 24, a data pad (64 ) and held to form a storage capacitor conductors 68, the exposed aluminum-based metal film on the upper reaction layer (91, 92, 93, 94 comprising the Al X Si X, respectively).

마지막으로, 도 11 내지 도 13에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 IZO층을 증착하고 제4 마스크를 사용하여 식각하여 반응층(91, 94)을 통하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(68)과 연결된 화소 전극(82), 반응층(92)을 통하여 게이트 패드(24)와 연결된 보조 게이트 패드(84) 및 버퍼층(93)을 통하여 데이터 패드(64)와 연결된 보조 데이터 패드(86)를 형성한다. Finally, 11 to 13 a, a drain electrode 66 through a 400 Å to 500 Å depositing IZO layer having a thickness, and the reaction layer by etching using a fourth mask (91, 94) as shown in, and maintained associated with the storage capacitor conductors 68 associated with the pixel electrode 82, the reaction layer 92, the gate pad 24 and the auxiliary gate pad 84 and through buffer 93, data pads 64 are connected via the to form the auxiliary data pad 86.

이러한 본 발명의 제3 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리하여 제조 공정을 단순화할 수 있다. Such In the third embodiment of the present invention of claim, as well as the effect according to the first embodiment, the data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) and the semiconductor pattern (42 , 48) can be formed using a single mask, and simplify the manufacturing process and the source electrode 65 and drain electrode 66 are separated in the process.

이러한 본 발명의 실시예에 따라 완성된 박막 트랜지스터 기판에서 접촉부의 접촉 저항은 10E4 ㏀ 정도로 측정되었으며, 반복적으로 어닐링을 실시하더라도 접촉 저항을 증가하지 않았다. The contact resistance of the contact portion in the finished thin film transistor substrate according to an embodiment of the invention has been measured to be 10E4 ㏀, even if annealing repeatedly did not increase the contact resistance. 이때, 접촉 구멍(71, 72, 73, 74)은 7㎛×7㎛로 형성하였다. At this time, the contact hole (71, 72, 73, 74) is formed by 7㎛ × 7㎛.

이러한 본 발명의 실시예에서는 알루미늄 계열의 금속과 IZO막과의 접촉 특성을 향상시키기 위하여 이들 사이에 Al X Si X 를 포함하는 반응층을 형성하였지만, 다른 배선의 접촉 구조에서는 크롬 또는 몰리브덴 또는 몰리브덴 합금 등의 다른 금속으로 배선으로 형성하여 다른 금속과 규소를 포함하는 반응층을 형성할 수도 있다. In an embodiment of the present invention has been to form a reaction layer including an Al X Si X therebetween in order to improve the contact characteristics between the aluminum-based metal and the IZO film, the contact structure of the other wiring chromium or molybdenum or a molybdenum alloy forming a wiring with other metal such as can be formed by the reaction layer comprising a different metal and silicon. 또한, 규소를 대신하여 다른 물질을 이용할 수도 있다. It is also possible to use silicon in place of the other materials.

또한, 본 발명의 제1 및 제2 실시예에서는 접촉 구멍(71, 72, 73, 74)을 형성한 다음 반응층(91, 92, 93, 94)을 형성하였지만, 보호막(70)을 형성하기 전에 게이트 배선 및 데이터 배선의 상부에 반응층을 형성할 수 있으며, 반응층을 형성하기 위한 버퍼층의 두께를 최소화하여 버퍼층을 제거하는 공정을 생략할 수도 있다. Further, although forming the first and the second embodiment, and then the reaction layer (91, 92, 93, 94) forming a contact hole (71, 72, 73, 74) of the present invention, forming a protective film (70) before the gate wiring and to form a reaction layer on top of the data line, and by minimizing the thickness of the buffer layer for forming the reaction layer it can be omitted the step of removing the buffer layer.

이와 같이, 본 발명에 따르면 접촉부에 금속과 규소를 포함하는 층간의 반응층을 형성하여 패드부의 신뢰성을 확보함과 동시에 저저항의 알루미늄 또는 알루미늄 합금으로 배선을 형성함으로써 대화면 고정세의 제품의 특성을 향상시킬 수 있다. In this way, the product characteristics of a large-sized fixed three by forming the inter-layer reaction layer containing a metal and silicon on the contact to secure the pad portion reliability and at the same time forming a wiring of aluminum or an aluminum alloy having a low resistance according to the present invention It can be improved. 또한, 제조 공정을 단순화하여 액정 표시 장치용 박막 트랜지스터 기판을 제조함으로 제조 공정을 단순화하고 제조 비용을 줄일 수 있다. In addition, it is possible to simplify the manufacturing process and reduce manufacturing cost by simplifying the manufacturing process to manufacture the thin film transistor substrate for the liquid crystal display device.

Claims (39)

  1. 기판 상부에 금속으로 배선을 형성하는 단계, Forming a wiring on a substrate of a metal,
    상기 배선 위에 규소층을 적층하고 어닐링을 실시하는 단계, Depositing a silicon layer on the wire, and annealing,
    상기 규소층을 제거하는 단계, Removing the silicon layer,
    상기 배선과 전기적으로 연결되는 도전층을 형성하는 단계 Forming a conductive layer coupled to the wire and the electrical
    를 포함하는 배선의 접촉 구조 형성 방법. The method of forming the contact structure of the wiring including the.
  2. 제1항에서, In claim 1,
    상기 금속은 알루미늄 계열의 도전 물질로 형성하는 배선의 접촉 구조 형성 방법. How to form the contact structure of the wire to form a conductive material of the metal is aluminum-based.
  3. 제1항에서, In claim 1,
    상기 배선과 상기 도전층 사이에 접촉 구멍을 가지는 절연막을 형성하는 단계를 더 포함하는 배선의 접촉 구조 형성 방법. The method of forming the contact structure of the wiring and further comprising forming an insulating film having a contact hole between the wiring and the conductive layer.
  4. 제3항에서, In claim 3,
    상기 어닐링 실시 단계는 상기 절연막 형성 단계이전에 실시하는 배선 접촉 구조 형성 방법. The annealing step is carried out to form wiring contact structure for performing the previous step to form the insulating film.
  5. 제3항에서, In claim 3,
    상기 어닐링 실시 단계는 상기 절연막을 가지는 상기 절연막 형성 단계이후에 실시하는 배선 접촉 구조 형성 방법. The annealing step is carried out wiring contact structure forming method carried out after the step of forming the insulating film having the insulating film.
  6. 제5항에서, In claim 5,
    상기 규소층은 비정질 규소 또는 도핑된 비정질 규소로 형성하는 배선의 접촉 구조 형성 방법. The silicon layer is a contact structure of the wiring formed by forming an amorphous silicon or doped amorphous silicon.
  7. 제1항에서, In claim 1,
    상기 도전층은 투명한 도전 물질인 IZO로 형성하는 배선의 접촉 구조 형성 방법. The conductive layer is a contact structure formed of a wire for forming of a transparent conductive material IZO.
  8. 기판 상부에 금속의 도전 물질로 형성되어 있는 배선, Wiring is formed of a conductive material of a metal on a substrate,
    상기 배선 상부에 형성되어 있으며, 적어도 규소를 포함하는 반응층, The reaction layer which is formed on the upper wirings, including at least silicon,
    상기 반응층을 경유하여 상기 배선과 전기적으로 연결되어 있는 도전층 A conductive layer which is connected by way of the reaction layer in the wiring and electrical
    을 포함하는 배선의 접촉 구조. Contact structure of wiring lines including an.
  9. 제8항에서, In claim 8,
    상기 도전 물질은 알루미늄 계열의 금속인 배선의 접촉 구조. The conductive material of the metal contact structure of the aluminum-based wiring.
  10. 제9항에서, In claim 9,
    상기 반응층은 적어도 Al X Si X 를 포함하는 배선의 접촉 구조. It said reaction layer is in contact structure of the wire comprises at least Al X Si X.
  11. 제8항에서, In claim 8,
    상기 도전층은 투명한 도전 물질인 IZO로 이루어진 배선의 접촉 구조. The conductive layer of the interconnection contact structure consisting of a transparent conductive material IZO.
  12. 제8항에서, In claim 8,
    상기 배선과 상기 도전층 사이에 상기 반응층을 드러내는 접촉 구멍을 가지는 절연막을 더 포함하는 배선의 접촉 구조. Contact structure of the wire further comprises an insulation film having a contact hole exposing the reaction layer between the wiring and the conductive layer.
  13. 게이트 배선을 형성하는 단계, Forming a gate wiring,
    데이터 배선을 형성하는 단계, Forming a data line,
    반도체층을 형성하는 단계, Forming a semiconductor layer,
    상기 게이트 배선 및 상기 데이터 배선의 상부에 규소층을 적층하고 어닐링을 실시하는 단계, Wherein said gate wiring and laminating a silicon layer on top of the data line and subjected to the annealing,
    상기 규소층을 제거하는 단계, Removing the silicon layer,
    상기 게이트 배선 또는 상기 데이터 배선과 전기적으로 연결되는 투명 도전층을 형성하는 단계 Forming a transparent conductive layer and the gate wiring or the data wiring line and electrically connected to the
    을 포함하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate comprising a.
  14. 제13항에서, In claim 13,
    상기 게이트 배선 또는 상기 데이터 배선과 상기 도전층 사이에 상기 게이트 배선 또는 상기 데이터 배선 상부에 접촉 구멍을 가지는 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법. The method of the TFT array panel further comprising between the gate wiring or the data wiring and the conductive layer forming an insulating film having a contact hole on the gate wiring or the data wiring thereon.
  15. 제14항에서, In claim 14,
    상기 게이트 배선 및 상기 데이터 배선은 알루미늄 계열의 도전 물질을 포함하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate in which the gate lines and the data line comprises a conductive material of the aluminum series.
  16. 제14항에서, In claim 14,
    상기 규소층은 비정질 규소 또는 도핑된 비정질 규소를 포함하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate in which the silicon layer comprises amorphous silicon or doped amorphous silicon.
  17. 제14항에서, In claim 14,
    상기 투명 도전층은 IZO로 형성하는 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a thin film transistor substrate of the transparent conductive layer is formed of IZO.
  18. 제14항에서, In claim 14,
    상기 반응층 형성 단계는 상기 절연막 형성단계 이전에 실시하는 박막 트랜지스터 기판의 제조 방법. Step of forming the reaction layer manufacturing method of the TFT array panel for performing the previous step to form the insulating film.
  19. 제14항에서, In claim 14,
    상기 반응층 형성 단계는 상기 접촉 구멍 형성단계 이후에 실시하는 박막 트랜지스터 기판의 제조 방법. Stage reaction to form the layer A method for fabricating a thin film transistor substrate to perform the subsequent step of forming the contact hole.
  20. 절연 기판 위에 제1 도전 물질을 적층하고 패터닝하여 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, A step of depositing a first conductive material on the insulating substrate and patterned to form a gate line, a gate wiring including a gate electrode that is connected to the gate lines;
    게이트 절연막을 적층하는 단계, Depositing a gate insulating film,
    반도체층을 형성하는 단계, Forming a semiconductor layer,
    제2 도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, Second stacked conductive material is patterned to connect the data line, the data line crossing the gate line and a drain electrode which is located opposite the source electrode with respect to the source electrode and the gate electrode adjacent to the gate electrode forming a data line which,
    보호막을 적층하는 단계, Laminating a protective film,
    상기 게이트 배선 및 상기 데이터 배선의 상부에 규소층을 적층하고 어닐링을 실시하는 단계, Wherein said gate wiring and laminating a silicon layer on top of the data line and subjected to the annealing,
    상기 규소층을 제거하는 단계, Removing the silicon layer,
    상기 보호막을 패터닝하여 상기 드레인 전극 상부에 제1 접촉 구멍을 형성하는 단계, The step of patterning the protective film to form a first contact hole on the drain electrode thereon,
    상기 보호막 상부에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계 Forming a pixel electrode electrically connected to the drain electrode on the upper protective layer
    를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a TFT array panel for a liquid crystal display device comprising a.
  21. 제20항에서, In claim 20,
    상기 제1 및 제2 도전 물질은 알루미늄 계열의 금속을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The first and second conductive material A method of manufacturing a TFT array panel for a liquid crystal display device containing the metal of the aluminum-based.
  22. 제20항에서, In claim 20,
    상기 어닐링은 상기 게이트 절연막 및 상기 보호막 형성 단계 이전에 형성하는 액정 표시 장치용 박막 트랜지스터 기판에 제조 방법. The annealing method of manufacturing the liquid crystal display thin film transistor substrate for forming in the previous step to form the gate insulating film and the protective film.
  23. 제20항에서, In claim 20,
    상기 어닐링은 상기 제1 접촉 구멍 형성 단계 이후에 형성하는 액정 표시 장치용 박막 트랜지스터 기판에 제조 방법. The annealing method of manufacturing the liquid crystal display thin film transistor substrate for forming in later step to form the first contact hole.
  24. 제20항에서, In claim 20,
    상기 화소 전극은 투명한 도전 물질로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a TFT array panel for a liquid crystal display device formed with the pixel electrode is a transparent conductive material.
  25. 제24항에서, In claim 24,
    상기 화소 전극은 IZO로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a TFT array panel for a liquid crystal display apparatus for forming the pixel electrode is a IZO.
  26. 제20항에서, In claim 20,
    상기 게이트 배선은 외부로부터 주사 신호를 전달받아 상기 게이트선으로 전달하는 게이트 패드를 더 포함하며, The gate wiring is by receiving a scanning signal from the outside, and further comprising a gate pads to pass to the gate line,
    상기 데이터 배선은 외부로부터 영상 신호를 전달받을 상기 데이터선으로 전달하는 데이터 패드를 더 포함하며, The data wire further comprises a data pad for transmitting to the data line to forward the video signal from the outside,
    상기 보호막은 상기 데이터 패드 및 상기 게이트 절연막과 함께 상기 게이트 패드 상부의 상기 층간의 반응층을 드러내는 제2 및 제3 접촉 구멍을 가지며, The protective film has a second and a third contact hole exposing the data pad and a reaction layer of the layers of the upper portion of the gate pad with said gate insulating film,
    상기 화소 전극과 동일한 층에 상기 제2 및 제3 접촉 구멍을 통하여 상기 게이트 패드 및 상기 데이터 패드와 전기적으로 연결되는 보조 게이트 패드와 보조 데이터 패드를 더 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. In the same layer as the pixel electrode manufacturing method of the gate pad, and a liquid crystal display thin film transistor substrate for further forming a second gate pad and the auxiliary data pad that is electrically connected to the data pad through the second and third contact holes .
  27. 제20항에서, In claim 20,
    상기 데이터 배선 및 상기 반도체층은 부분적으로 두께가 다른 감광막 패턴을 이용한 사진 식각 공정으로 함께 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The method of the data line, the thin film transistor substrate for the liquid crystal display device which together form a photolithography process using a photoresist pattern has different thicknesses of the semiconductor layers partially.
  28. 제27항에서, In claim 27,
    상기 감광막 패턴은 제1 두께를 가지는 제1 부분, 상기 제1 두께보다 두꺼운 제2 부분, 두께를 가지지 않으며 상기 제1 및 제2 부분을 제외한 제3 부분을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The photoresist pattern of the TFT substrate for a liquid crystal display device including a third portion does not have a first portion, a thick second portion, thicker than the first thickness having a first thickness, except for the first and second portions method.
  29. 제28항에서, In claim 28,
    상기 사진 식각 공정에서 상기 감광막 패턴은 제1 영역, 상기 제1 영역보다 낮은 투과율을 가지는 제2 영역 및 상기 제1 영역보다 높은 투과율을 가지는 제3 영역을 포함하는 광마스크를 이용하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The photoresist pattern in the photolithography process is a liquid crystal display formed by using a photomask and a third region having a second region and wherein the high permeability than the first region having a lower permeability than the first region, the first region method of manufacturing a thin film transistor substrate for a device.
  30. 제29항에서, In claim 29,
    상기 사진 식각 공정에서 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The first portion A method of manufacturing a TFT array panel for a liquid crystal display apparatus formed to said second portion is positioned in the upper data line between the source electrode and the drain electrode, in the photolithography process.
  31. 제30항에서, In claim 30,
    상기 제1 내지 제3 영역의 투과율을 다르게 조절하기 위해서 상기 광마스크에는 반투명막 또는 노광기의 분해능보다 작은 슬릿 패턴이 형성되어 있는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The first to the third method of producing a region of the photomask, the liquid crystal display thin film transistor substrate for which is formed a small slit pattern than the resolution of the exposure system or the translucent film in order to differently control the transmittance.
  32. 제20항에서, In claim 20,
    상기 반도체층과 상기 데이터 배선 사이에 저항성 접촉층을 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method for manufacturing a liquid crystal display thin film transistor substrate for further comprising the step of forming an ohmic contact layer between the semiconductor layer and the data wire.
  33. 제32항에서, In claim 32,
    상기 데이터 배선과 상기 접촉층 및 상기 반도체층을 하나의 마스크를 사용하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법. The data line and the contact layer, and a method of manufacturing a TFT array panel for a liquid crystal display device formed by the semiconductor layer using a mask.
  34. 절연 기판 위에 제1 도전 물질로 이루어진 게이트 배선, Gate wiring made of a first conductive material on an insulating substrate,
    상기 게이트 배선을 덮는 게이트 절연막, A gate insulating film covering the gate wire,
    상기 게이트 절연막 상부에 형성되어 있는 반도체층, A semiconductor layer formed on the gate insulating layer thereon,
    제2 도전 물질로 이루어져 있으며, 상기 게이트 절연막 상부에 형성되어 있는 데이터 배선, The second consists of a conductive material, the data which is formed above the gate insulating film wiring,
    상기 데이터 배선을 덮고 있는 보호막, A protective film covering the data line,
    상기 게이트 배선 및 상기 데이터 배선과 상부에 형성되어 있는 층간의 반응층, The gate wirings and the reaction layer of the interlayer is formed on the data wiring and the upper,
    상기 게이트 절연막 또는 상기 보호막에 형성되어 있는 접촉 구멍을 통하여 상기 게이트 배선 또는 상기 데이터 배선과 상기 반응층을 경유하여 전기적으로 연결되어 있는 투명 도전막 패턴 The gate insulating film or through the contact hole formed in the protective film by way of the gate wiring or the data wiring and the reaction layer transparent conductive film pattern which is electrically connected to
    을 포함하는 박막 트랜지스터 기판. A thin film transistor substrate comprising a.
  35. 제34항에서, In claim 34,
    상기 제1 및 제2 도전 물질은 알루미늄 계열의 금속을 포함하는 박막 트랜지스터 기판. The first and second conductive material is a thin film transistor substrate including a metal of an aluminum-based.
  36. 제34항에서, In claim 34,
    상기 게이트 절연막 및 상기 보호막은 질화 규소로 이루어진 박막 트랜지스터 기판. The gate insulating film and the protective film is a thin film transistor substrate made of a silicon nitride.
  37. 제34항에서, In claim 34,
    상기 투명 도전막 패턴은 IZO로 이루어진 박막 트랜지스터 기판. The transparent conductive film pattern is a thin film transistor substrate made of IZO.
  38. 제34항에서, In claim 34,
    상기 게이트 배선은 가로 방향으로 뻗어 있는 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극 및 외부로부터 주사 신호를 전달받아 상기 게이트선으로 전달하는 게이트 패드를 포함하며, The gate wiring is by receiving a scanning signal from the gate electrode and a gate line which is external, connecting the gate line extending in a transverse direction and comprising a gate pads to pass to the gate line,
    상기 데이터 배선은 세로 방향으로 뻗어 있는 데이터선, 상기 데이터선과 연결되어 있는 소스 전극, 상기 소스 전극과 분리되어 있으며 상기 게이트 전극을 중심으로 상기 소스 전극과 마주하는 드레인 전극 및 외부로부터 영상 신호를 전달받을 상기 데이터선으로 전달하는 데이터 패드를 포함하는 박막 트랜지스터 기판. The data line is separated from the extending data line, a source electrode that is connected to the data line, the source electrode in the longitudinal direction, and to forward the video signal from the drain electrode, and an external facing the source electrode with respect to the gate electrode a thin film transistor substrate comprising a data pad, transferred to the data line.
  39. 제3항에서, In claim 3,
    상기 반응층은 적어도 Al X Si X 를 포함하는 박막 트랜지스터 기판. The reaction layer is a thin film transistor substrate including at least Al X Si X.
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