KR100634661B1

KR100634661B1 - 신호전송회로

Info

Publication number: KR100634661B1
Application number: KR1020000067899A
Authority: KR
Inventors: 구스모토게이이치; 모리와키도시유키; 하츠다츠구야스; 도보데츠로
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 1999-11-16
Filing date: 2000-11-16
Publication date: 2006-10-16
Also published as: JP3481176B2; JP2001144599A; EP1102446A2; US7369618B2; US20050207504A1; US6922443B1; EP1102446A3; KR20010060330A

Abstract

본 발명은 큰 부하용량의 신호선을 통해 디지털신호를 고속전송하기 위한 것으로, 각각 준비기간 및 전송기간을 나타내는 H 및 L 레벨을 반복하는 클록신호에 동기하여 신호를 전송한다. 송신회로(100)는 송신 커패시터(101), 준비기간마다 입력 디지털신호에 따른 전압을 송신 커패시터에 설정하는 입력스위치(102) 및 전송기간마다 송신 커패시터의 전압에 따른 미소한 전압변화를 신호선(30)에 생기게 하는 송신스위치(103)를 갖는다. 수신회로(200)는 CMOS 구성의 인버터(305), 상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터(201), 준비기간마다 신호선의 전압을 소정의 전압으로 설정하도록 인버터의 입력단과 출력단을 단락시키는 이퀄라이즈 스위치(204) 및 각 전송기간에서는 인버터의 출력단의 전압을 논리증폭하여 출력 디지털신호를 공급하고 각 준비기간에서는 출력을 유지하는 래치(310)를 갖는다.

논리레벨, 클록신호, 커패시터, 이퀄라이즈 스위치, 인버터, 회로블록, 프리차지 스위치, 프리디스차지 스위치

Description

신호전송회로{SIGNAL TRANSMISSION CIRCUIT}

도 1은 본 발명에 관한 동기형 신호전송회로의 구성예를 도시한 회로도

도 2는 도 1 중의 수신회로의 변형예를 도시한 회로도

도 3은 도 1 중의 수신회로의 다른 변형예를 도시한 회로도

도 4는 본 발명에 관한 동기형 신호전송회로의 다른 구성예를 도시한 블록도

도 5는 도 4 중의 송신회로의 내부구성을 도시한 회로도

도 6은 도 4 중의 수신회로의 내부구성을 도시한 회로도

도 7은 본 발명에 관한 동기형 신호전송회로의 또 다른 구성예를 도시한 블록도

도 8은 본 발명에 관한 비동기형 신호전송회로의 구성예를 도시한 블록도

도 9는 도 8 중의 송신회로의 내부구성을 도시한 회로도

도 10은 도 8 중의 수신회로의 내부구성을 도시한 회로도

도 11은 본 발명에 관한 비동기형 신호전송회로의 다른 구성예를 도시한 블록도

* 도면의 주요 부분에 대한 부호의 설명*

30 : 신호선 1OO, 1OOa : 송신회로

101 : 송신 커패시터 102 : 입력스위치

103 : 송신스위치 105 : 논리회로

200, 200a, 200b, 200c : 수신회로

201 : 수신 커패시터 204 : 이퀄라이즈 스위치

210, 212, 213 : 컷오프 스위치 219 : 논리회로

300 : 증폭회로 305 : CMOS 인버터

310 : 래치 500 : 송신회로

510 : 천이검출회로 520 : 고레벨 출력회로

521 : 제 1 송신 커패시터 522 : 프리차지 스위치

523 : 제 1 송신스위치 530 : 저레벨 출력회로

531 : 제 2 송신 커패시터 532 : 프리디스차지 스위치

533 : 제 2 송신스위치 600 : 수신회로

610 : 증폭회로 611 : 수신 커패시터

614 : 이퀄라이즈 스위치 616 : CM0S 인버터

620 : 제 1 레벨회로 630 : 제 2 레벨회로

640 : 이퀄라이즈 제어회로 650 : 래치

본 발명은 디지털회로의 설계기술에 관한 것으로, 특히 신호전송의 고속화 기술 및 회로의 저소비전력화 기술에 관한 것이다.

멀티미디어 시대를 맞아 거치형 기기에는 보다 고속동작성능이 요구되고, 휴대형 기기에는 보다 저소비전력화가 요구되고 있다. 그것에 수반되는 반도체 집적회로의 고속화, 저소비전력화에 대한 요구는 점점 더 커지고 있다. 한편 반도체 프로세스의 미세화 및 배선의 다층화에 따라 배선의 기생소자가 설계에 주는 영향은 매우 커지고 있다. 예를 들면 메탈배선의 박막화에 따르는 배선저항값 및 배선 인덕턴스값의 증대나, 배선피치의 축소에 따르는 배선용량값의 증대에 의해 반도체 집적회로의 고속화, 저소비전력화가 저해되는 상황이 발생되고 있다.

일본국 특개평 2-285711호 공보에는 디지털신호를 전송하기 위한 신호전송회로가 개시되어 있다. 이것은 큰 부하용량을 갖는 신호선의 고속구동을 실현하기 위해 신호선의 전압을 논리고전압(Vdd)과 논리저전압(Vss)의 중간전압으로 설정한 후에 상기 신호선을 인버터에서 논리고전압 또는 논리저전압으로 구동하는 것이다.

상기 종래의 신호전송회로에서는 신호선의 전압진폭(Vss = 0으로 하면 전압진폭은 Vdd/2임)이 크므로 상기 신호선을 중간전압으로 설정하는 데에 필요한 시간이 길어지고 소비전력이 많아진다.

본 발명의 목적은 큰 부하용량을 갖는 신호선을 통해 디지털신호를 전송하기 위한 신호전송회로에서 고속전송 및 저소비전력을 실현하는 것에 있다.

상기 목적을 달성하기 위해 본 발명에 관한 신호전송회로는 동기형 또는 비동기형의 신호전송회로에서 송신 커패시터와 수신 커패시터 사이의 효율적인 전하 의 수수(授受)를 실현함으로써 신호선의 전압진폭을 저감하는 것으로 한 것이다.

구체적으로 설명하면, 본 발명에 관한 제 1 신호전송회로는, 준비기간을 나타내는 제 1 논리레벨과, 전송기간을 나타내는 제 2 논리레벨을 반복하여 나타내는 클록신호에 동기하여, 디지털신호를 제 1 회로블록으로부터 제 2 회로블록으로 신호선을 통해 전송하기 위한 동기형 신호전송회로이다. 더구나 제 1 회로블록은 송신 커패시터와, 준비기간마다 주어진 입력 디지털신호의 논리레벨에 따른 전압을 상기 송신 커패시터에 설정하기 위한 입력스위치와, 전송기간마다 직전의 준비기간 중에 설정된 상기 송신 커패시터의 전압에 따른 미소한 전압 변화를 상기 신호선에 생기게 하기 위한 송신스위치를 갖는 송신회로를 구비하며, 상기 제 2 회로블록은, 상기 신호선에 접속된 인버터와, 상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와, 준비기간마다 상기 신호선의 전압을 소정의 전압으로 설정하도록 상기 인버터의 입력단과 출력단을 단락시키기 위한 이퀄라이즈 스위치와, 전송기간마다 상기 인버터의 출력단의 전압을 논리증폭하여 얻은 출력 디지털신호를 공급하기 위한 래치를 갖는 수신회로를 구비한 것이다.

또 본 발명에 관한 제 2 신호송신회로는 제 1 회로블록으로부터 제 2 회로블록으로 신호선을 통해 디지털신호를 전송하기 위한 비동기형 신호전송회로이다. 더구나 제 1 회로블록은 고레벨기간과, 상기 신호선으로 논리레벨이 낮은 출력을 하기 위한 저레벨기간을 검지하도록 주어진 입력 디지털신호의 논리레벨의 천이를 차차례로 검출하기 위한 천이검출회로와, 제 1 및 제 2 송신 커패시터와, 저레벨기간마다 소정의 논리고전압을 상기 제 1 송신 커패시터에 설정하기 위한 프리차지 스위치와, 고레벨기간마다 직전의 저레벨기간 중에 설정된 상기 제 1 송신 커패시터의 전압에 따른 미소한 전압변화를 상기 신호선에 생기게 하기 위한 제 1 송신스위치와, 고레벨기간마다 소정의 논리저전압을 상기 제 2 송신 커패시터에 설정하기 위한 프리디스차지 스위치와, 저레벨기간마다 직전의 고레벨기간 중에 설정된 상기 제 2 송신 커패시터의 전압에 따른 미소한 전압변화를 상기 신호선에 생기게 하기 위한 제 2 송신스위치를 갖는 송신회로를 구비하며, 상기 제 2 회로블록은, 상기 신호선의 미소한 전압변화를 증폭하기 위한 인버터와, 상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와, 상기 인버터의 입력단과 출력단 사이에 삽입된 이퀄라이즈 스위치와, 상기 인버터의 출력단의 전압으로부터 상기 신호선의 양의 미소한 전압변화를 검출했을 때 제 1 검출신호를 공급하기 위한 제 1 레벨회로와, 상기 인버터의 출력단의 전압으로부터 상기 신호선의 음의 미소한 전압변화를 검출했을 때 제 2 검출신호를 공급하기 위한 제 2 레벨회로와, 상기 제 1 및 제 2 검출신호에 따라 상기 입력 디지털신호의 논리레벨에 따른 논리레벨을 갖는 출력 디지털신호를 공급하기 위한 출력회로와, 상기 제 1 검출신호 또는 상기 제 2 검출신호가 공급된 후에 일정 기간만큼 상기 신호선의 전압을 소정의 전압으로 설정하도록 상기 이퀄라이즈 스위치를 도통상태로 하게 하기 위한 이퀄라이즈 제어회로를 갖는 수신회로를 구비한 것이다.

(실시예)

이하 도면을 참조하여 본 발명의 실시예에 대하여 설명하기로 한다.

도 1은 본 발명에 관한 동기형 신호전송회로의 구성예를 도시한다. 도 1의 신호전송회로는 클록(CLK)신호에 동기하여 제 1 회로블록 BK1로부터 제 2 회로블록 BK2로 신호선(30)을 통해 디지털신호를 전송하기 위한 회로이다. 양 회로블록 BK1, BK2는 동일한 반도체 집적회로 내에 있어도 되고, 각각 다른 반도체 집적회로 내에 있어도 된다. 신호선(30)은 배선저항 R과 배선용량 C의 조합에 관한 등가회로로 도시되어 있다. 또 이하의 설명에서는 CLK 신호의 논리고레벨(H레벨) 및 논리저레벨(L레벨)이 각각 준비기간 및 전송기간을 나타내는 것으로 한다. 여기에서 준비기간은 신호전송의 준비를 위한 기간을 의미하며, 전송기간은 신호전송을 실행하기 위한 기간을 의미한다.

제 1 회로블록 BK1은 송신해야 할 디지털신호를 상기 회로블록 BK1의 내부로부터 수취하기 위한 입력단자 TIN과, 신호선(30)에 접속된 출력단자 TOUT을 갖는 송신회로(100)를 구비하고 있다. 이 송신회로(100)는 송신 커패시터(101), 입력스위치(102), 송신스위치(103) 및 인버터(104)로 구성되어 있다. 입력스위치(102)는 각 준비기간(CLK = H의 기간)에서는 입력 디지털신호를 송신 커패시터(101)로 공급하는 도통상태가 되고, 또 각 전송기간(CLK = L의 기간)에서는 비도통상태가 되도록 구성되어 있다. 즉 준비기간마다 주어진 입력 디지털신호의 논리레벨에 따른 전압이 송신 커패시터(101)에 설정된다. 송신스위치(103)는 각 전송기간(CLK = L의 기간)에서는 송신 커패시터(101)를 신호선(30)에 접속하는 도통상태가 되고, 또 각 준비기간(CLK = H의 기간)에서는 비도통상태가 되도록 구성되어 있다. 즉 전송기간마다 직전의 준비기간 중에 설정된 송신 커패시터(101)의 전압에 따른 미소한 전압변화가 신호선(30)에 생기게 되어 있다.

제 2 회로블록 BK2는 신호선(30)에 접속된 입력단자 RIN과, 수신한 디지털신호를 상기 회로블록 BK2의 내부로 공급하기 위한 출력단자 ROUT를 갖는 수신회로(200)를 구비하고 있다. 이 수신회로(200)는 CMOS 구성의 인버터(305)를 갖는 증폭회로(300)와, 래치(310)로 구성되어 있다. 201은 수신 커패시터, 204는 이퀄라이즈 스위치이다. 인버터(305)는 Vdd 전원선과 Vss 전원선 사이에 삽입된 P채널 MOS 트랜지스터(202) 및 N채널 MOS 트랜지스터(203)로 구성되고, 입력단이 신호선(30)에 접속되어 있다. 수신 커패시터(201) 및 이퀄라이즈 스위치(204)는 각각 인버터(305)의 입력단과 출력단 사이에 삽입되어 있다. 이퀄라이즈 스위치(204)는 각 준비기간(CLK = H의 기간)에서는 인버터(305)의 입력단과 출력단을 단락시키는 도통상태가 되고, 또 각 전송기간(CLK = L의 기간)에서는 신호선(30)이 미소한 전압변화를 증폭하는 인버터(305)의 동작을 허용하여 수신 커패시터(201)를 충방전시키는 비도통상태가 되도록 구성되어 있다. 준비기간마다 이퀄라이즈 스위치(204)가 도통함으로써 신호선(30)과 인버터(305)의 입력단 및 출력단의 각각의 전압은 준비기간마다 소정의 이퀄라이즈 전압 Veq로 설정된다. 여기에서 Veq는 인버터(305)의 입출력특성에 따라 정해지는 전압이다. 래치(310)는 각 전송기간(CLK = L의 기간)에서는 인버터(305)의 출력단의 전압을 논리증폭하여 얻은 출력 디지털신호를 공급하고, 또 각 준비기간(CLK = H의 기간)에서는 직전의 전송기간에 얻어진 출력 디지털신호를 유지하도록, 예를 들면 2개의 스위치(205, 208)와, 3개의 인버터(206, 207, 209)로 구성된다. 또 수신 커패시터(201)는 CMOS 인버터(305)를 구성하는 양 트랜지스터(202, 203)의 각각의 게이트ㆍ드레인간 기생용량에 의해 실현해도 된다.

도 1의 신호전송회로에 의하면 준비기간마다 수신회로(200) 중의 이퀄라이즈 스위치(204)의 작용에 의해 신호선(30)의 전압이 이퀄라이즈 전압 Veq로 설정된다. 더구나 어떤 준비기간에 대하여 생각해보면, 이 기간에 송신회로(100)에 주어진 입력 디지털신호의 논리레벨에 따른 양(量)의 전하가 송신 커패시터(101)에 저장된다. 다음 전송기간에서의 신호선(30)의 전압은 직전의 준비기간 중에 송신 커패시터(101)에 저장된 전하의 양에 따라 이퀄라이즈 전압 Veq로부터 +△V 또는 -△V만큼 미소하게 변화한다. 여기에서 △V는 상기 종래예의 신호선 전압진폭(Vdd/2)보다 작은 전압진폭이다. 즉 도 1의 구성에 의하면, 입력 디지털신호가 신호선(30) 상의 소진폭신호로 변환되므로 고속전송 및 저소비전력을 실현할 수 있다.

여기에서 인버터(305)의 전압이득을 G(= -5 ∼ -1000)로 하면 입력단자 RIN에서 본 수신회로(200)의 입력용량값은 수신 커패시터(201)의 실제 용량값의 (1-G)배가 되므로 송신 커패시터(101)의 용량값보다, 또 배선용량 C의 합계값보다 상당히 크게 할 수 있다. 따라서 전송기간마다 송신 커패시터(101)로부터 신호선(30)으로 공급된 전하의 거의 모두가 수신 커패시터(201)로 이동한다.

송신 커패시터(101)의 용량값은 작은 값으로 설정된다. 전송기간에서의 송신회로(100)의 충방전의 시정수는 송신 커패시터(101)의 용량값과, 송신스위치(103)의 온저항값의 곱에 의해 결정되므로 매우 작다. 따라서 송신 커패시터(101)로부터 수신 커패시터(201)로 전하가 급속히 이동한다. 더구나 송신신호의 에너지가 작으므로 신호선(30)에 인덕턴스 성분이 포함되어 있는 경우라도 신호의 반사를 일으키는 일이 거의 없다. 더구나 송신 커패시터(101)의 용량값이 작으므로 전원 인덕턴 스나 배선 인덕턴스의 영향을 받기 어렵다는 효과도 있다.

도 1의 송신회로(100) 및 수신회로(200)는 1개의 마스터 슬레이브형 플립플롭을 구성하는 것으로 간주할 수 있다. 즉 장배선(長配線)(신호선(30))을 마스터 래치(송신회로(100))와 슬레이브 래치(수신회로(20O)) 사이에 배치함으로써 상기 장배선을 인버터로 구동하는 경우에 비해 소비전력을 줄일 수 있다. 신호선(30)에 복수의 수신회로(200)를 접속하는 것도 가능하다.

도 2는 도 1 중의 수신회로(200)의 변형예를 도시한다. 도 2의 수신회로(200a)는 준비기간(CLK = H의 기간)마다 CMOS 인버터(305)에 의한 이퀄라이즈 전압 Veq의 설정이 완료된 후에 상기 CMOS 인버터(305)를 Vss 전원선으로부터 잘라내기 위한 컷오프 스위치(210)를 구비하고 있다. 도 2 중의 인버터(211)는 CLK신호를 지연시키기 위한 지연회로를 구성하고 있다.

각 준비기간에서 이퀄라이즈 스위치(204)가 도통상태가 되면 CMOS 인버터(305)의 입력단과 출력단이 단락되는 결과, 상기 입력단 및 출력단의 전압이 소정의 이퀄라이즈 전압 Veq(Vss = 0으로 하면, 예를 들어 Veq = Vdd/2임)로 설정된다. 이 상태에서는 CMOS 인버터(305)를 구성하는 P채널 MOS 트랜지스터(202) 및 N채널 MOS 트랜지스터(203)가 함께 턴온하고 있으므로 Vdd 전원선으로부터 CMOS 인버터(305)를 통해 Vss 전원선으로 관통전류가 흐른다. 이 관통전류는 이퀄라이즈 전압 Veq의 설정완료 후에는 필요하지 않다. 따라서 CLK 신호의 상승천이 시각부터 일정 시간이 경과한 후에 컷오프 스위치(210)가 CMOS 인버터(305)의 관통전류를 차단한다. 이로 인하여 수신회로(200a)의 소비전력이 저감된다.

도 3은 도 1 중의 수신회로(200)의 다른 변형예를 도시한다. 도 3의 수신회로(200b)는 준비기간(CLK = H의 기간)마다 CMOS 인버터(305)에 의한 이퀄라이즈 전압 Veq의 설정이 완료된 후에 상기 CMOS 인버터(305)를 Vss 전원선으로부터 잘라내기 위한 제 1 컷오프 스위치(212)와, 전송기간(CLK = L의 기간)마다 CMOS 인버터(305)의 출력단의 전압이 확정된 후에 상기 CMOS 인버터(305)를 Vss 전원선으로부터 잘라내기 위한 제 2 컷오프 스위치(213)를 구비하고 있다. 이들 제 1 및 제 2 컷오프 스위치(212, 213)를 제어하기 위한 신호는 3개의 인버터(214, 215, 218), 1개의 NOR 게이트(216) 및 1개의 NAND 게이트(217)에 의해 CLK 신호로부터 생성된다.

제 1 컷오프 스위치(212)는 각 준비기간에서 도 2 중의 컷오프 스위치(210)와 마찬가지로 CLK 신호의 상승천이 시각부터 일정 시간이 경과한 후에 CMOS 인버터(305)의 관통전류를 차단한다.

도 3에 의하면 각 전송기간에서 이퀄라이즈 스위치(204)가 비도통상태가 되면 CMOS 인버터(305)는 입력단자 RIN의 미소한 전압변화를 증폭한다. 이 경우의 입력단자 RIN의 전압은 Veq + △V 또는 Veq - △V로서, △V는 미소한 전압진폭이다. 이 상태에서도 CMOS 인버터(305)를 구성하는 P채널 MOS 트랜지스터(202) 및 N채널 MOS 트랜지스터(203)가 함께 턴온하고 있으므로 Vdd 전원선으로부터 CMOS 인버터(305)를 통해 Vss 전원선으로 관통전류가 흐른다. 이 관통전류는 상기 CM0S 인버터(305)의 출력단의 전압이 확정된 후에는 필요하지 않다. 따라서 CLK 신호의 하강천이 시각부터 일정 시간이 경과한 후에 제 2 컷오프 스위치(213)가 CMOS 인버 터(305)의 관통전류를 차단한다. 이로 인하여 수신회로(200b)의 소비전력이 더욱 저감된다. 더구나 각 전송기간에서 Vdd 전원선 및 Vss 전원선으로부터 혼입하는 노이즈에 대한 내성이 향상된다.

도 4는 본 발명에 관한 동기형 신호전송회로의 다른 구성예를 도시한다. 도 4의 신호전송회로는 클록(CLK)신호에 동기하여 제 1 회로블록군 BK11, BK12, BK13 중 어느 하나로부터 공통의 신호선(30)을 통해 제 2 회로블록군 BK21, BK22, BK23중 어느 하나로 디지털신호를 전송하기 위한 신호전송회로이다. BK11, BK12, BK13은 동일한 구성의 송신회로(100a)를 구비하고, BK21, BK22, BK23은 동일한 구성의 수신회로(200c)를 구비하고 있다. BK11, BK12, BK13의 송신회로(100a)의 각각은 입력 디지털신호 TD11, TD12, TD13을 수취하기 위한 입력단자 TIN과, 선택신호 TS1, TS2, TS3을 수취하기 위한 선택단자 TSEL과, 신호선(30)에 접속된 출력단자 TOUT를 갖는다. BK21, BK22, BK23의 수신회로(200c)의 각각은 신호선(30)에 접속된 입력단자 RIN과, 선택신호 RS1, RS2, RS3을 수취하기 위한 선택단자 RSEL과, 출력 디지털신호 RD21, RD22, RD23을 공급하기 위한 출력단자 ROUT를 갖는다. 또 모든 송신회로(100a) 및 모든 수신회로(200c)에 공통의 CLK 신호가 분배된다.

도 5는 도 4 중의 송신회로(100a)의 내부 구성을 도시한다. 도 5의 송신회로(10Oa)는 선택단자 TSEL에 주어진 선택신호가 활성화된 경우(예를 들면 TS1 = H의 경우)에는 입력스위치(102) 및 송신스위치(103)의 각각의 상태를 CLK 신호에 응답하여 변화시키고, 또 동 선택신호가 비활성화된 경우(예를 들면 TS1 = L의 경우)에는 입력스위치(102) 및 송신스위치(103)의 각각의 상태를 고정하기 위한 논리회로(105)를 갖는 점에서, 도 1 중의 송신회로(100)와 다르다. 도 5 중의 106은 논리회로(105)를 구성하는 NAND 게이트의 출력을 반전하기 위한 인버터이다. 도시한 예에서는 비선택인 경우에 입력스위치(102)가 비도통상태로 고정되고, 출력스위치(103)가 도통상태로 고정된다. 단 비선택인 경우에 입력스위치(102)를 도통상태로 고정하고, 출력스위치(103)를 비도통상태로 고정해도 된다.

도 6은 도 4 중의 수신회로(200c)의 내부구성을 도시한다. 도 6의 수신회로(200c)는 선택단자 RSEL에 주어진 선택신호가 활성화된 경우(예를 들면 RS1 = H의 경우)에는 이퀄라이즈 스위치(204)의 상태를 CLK 신호에 응답하여 변화시키고, 또 동 선택신호가 비활성화된 경우(예를 들면 RS1 = L의 경우)에는 이퀄라이즈 스위치(204)를 비도통상태로 고정하기 위한 논리회로(219)를 갖는 점에서 도 1 중의 수신회로(200)와 다르다. 도 6 중의 220은 논리회로(219)를 구성하는 NAND 게이트의 출력을 반전하기 위한 인버터이다. 도시한 예에서는 비선택인 경우에 이퀄라이즈 스위치(204)가 비도통상태로 고정되는 것과 아울러, 래치(310)의 2개의 스위치(205, 208)가 도통상태 및 비도통상태로 고정된다.

도 4∼도 6의 신호전송회로에 의하면 송신측의 회로블록과 수신측의 회로블록을 임의로 지정할 수 있다. 예를 들면 BK11로부터 BK23으로 디지털신호를 전송하는 경우에는 TS1 = RS3 = H, TS2 = TS3 = RS1 = RS2 = L의 설정이 이루어진다. 이 때 BK11의 송신회로(100a)와 BK23의 수신회로(200c) 사이에서 도 1의 경우와 같은 소진폭 신호전송이 달성된다. 이 때 신호선(30)의 전압은 어떤 회로블록 사이의 신호전송이라도 Veq로부터 Veq+△V 또는 Veq-△V로 미소하게 변화한다.

도 7은 본 발명에 관한 동기형 신호전송회로의 또 다른 구성예를 도시한다. 도 7의 신호전송회로는 클록(CLK)신호에 동기하여 제 1 회로블록군 BK31, BK32, BK33으로부터 공통의 신호선(30)을 통해 제 2 회로블록 BK41로, 제 1 회로블록군 BK31, BK32, BK33의 각각에 주어진 디지털신호 TD31, TD32, TD33에 기초하는 논리연산결과를 전송하기 위한 신호전송회로이다. BK31, BK32, BK33은 도 5의 송신회로(100a)를 구비하고, BK41은 도 1 중의 수신회로(200)를 구비하고 있다. 단 BK31, BK32, BK33의 송신회로(100a)의 각각은 대응하는 디지털신호 TD31, TD32, TD33을 선택단자 TSEL에 수취하고, 또 입력단자 TIN이 Vdd 전원선에 접속되도록 구성되어 있다. RD41은 논리연산결과를 나타내는 출력 디지털신호이다.

도 7의 구성에 의하면, 각 송신회로(100a) 중의 논리회로(105)(도 5 참조)는 선택단자 TSEL에 주어진 입력 디지털신호가 활성화된 경우(예를 들면 TD31 = H의 경우)에는 입력스위치(102) 및 송신스위치(103)의 각각의 상태를 CLK 신호에 응답하여 변화시키고, 또한 동 디지털신호가 비활성화된 경우(예를 들면 TD31 = L의 경우)에는 입력스위치(102) 및 송신스위치(103)의 각각의 상태를 고정한다. 한편 각 송신회로(100a)의 입력단자 TIN의 전압은 항상 논리고전압(Vdd)에 고정되어 있다. 따라서 TD31, TD32, TD33 중의 하나가 활성화된 경우에는 신호선(30)의 전압이 Veq로부터 Veq+△V로 변화하고, 2개가 활성화된 경우에는 동 전압이 Veq로부터 Veq+2△V로 변화하고, 3개가 활성화된 경우에는 동 전압이 Veq로부터 Veq+3△V로 변화한다. 신호선(30)의 이들의 전압변화는 도 7 중의 수신회로(200)에서의 CMOS 인버터(305)(도 1 참조)의 출력단에서, Veq로부터 Veq-G△V로의 변화, Veq로부터 Veq-2G△V로의 변화, Veq로부터 Veq-3G△V로의 변화가 되어 각각 나타난다. 따라서 래치(310) 중의 인버터(206)(도 1 참조)의 논리임계값 전압을 Vth라 할 때 Veq < Vth < Veq - G△V라면 출력 디지털신호 RD41이 3입력 디지털신호 TD31, TD32, TD33의 논리합 연산의 결과를 나타내고, Veq-G△V < Vth < Veq-2G△V라면 출력 디지털신호 RD41이 3입력 디지털신호 TD31, TD32, TD33의 다수결 논리연산의 결과를 나타내며, Veq-2G△V < Vth < Veq-3G△V라면 출력 디지털신호 RD41이 3입력 디지털신호 TD31, TD32, TD33의 논리곱 연산의 결과를 각각 나타내는 것이 된다. 또 각 송신회로(100a)의 입력단자 TIN의 전압을 논리저전압(Vss)으로 고정하고, 또 수신회로(200) 중의 인버터(206)의 논리임계값 전압을 Veq보다 높게 설정해도 된다.

도 8은 본 발명에 관한 비동기형 신호전송회로의 구성예를 도시한다. 도 8의 신호전송회로는, 제 1 회로블록 BK50으로부터 공통의 신호선(30)을 통해 제 2 회로블록군 BK61, BK62, BK63의 각각으로 디지털신호(여기에서는 클록신호 CLK)를 전송·분배하기 위한 신호전송회로이다. 이들의 회로블록 BK50, BK61, BK62, BK63은 동일한 반도체 집적회로 내에 있어도 되고, 각각 다른 반도체 집적회로 내에 있어도 된다.

제 1 회로블록 BK50은 송신해야 할 클록신호를 상기 회로블록 BK50의 내부에서 수취하기 위한 입력단자 TIN과, 신호선(30)에 접속된 출력단자 TOUT을 갖는 송신회로(500)를 구비하고 있다. 제 2 회로블록군 BK61, BK62, BK63의 각각은 신호선(30)에 접속된 입력단자 RIN과, 수신한 클록신호를 각 회로블록의 내부로 공 급하기 위한 출력단자 ROUT과, 리세트(RST)신호를 수취하기 위한 다른 입력단자를 갖는 수신회로(600)를 구비하고 있다. 또 각 수신회로(600)의 COUT단자에 대해서는 후술하기로 한다.

도 9는 도 8 중의 송신회로(500)의 내부구성을 도시한다. 도 9의 송신회로(500)는 천이검출회로(510), 제 1 송신 커패시터(521), 프리차지 스위치(522), 제 1 송신스위치(523), 제 2 송신 커패시터(531), 프리디스차지 스위치(532), 제 2 송신스위치(533) 및 2개의 인버터(524, 534)로 구성되어 있다.

천이검출회로(510)는 입력단자 TIN으로부터 주어진 입력클록(CLK)신호의 논리레벨의 천이를 순차적으로 검출하기 위한 회로로서, 출력단자 TOUT으로 논리레벨이 높은 출력을 하기 위한 고레벨기간(CLK = H의 기간), 출력단자 TOUT으로 논리레벨이 낮은 출력을 하기 위한 저레벨기간(CLK = L의 기간)을 검지하도록 인버터(511), NAND 게이트(512) 및 NOR 게이트(513)로 구성되어 있다. NAND 게이트(512)의 출력은 CLK신호의 상승천이 시각부터 인버터(511)의 지연시간만큼, 즉 각 고레벨기간의 개시시각부터 일정 기간만큼 논리저레벨이 된다. NOR 게이트(513)의 출력은 CLK신호의 하강천이 시각부터 인버터(511)의 지연시간만큼, 즉 각 저 레벨기간의 개시시각부터 일정 기간만큼 논리고레벨이 된다.

제 1 송신 커패시터(521), 프리차지 스위치(522), 제 1 송신스위치(523) 및 인버터(524)는 고레벨 출력회로(520)를 구성하고 있다. 프리차지 스위치(522)는 각 저레벨기간(CLK = L의 기간)에서는 Vdd 전원선의 논리고전압을 제 1 송신 커패시터(521)로 공급하는 도통상태가 되고, 또 각 고레벨기간(CLK = H의 기간)에 서는 비도통상태가 되도록 구성되어 있다. 즉 저레벨기간마다 소정의 논리고전압이 제 1 송신 커패시터(521)에 설정된다. 제 1 송신스위치(523)는 각 고레벨기간(CLK = H의 기간)의 개시시각부터 일정 기간만큼 제 1 송신 커패시터(521)를 출력단자 TOUT에 접속하는 도통상태가 되도록 구성되어 있다. 즉 고레벨기간마다 직전의 저 레벨기간 중에 설정된 제 1 송신 커패시터(521)의 전압에 따른 양의 미소한 전압변화가 신호선(30)에 생기게 되어 있다.

제 2 송신 커패시터(531), 프리디스차지 스위치(532), 제 2 송신스위치(533) 및 인버터(534)는 저레벨 출력회로(530)를 구성하고 있다. 프리디스차지 스위치(532)는 각 고레벨기간(CLK = H의 기간)에서는 Vss 전원선의 논리저전압을 제 2 송신 커패시터(531)로 공급하는 도통상태가 되고, 또 각 저레벨기간(CLK = L의 기간)에서는 비도통상태가 되도록 구성되어 있다. 즉 고레벨기간마다 소정의 논리저전압이 제 2 송신 커패시터(531)에 설정된다. 제 2 송신스위치(533)는 각 저레벨기간(CLK = L의 기간)의 개시시각부터 일정 기간만큼 제 2 송신 커패시터(531)를 출력단자 TOUT에 접속하는 도통상태가 되도록 구성되어 있다. 즉 저레벨기간마다 직전의 고레벨기간 중에 설정된 제 2 송신 커패시터(531)의 전압에 따른 음의 미소한 전압변화가 신호선(30)에 생기게 되어 있다.

도 10은 도 8 중의 수신회로(600)의 내부구성을 도시한다. 도 10의 수신회로(600)는 증폭회로(610), 제 1 레벨회로(620), 제 2 레벨회로(630), 이퀄라이즈 제어회로(640) 및 래치(650)로 구성되어 있다.

증폭회로(610)는 수신 커패시터(611), P채널 MOS 트랜지스터(612), N채널 MOS 트랜지스터(613), 이퀄라이즈 스위치(614) 및 인버터(615)로 구성되어 있다. P채널 MOS 트랜지스터(612) 및 N채널 MOS 트랜지스터(613)는 Vdd 전원선과 Vss 전원선 사이에 삽입되고 입력단자 RIN의 전압변화, 즉 신호선(30)의 미소한 전압변화를 증폭하기 위한 CMOS 인버터(616)를 구성하고 있다. 수신 커패시터(611) 및 이퀄라이즈 스위치(614)는 각각 CMOS 인버터(616)의 입력단과 출력단 사이에 삽입되어 있다. 이퀄라이즈 스위치(614)가 도통상태가 되면 신호선(30) 및 CMOS 인버터(616)의 입력단 및 출력단의 각각의 전압이 소정의 이퀄라이즈 전압 Veq로 설정된다. 여기에서 Veq는 CM0S 인버터(616)의 입출력 특성에 따라 정해지는 전압이다. 이퀄라이즈 스위치(614)의 비도통상태에서는 신호선(30)의 미소한 전압변화를 증폭하는 CMOS 인버터(616)의 동작이 허용되어 수신 커패시터(611)가 충방전되게 되어 있다.

제 1 레벨회로(620)는 신호선(30)의 양의 미소한 전압변화를 검출했을 때 제 1 검출신호(양의 논리) P를 공급하기 위한 회로로서, Vdd 전원선과 Vss 전원선 사이에 삽입된 P채널 MOS 트랜지스터(621) 및 N채널 MOS 트랜지스터(622)로 구성되어 있다. 이들의 트랜지스터(621, 622)로 구성된 인버터는 상기 이퀄라이즈 전압 Veq보다 낮은 논리임계값 전압 Vth1을 갖고, CMOS 인버터(616)의 출력단의 음의 전압변화를 검출함으로써 신호선(30)의 양의 미소한 전압변화를 검출하게 되어 있다.

제 2 레벨회로(630)는 신호선(30)의 음의 미소한 전압변화를 검출했을 때 제 2 검출신호(음의 논리) Q를 공급하기 위한 회로로서, Vdd 전원선과 Vss 전원선 사이에 삽입된 P채널 MOS 트랜지스터(631) 및 N채널 MOS 트랜지스터(632)로 구성되어 있다. 이들의 트랜지스터(631, 632)로 구성된 인버터는 상기 이퀄라이즈 전압 Veq 보다 높은 논리임계값 전압 Vthh를 갖고, CMOS 인버터(616)의 출력단의 양의 전압변화를 검출함으로써 신호선(30)의 음의 미소한 전압변화를 검출하도록 되어 있다.

이들 제 1 및 제 2 레벨회로(620, 630)는 CMOS 인버터(616)의 구성을 기초로 하여, P채널 MOS 트랜지스터(612) 및 N채널 MOS 트랜지스터(613)의 게이트폭 등을 변경하여 전류이득계수를 변경하거나 하면 구성이 가능하다.

래치(650)는 상기 입력 클록(CLK)신호에 대응하는 출력 클록신호를 출력단자 ROUT으로 공급하도록 제 1 및 제 2 검출신호(P신호 및 Q신호)에 따라 세트 및 리세트되는, 소위 RS 래치로서 2개의 NAND 게이트(651, 652)와, 인버터(653)로 구성되어 있다. 도시한 예에서는 P신호의 상승천이에 응답하여 출력 ROUT이 세트되고, 또 Q신호의 하강천이에 응답하여 출력 ROUT이 리세트되도록 되어 있다. 또 단자 COUT에는 P신호가 그대로 출력된다.

이퀄라이즈 제어회로(640)는 논리고레벨의 RST신호가 입력되어 있는 동안은 이퀄라이즈 스위치(614)를 강제적으로 도통상태로 하게 하고, P신호(양의 논리) 또는 Q신호(음의 논리)가 공급된 후에 일정 기간만큼 이퀄라이즈 스위치(614)를 도통상태로 하게 하고, 그 밖의 기간에는 이퀄라이즈 스위치(614)를 비도통상태로 하게 하기 위한 회로로서, 3개의 인버터(641, 643, 646)와, 3개의 NOR 게이트(642, 644, 645)로 구성되어 있다. 또 이 이퀄라이즈 제어회로(640)는 논리고레벨의 RST신호가 입력되었을 때 출력 ROUT을 리세트하기 위한 제어회로이기도 하다. 또 인버터(643)는 NOR 게이트(642)의 출력을 지연시키기 위한 지연회로를 구성하고 있다.

도 8∼도 10의 신호전송회로에서는 초기동작시에 논리고레벨의 RST신호가 각 수신회로(600)에 입력된다. 이것에 응답하여 각각의 수신회로(600)에서 이퀄라이즈 스위치(614)가 도통상태로 된다. 이 결과 CMOS 인버터(616)의 입력단과 출력단이 단락되고, 신호선(30) 및 CMOS 인버터(616)의 입력단 및 출력단의 각각의 전압이 소정의 이퀄라이즈 전압 Veq로 설정된다. 이 전압 Veq (> Vthl)은 제 1 레벨회로(620)에서는 논리고레벨 입력으로 간주되므로 P신호는 논리저레벨이 된다. 한편 동 전압 Veq(< Vthh)는 제 2 레벨회로(630)에서는 논리저레벨 입력으로 간주되므로 Q신호는 논리고레벨이 된다. 또 래치(650)의 출력전압, 즉 출력단자 ROUT의 전압이 논리저레벨로 초기화된다. 계속해서 RST신호가 논리저레벨로 내려간 후 클록신호의 전송이 시작된다. 이 시점에서는 이퀄라이즈 스위치(614)가 비도통상태에 있고, 또 래치(650)가 논리저레벨 출력을 유지하고 있다.

우선 송신회로(500)의 입력 클록신호가 논리저레벨로부터 논리고레벨로 천이된 경우의 각부의 동작을 설명하기로 한다. 입력 클록신호가 상승천이하면 일정 기간만큼 천이검출회로(510) 중의 NAND 게이트(512)의 출력이 논리저레벨이 되고, 제 1 송신스위치(523)가 도통상태가 된다. 따라서 이 시점까지 프리차지된 제 1 송신 커패시터(521)의 전압에 따른 양의 미소한 전압변화가 신호선(30)에 생긴다. 즉 신호선(30)의 전압이 Veq로부터 Veq+△V로 변화한다. 여기에서 △V는 상기 종래예의 신호선 전압진폭(Vdd/2)보다 작은 전압진폭이다. CMOS 인버터(616)는 신호선(30)의 양의 미소한 전압변화를 이득 G( = -5 ∼ -1000)에서 증폭한다. 즉 CMOS 인버터(616)의 출력단의 전압이 Veq로부터 Veq-G△V를 향하여 변화한다. 여기에서 제 1 송신 커패시터(521)로부터 신호선(30)으로 공급된 전하의 거의 모두가 수신 커패시터(611)로 급속히 이동한다. 제 1 레벨회로(620)는 CMOS 인버터(616)의 출력단의 음의 전압변화를 검출하여 p신호를 논리고레벨로 변화시킨다. 제 2 레벨회로(630)는 논리고레벨의 Q신호를 유지한다. 따라서 래치(650)는 출력단자 ROUT를 논리고레벨로 변화시킨다. 즉 입력 클록신호의 상승천이에 응답하여, 출력 클록신호의 상승천이가 생긴다. 한편 이퀄라이즈 제어회로(640)는 입력 클록신호의 하강천이에 대비하여 이퀄라이즈 스위치(614)를 일정 기간만큼 도통하게 한다. 그 결과, 신호선(30) 및 수신회로(600)가 초기 상태로 되돌아간다. 단 래치(650)는 논리고레벨 출력을 유지하고 있다. 한편 송신회로(500)에서는 프리디스차지 스위치(532)가 제 2 송신 커패시터(531)에 Vss 전원선의 전압을 설정한다.

다음으로, 송신회로(500)의 입력 클록신호가 논리고레벨에서 논리저레벨로 천이한 경우의 각부의 동작을 설명하기로 한다. 입력 클록신호가 하강천이를 하면 일정 기간만큼 천이검출회로(510) 중의 NOR 게이트(513)의 출력이 논리고레벨이 되고, 제 2 송신스위치(533)가 도통상태로 된다. 따라서 이 시점까지 프리디스차지된 제 2 송신 커패시터(531)의 전압에 따른 음의 미소한 전압변화가 신호선(30)에 생긴다. 즉 신호선(30)의 전압이 Veq에서 Veq-△V로 변화한다. CMOS 인버터(616)는 신호선(30)의 음의 미소한 전압변화를 이득 G에서 증폭한다. 즉 CMOS 인버터(616)의 출력단의 전압이 Veq에서 Veq+G△V로 향하여 급속히 변화한다. 제 2 레벨회로(630)는 CMOS 인버터(616)의 출력단의 양의 전압변화를 검출하여 Q신호를 논리저레벨로 변화시킨다. 제 1 레벨회로(620)는 논리저레벨의 P신호를 유지한다. 따라서 래치(650)는 출력단자 ROUT를 논리저레벨로 변화시킨다. 즉 입력 클록신호의 하강천이에 응답하여 출력 클록신호의 하강천이가 생긴다. 한편 이퀄라이즈 제어회로(640)는 입력 클록신호의 상승천이에 대비하여 이퀄라이즈 스위치(614)를 일정 기간만큼 도통시킨다. 그 결과, 신호선(30) 및 수신회로(600)가 초기 상태로 되돌아간다. 래치(650)는 논리저레벨 출력을 유지하고 있다. 한편 송신회로(500)에서는 프리차지 스위치(522)가 제 1 송신 커패시터(521)에 Vdd 전원선의 전압을 설정한다. 이하 같은 동작을 반복함으로써 신호전송이 달성된다.

이상과 같이 도 8 ∼ 도 10의 신호전송회로에 의하면, 입력 클록신호가 신호선(30) 상의 소진폭신호로 변환되므로 도 1의 경우와 같은 고속전송, 저소비전력 등의 효과를 얻을 수 있다. 회로블록 BK61, BK62, BK63 중 어느 하나를 기점으로 하여 또 다른 회로블록으로 같은 방법으로 클록신호를 분배하는 것도 가능하다. 단 전원 노이즈 및 누화의 영향을 완화시키기 위해 상기 비동기형 송신회로(500) 및 수신회로(600)는 각 회로블록의 가장자리 근방에 설치하는 것이 좋다. 또 클록신호 이외의 디지털신호의 전송에 도 8∼도 10의 비동기형 구성을 이용할 수도 있다.

도 11은 본 발명에 관한 비동기형 신호전송회로의 다른 구성예를 도시한다. 도 11의 신호전송회로는 제 1 회로블록 BK70으로부터 공통의 신호선(30)을 통해 제 2 회로블록군 BK81, BK82, BK83의 각각으로 클록(CLK)신호를 전송ㆍ분배하기 위한 신호전송회로이다. BK70은 도 1 중의 송신회로(100)를 구비하고, BK81, BK82, BK83은 도 10의 수신회로(600)를 구비하고 있다. 단 BK70에서의 송신회로(100)의 입력단자 TIN은 Vdd 전원선에 접속되어 있다. 또 BK81, BK82, BK83의 각각의 출력 클록신호는 COUT 단자로부터 얻어지게 되어 있다.

도 11의 신호전송회로에서는 초기동작시에 논리고레벨의 RST 신호가 각 수신회로(600)에 입력된다. 이것에 응답하여 각각의 수신회로(600)에서 이퀄라이즈 스위치(614)가 도통상태로 된다. 이 결과 CMOS 인버터(616)의 입력단과 출력단이 단락되고, 신호선(30) 및 CMOS 인버터(616)의 입력단 및 출력단의 각각의 전압이 소정의 이퀄라이즈 전압 Veq로 설정된다. 이 전압 Veq(> Vthl)는 제 1 레벨회로(620)에서는 논리고레벨 입력으로 간주되므로 P신호 즉 COUT 단자의 출력전압은 논리저레벨이 된다. 계속해서 RST신호가 논리저레벨로 내려간 후 클록신호의 전송이 시작된다. 이 시점에서는 이퀄라이즈 스위치(614)가 비도통상태에 있고, COUT 단자가 논리저레벨 출력을 유지하고 있다.

한편 송신회로(100)의 입력단자 TIN의 전압은 항상 논리고전압(Vdd)에 고정되어 있다. 따라서 각 전송기간(CLK = L의 기간)에서는 신호선(30)의 전압이 Veq에서 Veq+△V로 변화된다. 여기에서 △V는 상기 종래예의 신호선 전압진폭(Vdd/2)보다 작은 전압진폭이다. 신호선(30)의 이 전압변화는 도 11 중의 각 수신회로(600)에서의 CMOS 인버터(616)(도 10 참조)의 출력단에서, Veq로부터 Veq-G△V로의 변화가 되어 나타난다. 따라서 제 1 레벨회로(620)는 CMOS 인버터(616)의 출력단의 음의 전압변화를 검출하여 P신호를 논리고레벨로 변화시킨다. 즉 입력 클록신호의 하강천이에 응답하여 COUT 단자가 출력 클록신호의 상승천이가 생긴다. 한편 이퀄라이즈 제어회로(640)는 입력 클록신호의 다음 하강천이에 대비하여 이퀄라이즈 스위치(614)를 일정 기간만큼 도통시킨다. 그 결과 신호선(30) 및 수신회로(600)가 초기상태로 되돌아간다. 따라서 COUT 단자의 출력 클록신호의 하강천이가 얻어진 다.

이상과 같이 도 11의 신호전송회로에 의해서도 입력 클록신호가 신호선(30) 상의 소진폭신호로 변환되므로 도 1의 경우와 같은 고속전송, 저소비전력 등의 효과가 얻어진다. 또 송신회로(100)의 입력단자 TIN의 전압을 논리저전압(Vss)에 고정하고, 또 각 수신회로(600) 중의 제 2 레벨회로(630)의 Q신호 또는 그 반전신호를 COUT 단자로부터 출력하도록 해도 된다.

이상 설명한 바와 같이 본 발명에 의하면, 송신 커패시터와 수신 커패시터 사이의 효율적인 전하의 수수를 실현함으로써 신호선의 전압진폭을 저감하였으므로 큰 부하용량을 갖는 신호선을 통해 디지털신호를 전송하기 위한 신호전송회로에서 고속전송 및 저소비전력을 실현할 수 있다.

Claims

준비기간을 나타내는 제 1 논리레벨과, 전송기간을 나타내는 제 2 논리레벨을 반복하여 나타내는 클록신호에 동기하여, 디지털신호를 제 1 회로블록으로부터 제 2 회로블록으로 신호선을 통해 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록은,

송신 커패시터와,

준비기간마다 주어진 입력 디지털신호의 논리레벨에 따른 전압을 상기 송신 커패시터에 설정하기 위한 입력스위치와,

전송기간마다 직전의 준비기간 중에 설정된 상기 송신 커패시터의 전압에 따른 미소한 전압 변화를 상기 신호선에 생기게 하기 위한 송신스위치를 갖는 송신회로를 구비하며,

상기 제 2 회로블록은,

상기 신호선에 접속된 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

준비기간마다 상기 신호선의 전압을 소정의 전압으로 설정하도록 상기 인버터의 입력단과 출력단을 단락시키기 위한 이퀄라이즈 스위치와,

전송기간마다 상기 인버터의 출력단의 전압을 논리증폭하여 얻은 출력 디지털신호를 공급하기 위한 래치를 갖는 수신회로를 구비하는 것을 특징으로 신호전송회로.
준비기간을 나타내는 제 1 논리레벨과, 전송기간을 나타내는 제 2 논리레벨을 반복하여 나타내는 클록신호에 동기하여, 디지털신호를 제 1 회로블록으로부터 제 2 회로블록으로 신호선을 통해 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록은,

송신 커패시터와,

준비기간마다 주어진 입력 디지털신호의 논리레벨에 따른 전압을 상기 송신 커패시터에 설정하기 위한 입력스위치와,

전송기간마다 직전의 준비기간 중에 설정된 상기 송신 커패시터의 전압에 따른 미소한 전압변화를 상기 신호선에 생기게 하기 위한 송신스위치를 갖는 송신회로를 구비하며,

상기 제 2 회로블록은,

상기 신호선에 접속된 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

준비기간마다 상기 신호선의 전압을 소정의 전압으로 설정하도록 상기 인버터의 입력단과 출력단을 단락시키기 위한 이퀄라이즈 스위치와,

준비기간마다 직전의 전송기간에 얻어진 출력 디지털신호를 유지하기 위한 래치를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.
준비기간을 나타내는 제 1 논리레벨과, 전송기간을 나타내는 제 2 논리레벨 을 반복하여 나타내는 클록신호에 동기하여, 디지털신호를 제 1 회로블록으로부터 제 2 회로블록으로 신호선을 통해 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록은,

송신 커패시터와,

준비기간마다 주어진 입력 디지털신호의 논리레벨에 따른 전압을 상기 송신 커패시터에 설정하기 위한 입력스위치와,

전송기간마다 직전의 준비기간 중에 설정된 상기 송신 커패시터의 전압에 따른 미소한 전압 변화를 상기 신호선에 생기게 하기 위한 송신스위치를 갖는 송신회로를 구비하며,

상기 제 2 회로블록은,

상기 신호선에 접속된 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

준비기간마다 상기 신호선의 전압을 소정의 전압으로 설정하도록 상기 인버터의 입력단과 출력단을 단락시키기 위한 이퀄라이즈 스위치와,

각 전송기간에서는 상기 인버터의 출력단의 전압을 논리증폭하여 얻은 출력디지털신호를 공급하고, 또 각 준비기간에서는 직전의 전송기간에 얻어진 상기 출력 디지털 신호를 유지하기 위한 래치를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.
준비기간을 나타내는 제 1의 논리레벨과, 전송기간을 나타내는 제 2 논리레벨을 반복하여 나타내는 클록신호에 동기하여, 디지털신호를 제 1 회로블록으로부터 제 2 회로블록으로 신호선을 통해 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록은,

송신 커패시터와,

준비기간마다 주어진 입력 디지털신호의 논리레벨에 따른 전압을 상기 송신 커패시터에 설정하도록 각 준비기간에서는 상기 입력 디지털신호를 상기 송신 커패시터로 공급하는 도통상태가 되고, 또 각 전송기간에서는 비도통상태가 되도록 구성된 입력스위치와,

전송기간마다 직전의 준비기간 중에 설정된 상기 송신 커패시터의 전압에 따른 미소한 전압변화를 상기 신호선에 생기게 하도록 각 전송기간에서는 상기 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되고, 또 각 준비기간에서는 비도통상태가 되도록 구성된 송신스위치를 갖는 송신회로를 구비하며,

상기 제 2 회로블록은,

상기 신호선에 접속된 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

준비기간마다 상기 신호선 및 상기 인버터의 입력단 및 출력단의 각각의 전압을 소정의 이퀄라이즈 전압으로 설정하도록 각 준비기간에서는 상기 인버터의 입력단과 출력단을 단락시키는 도통상태가 되고, 또 각 전송기간에서는 상기 신호선의 미소한 전압변화를 증폭하는 상기 인버터의 동작을 허용하여 상기 수신 커패시터를 충방전시키는 비도통상태가 되도록 구성된 이퀄라이즈 스위치와,

각 전송기간에서는 상기 인버터의 출력단의 전압을 논리증폭하여 얻은 출력디지털신호를 공급하고, 또 각 준비기간에서는 직전의 전송기간에 얻어진 상기 출력 디지털신호를 유지하기 위한 래치를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.
제 4항에 있어서,

상기 준비기간마다 상기 이퀄라이즈 전압의 설정이 완료된 후에는 상기 인버터를 전원선으로부터 잘라내기 위한 컷오프 스위치를 추가로 구비하는 것을 특징으로 하는 신호전송회로.
제 4항에 있어서,

상기 전송기간마다 상기 인버터의 출력단의 전압이 확정된 후에는 상기 인버터를 전원선으로부터 잘라내기 위한 컷오프 스위치를 추가로 구비하는 것을 특징으로 하는 신호전송회로.
준비기간을 나타내는 제 1 논리레벨과, 전송기간을 나타내는 제 2 논리레벨을 반복하여 나타내는 클록신호에 동기하여, 제 1 회로블록군 중 어느 하나로부터 공통의 신호선을 통해 제 2 회로블록으로 디지털신호를 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록군의 각각은,

송신 커패시터와,

준비기간마다 주어진 입력 디지털신호의 논리레벨에 따른 전압을 상기 송신 커패시터에 설정하도록 각 준비기간에서는 상기 입력 디지털신호를 상기 송신 커패시터로 공급하는 도통상태가 되고, 각 전송기간에서는 비도통상태가 되도록 구성된 입력스위치와,

전송기간마다 직전의 준비기간 중에 설정된 상기 송신 커패시터의 전압에 따른 미소한 전압변화를 상기 신호선에 생기게 하도록 각 전송기간에서는 상기 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되고, 각 준비기간에서는 비도통상태가 되도록 구성된 송신스위치와,

대응하는 선택신호가 활성화된 경우에는 상기 입력스위치 및 상기 송신스위치의 각각의 상태를 상기 클록신호에 응답하여 변화시키고, 상기 선택신호가 비활성화된 경우에는 상기 입력스위치 및 상기 송신스위치의 각각의 상태를 고정하기 위한 논리회로를 갖는 송신회로를 구비하며,

상기 제 2 회로블록은,

상기 신호선에 접속된 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

준비기간마다 상기 신호선과 상기 인버터의 입력단 및 출력단의 각각의 전압을 소정의 이퀄라이즈 전압으로 설정하도록 각 준비기간에서는 상기 인버터의 입력단과 출력단을 단락시키는 도통상태가 되고, 각 전송기간에서는 상기 신호선의 미소한 전압변화를 증폭하는 상기 인버터의 동작을 허용하여 상기 수신 커패시터를 충방전시키는 비도통상태가 되도록 구성된 이퀄라이즈 스위치와,

각 전송기간에서는 상기 인버터의 출력단의 전압을 논리증폭하여 얻은 출력디지털신호를 공급하고, 각 준비기간에서는 직전의 전송기간에 얻어진 상기 출력 디지털신호를 유지하기 위한 래치를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.
준비기간을 나타내는 제 1 논리레벨과, 전송기간을 나타내는 제 2 논리레벨을 반복하여 나타내는 클록신호에 동기하여, 제 1 회로블록으로부터 공통의 신호선을 통해 제 2 회로블록군 중 어느 하나로 디지털신호를 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록은,

송신 커패시터와,

준비기간마다 주어진 입력 디지털신호의 논리레벨에 따른 전압을 상기 송신 커패시터에 설정하도록 각 준비기간에서는 상기 입력 디지털신호를 상기 송신 커패시터로 공급하는 도통상태가 되고, 각 전송기간에서는 비도통상태가 되도록 구성된 입력스위치와,

전송기간마다 직전의 준비기간 중에 설정된 상기 송신 커패시터의 전압에 따라 미소한 전압변화를 상기 신호선에 생기게 하도록 각 전송기간에서는 상기 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되고, 각 준비기간에서는 비도통상태가 되도록 구성된 송신스위치를 갖는 송신회로를 구비하며,

상기 제 2 회로블록군의 각각은,

상기 신호선에 접속된 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

준비기간마다 상기 신호선 및 상기 인버터의 입력단 및 출력단의 각각의 전압을 소정의 이퀄라이즈 전압으로 설정하도록 각 준비기간에서는 상기 인버터의 입력단과 출력단을 단락시키는 도통상태가 되고, 각 전송기간에서는 상기 신호선의 미소한 전압변화를 증폭하는 상기 인버터의 동작을 허용하여 상기 수신 커패시터를 충방전시키는 비도통상태가 되도록 구성된 이퀄라이즈 스위치와,

각 전송기간에서는 상기 인버터의 출력단의 전압을 논리증폭하여 얻은 출력 디지털신호를 공급하고, 각 준비기간에서는 직전의 전송기간에 얻어진 상기 출력 디지털신호를 유지하기 위한 래치와,

대응하는 선택신호가 활성화된 경우에는 상기 이퀄라이즈 스위치의 상태를 상기 클록신호에 응답하여 변화시키고, 상기 선택신호가 비활성화된 경우에는 상기 이퀄라이즈 스위치를 비도통상태로 고정하기 위한 논리회로를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.
준비기간을 나타내는 제 1 논리레벨과, 전송기간을 나타내는 제 2 논리레벨을 반복하여 나타내는 클록신호에 동기하여, 제 1 회로블록군으로부터 공통의 신호선을 통해 제 2 회로블록으로, 상기 제 1 회로블록군의 각각에 주어진 디지털신호에 기초하는 논리연산결과를 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록군의 각각은,

송신 커패시터와,

준비기간마다 소정의 논리전압을 상기 송신 커패시터에 설정하도록 각 준비기간에서는 상기 논리전압을 상기 송신 커패시터로 공급하는 도통상태가 되고, 각 전송기간에서는 비도통상태가 되도록 구성된 입력스위치와,

전송기간마다 직전의 준비기간 중에 설정된 상기 송신 커패시터의 전압에 따른 미세한 전압변화를 상기 신호선에 생기게 하도록 각 전송기간에서는 상기 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되고, 또 각 준비기간에서는 비도통상태가 되도록 구성된 송신스위치와,

대응하는 입력 디지털신호가 활성화된 경우에는 상기 입력스위치 및 상기 송신스위치의 각각의 상태를 상기 클록신호에 응답하여 변화시키고, 상기 입력 디지털신호가 비활성화된 경우에는 상기 입력스위치 및 상기 송신스위치의 각각의 상태를 고정하기 위한 논리회로를 갖는 송신회로를 구비하며,

상기 제 2 회로블록은,

상기 신호선에 접속된 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

준비기간마다 상기 신호선과 상기 인버터의 입력단 및 출력단의 각각의 전압을 소정의 이퀄라이즈 전압으로 설정하도록 각 준비기간에서는 상기 인버터의 입력단과 출력단을 단락시키는 도통상태가 되고, 각 전송기간에서는 상기 신호선이 미세한 전압변화를 증폭하는 상기 인버터의 동작을 허용하여 상기 수신 커패시터를 충방전시키는 비도통상태가 되도록 구성된 이퀄라이즈 스위치와,

각 전송기간에서는 상기 논리연산결과를 나타내는 출력 디지털신호를 얻을 수 있도록 상기 이퀄라이즈 전압과는 다른 논리임계값 전압으로 논리판정을 행하여 상기 인버터 출력단의 전압을 증폭하고, 각 준비기간에서는 직전의 전송기간에 얻어진 상기 출력 디지털신호를 유지하기 위한 래치를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.
제 1 회로블록으로부터 제 2 회로블록으로 신호선을 통해 디지털신호를 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록은,

상기 신호선으로 논리레벨이 높은 출력을 하기 위한 고레벨기간과, 상기 신호선으로 논리레벨이 낮은 출력을 하기 위한 저레벨기간을 검지하도록, 주어진 입력 디지털신호의 논리레벨의 천이를 순차적으로 검출하기 위한 천이검출회로와,

제 1 및 제 2 송신 커패시터와,

저레벨기간마다 소정의 논리고전압을 상기 제 1 송신 커패시터에 설정하기 위한 프리차지 스위치와,

고레벨기간마다 직전의 저레벨기간 중에 설정된 상기 제 1 송신 커패시터의 전압에 따른 미소한 전압변화를 상기 신호선에 생기게 하기 위한 제 1 송신스위치와,

고레벨기간마다 소정의 논리저전압을 상기 제 2 송신 커패시터에 설정하기 위한 프리디스차지 스위치와,

저레벨기간마다 직전의 고레벨기간 중에 설정된 상기 제 2 송신 커패시터의 전압에 따른 미소한 전압변화를 상기 신호선에 생기게 하기 위한 제 2 송신스위치를 갖는 송신회로를 구비하며,

상기 제 2 회로블록은,

상기 신호선의 미소한 전압변화를 증폭하기 위한 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 이퀄라이즈 스위치와,

상기 인버터의 출력단의 전압으로부터 상기 신호선의 양의 미소한 전압변화를 검출했을 때 제 1 검출신호를 공급하기 위한 제 1 레벨회로와,

상기 인버터의 출력단의 전압으로부터 상기 신호선의 음의 미소한 전압변화를 검출했을 때 제 2 검출신호를 공급하기 위한 제 2 레벨회로와,

상기 제 1 및 제 2 검출신호에 따라 상기 입력 디지털신호의 논리레벨에 따른 논리레벨을 갖는 출력 디지털신호를 공급하기 위한 출력회로와,

상기 제 1 검출신호 또는 상기 제 2 검출신호가 공급된 후에 일정 기간만큼 상기 신호선의 전압을 소정의 전압으로 설정하도록 상기 이퀄라이즈 스위치를 도통상태로 하게 하기 위한 이퀄라이즈 제어회로를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.
제 1 회로블록으로부터 제 2 회로블록으로 신호선을 통해 디지털신호를 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록은,

상기 신호선으로 논리레벨이 높은 출력을 하기 위한 고레벨기간과, 상기 신호선으로 논리레벨이 낮은 출력을 하기 위한 저레벨기간을 검지하도록, 주어진 입력 디지털신호의 논리레벨의 천이를 순차적으로 검출하기 위한 천이검출회로와,

제 1 및 제 2 송신 커패시터와,

저레벨기간마다 소정의 논리고전압을 상기 제 1 송신 커패시터에 설정하도록, 각 저레벨기간에서는 상기 논리고전압을 상기 제 1 송신 커패시터로 공급하는 도통상태가 되고, 또 각 고레벨기간에서는 비도통상태가 되도록 구성된 프리차지 스위치와,

고레벨기간마다 직전의 저레벨기간 중에 설정된 상기 제 1 송신 커패시터의 전압에 따른 양의 미소한 전압변화를 상기 신호선에 생기게 하도록 각 고레벨기간의 개시시각부터 일정 기간만큼 상기 제 1 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되도록 구성된 제 1 송신스위치와,

고레벨기간마다 소정의 논리저전압을 상기 제 2 송신 커패시터에 설정하도록, 각 고레벨기간에서는 상기 논리저전압을 상기 제 2 송신 커패시터로 공급하는 도통상태가 되고, 각 저레벨기간에서는 비도통상태가 되도록 구성된 프리디스차지 스위치와,

저레벨기간마다 직전의 고레벨기간 중에 설정된 상기 제 2 송신 커패시터의 전압에 따른 음의 미소한 전압변화를 상기 신호선에 생기게 하도록 각 저레벨기간의 개시시각부터 일정 기간만큼 상기 제 2 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되도록 구성된 제 2 송신스위치를 갖는 송신회로를 구비하며,

상기 제 2 회로블록은,

상기 신호선의 미소한 전압변화를 증폭하기 위한 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 이퀄라이즈 스위치와,

상기 인버터의 출력단의 전압으로부터 상기 신호선의 양의 미소한 전압변화를 검출했을 때 제 1 검출신호를 공급하기 위한 제 1 레벨회로와,

상기 인버터의 출력단의 전압으로부터 상기 신호선의 음의 미소한 전압변화를 검출한 때에 제 2 검출신호를 공급하기 위한 제 2 레벨회로와,

상기 입력 디지털신호의 논리레벨에 따른 논리레벨을 갖는 출력 디지털신호를 공급하도록 상기 제 1 및 제 2 검출신호에 따라 세트 및 리세트되는 래치와,

상기 제 1 검출신호 또는 상기 제 2 검출신호가 공급된 후에 일정 기간만큼 상기 신호선과 상기 인버터의 입력단 및 출력단의 각각의 전압을 소정의 이퀄라이즈 전압으로 설정하도록 상기 이퀄라이즈 스위치를 도통상태로 하게 하고, 그 밖의 기간에는 상기 신호선의 미소한 전압변화를 증폭하는 상기 인버터의 동작을 허용하여 상기 수신 커패시터를 충방전시키도록 상기 이퀄라이즈 스위치를 비도통상태로 하게 하기 위한 이퀄라이즈 제어회로를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.
제 11항에 있어서,

상기 제 1 레벨회로는 상기 이퀄라이즈 전압보다 낮은 논리임계값 전압을 갖는 인버터로 구성되고, 상기 제 2 레벨회로는 상기 이퀄라이즈 전압보다 높은 논리임계값 전압을 갖는 인버터로 구성되는 것을 특징으로 하는 신호전송회로.
제 11항에 있어서,

상기 수신회로는 상기 이퀄라이즈 스위치를 강제적으로 도통상태로 하게 하기 위한 리세트신호의 입력단자를 추가로 갖는 것을 특징으로 하는 신호전송회로.
디지털신호를 신호선으로 송신하는 송신회로에 있어서,

상기 신호선으로 논리레벨이 높은 출력을 하기 위한 고레벨기간과, 상기 신호선으로 논리레벨이 낮은 출력을 하기 위한 저레벨기간을 검지하도록 주어진 입력 디지털신호의 논리레벨의 천이를 순차적으로 검출하기 위한 천이검출회로와,

제 1 및 제 2 송신 커패시터와,

저레벨기간마다 소정의 논리고전압을 상기 제 1 송신 커패시터에 설정하도록 각 저레벨기간에서는 상기 논리고전압을 상기 제 1 송신 커패시터로 공급하는 도통상태가 되고, 또 각 고레벨기간에서는 비도통상태가 되도록 구성된 프리차지 스위치와,

고레벨기간마다 직전의 저레벨기간 중에 설정된 상기 제 1 송신 커패시터의 전압에 따른 양의 미소한 전압변화를 상기 신호선에 생기게 하도록, 각 고레벨기간 의 개시시각부터 일정 기간만큼 상기 제 1 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되도록 구성된 제 1 송신스위치와,

고레벨기간마다 소정의 논리저전압을 상기 제 2 송신 커패시터에 설정하도록 각 고레벨기간에서는 상기 논리저전압을 상기 제 2 송신 커패시터로 공급하는 도통상태가 되고, 또 각 저레벨기간에서는 비도통상태가 되도록 구성된 프리디스차지 스위치와, .

저레벨기간마다 직전의 고레벨기간 중에 설정된 상기 제 2 송신 커패시터의 전압에 따른 음의 미소한 전압변화를 상기 신호선에 생기게 하도록, 각 저레벨기간의 개시시각부터 일정 기간만큼 상기 제 2 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되도록 구성된 제 2 송신스위치를 구비하는 것을 특징으로 하는 송신회로.
디지털신호를 신호선으로부터 수신하는 수신회로에 있어서,

상기 신호선의 미소한 전압변화를 증폭하기 위한 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 이퀄라이즈 스위치와,

상기 인버터의 출력단의 전압으로부터 상기 신호선의 양의 미소한 전압변화를 검출했을 때 제 1 검출신호를 공급하기 위한 제 1 레벨회로와,

상기 인버터의 출력단의 전압으로부터 상기 신호선의 음의 미소한 전압변화를 검출했을 때 제 2 검출신호를 공급하기 위한 제 2 레벨회로와,

상기 입력 디지털신호의 논리레벨에 따른 논리레벨을 갖는 출력 디지털신호를 공급하도록 상기 제 1 및 제 2 검출신호에 따라 세트 및 리세트되는 래치와,

상기 제 1 검출신호 또는 상기 제 2 검출신호가 공급된 후에 일정 기간만큼 상기 신호선과 상기 인버터의 입력단 및 출력단의 각각의 전압을 소정의 이퀄라이즈 전압으로 설정하도록 상기 이퀄라이즈 스위치를 도통상태로 하게 하고, 그 밖의 기간에는 상기 신호선의 미소한 전압변화를 증폭하는 상기 인버터의 동작을 허용하여 상기 수신 커패시터를 충방전시키도록 상기 이퀄라이즈 스위치를 비도통상태로 하게 하기 위한 이퀄라이즈 제어회로를 구비하는 것을 특징으로 하는 수신회로.
제 1 회로블록으로부터 공통의 신호선을 통해 제 2 회로블록군의 각각으로 클록신호를 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록은,

상기 신호선으로 논리레벨이 높은 출력을 하기 위한 고레벨기간과, 상기 신호선으로 논리레벨이 낮은 출력을 하기 위한 저레벨기간을 검지하도록, 주어진 입력 클록신호의 논리레벨의 천이를 순차적으로 검출하기 위한 천이검출회로와,

제 1 및 제 2 송신 커패시터와,

저레벨기간마다 소정의 논리고전압을 상기 제 1 송신 커패시터에 설정하도록 각 저레벨기간에서는 상기 논리고전압을 상기 제 1 송신 커패시터로 공급하는 도통상태가 되고, 각 고레벨기간에서는 비도통상태가 되도록 구성된 프리차지 스위치와,

고레벨기간마다 직전의 저레벨기간 중에 설정된 상기 제 1 송신 커패시터의 전압에 따른 양의 미소한 전압 변화를 상기 신호선에 생기게 하도록 각 고레벨기간의 개시시각부터 일정 기간만큼 상기 제 1 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되도록 구성된 제 1 송신스위치와,

고레벨기간마다 소정의 논리저전압을 상기 제 2 송신 커패시터에 설정하도록 각 고레벨기간에서는 상기 논리저전압을 상기 제 2 송신 커패시터로 공급하는 도통상태가 되고, 또 각 저레벨기간에서는 비도통상태가 되도록 구성된 프리디스차지 스위치와,

저레벨기간마다 직전의 고레벨기간 중에 설정된 상기 제 2 송신 커패시터의 전압에 따른 음의 미소한 전압변화를 상기 신호선에 생기게 하도록 각 저레벨기간의 개시시각부터 일정 기간만큼 상기 제 2 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되도록 구성된 제 2 송신스위치를 갖는 송신회로를 구비하며,

상기 제 2 회로블록군의 각각은,

상기 신호선의 미소한 전압변화를 증폭하기 위한 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 수신 커패시터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 이퀄라이즈 스위치와,

상기 인버터의 출력단의 전압으로부터 상기 신호선의 양의 미소한 전압변화를 검출했을 때 제 1 검출신호를 공급하기 위한 제 1 레벨회로와,

상기 인버터의 출력단의 전압으로부터 상기 신호선의 음의 미소한 전압변화를 검출했을 때 제 2 검출신호를 공급하기 위한 제 2 레벨회로와,

상기 입력 클록신호의 논리레벨에 따른 논리레벨을 갖는 출력 클록신호를 공급하도록 상기 제 1 및 제 2 검출신호에 따라 세트 및 리세트되는 래치와,

상기 제 1 검출신호 또는 상기 제 2 검출신호가 공급된 후에 일정 기간만큼 상기 신호선 및 상기 인버터의 입력단 및 출력단의 각각의 전압을 소정의 이퀄라이즈 전압으로 설정하도록 상기 이퀄라이즈 스위치를 도통상태로 하게 하고, 그 밖의 기간에는 상기 신호선의 미소한 전압변화를 증폭하는 상기 인버터의 동작을 허용하여 상기 수신 커패시터를 충방전시키도록 상기 이퀄라이즈 스위치를 비도통상태로 하게 하기 위한 이퀄라이즈 제어회로를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.
제 1 회로블록으로부터 공통의 신호선을 통해 제 2 회로블록군의 각각으로 클록신호를 전송하기 위한 신호전송회로에 있어서,

상기 제 1 회로블록은,

송신 커패시터와,

주어진 입력 클록신호가 제 1 논리레벨을 나타내는 준비기간마다 소정의 논리전압을 상기 송신 커패시터에 설정하도록 각 준비기간에서는 상기 논리전압을 상기 송신 커패시터로 공급하는 도통상태가 되고, 또 상기 입력 클록신호가 제 2 논리레벨을 나타내는 각 전송기간에서는 비도통상태가 되도록 구성된 입력스위치와,

전송기간마다 직전의 준비기간 중에 설정된 상기 송신 커패시터의 전압에 따른 미소한 전압변화를 상기 신호선에 생기게 하도록, 각 전송기간에서는 상기 송신 커패시터를 상기 신호선에 접속하는 도통상태가 되고, 각 준비기간에서는 비도통상태가 되도록 구성된 송신스위치를 갖는 송신회로를 구비하며,

상기 제 2 회로블록군의 각각은,

상기 신호선의 미소한 전압변화를 증폭하기 위한 인버터와,

상기 인버터의 입력단과 출력단 사이에 삽입되는 수신 커패시터와,

상기 인버터의 입력단과 출력단 사이에 삽입된 이퀄라이즈 스위치와,

상기 인버터의 출력단의 전압으로부터 상기 신호선의 미소한 전압변화를 검출했을 때 출력 클록신호의 펄스를 공급하기 위한 레벨회로와,

상기 신호선의 미소한 전압변화가 검출된 후에 일정 기간만큼 상기 신호선 및 상기 인버터의 입력단 및 출력단의 각각의 전압을 소정의 이퀄라이즈 전압으로 설정하도록 상기 이퀄라이즈 스위치를 도통상태로 하고, 그 밖의 기간에는 상기 신호선의 미소한 전압변화를 증폭하는 상기 인버터의 동작을 허용하여 상기 수신 커패시터를 충방전시키도록 상기 이퀄라이즈 스위치를 비도통상태로 하게 하기 위한 이퀄라이즈 제어회로를 갖는 수신회로를 구비하는 것을 특징으로 하는 신호전송회로.