JP2001144599A

JP2001144599A - 信号伝送回路

Info

Publication number: JP2001144599A
Application number: JP32506299A
Authority: JP
Inventors: Keiichi Kusumoto; 馨一楠本; Toshiyuki Moriwaki; 俊幸森脇; Tsuguyasu Hatsuda; 次康初田; Tetsuro Toubo; 哲朗當房
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-11-16
Filing date: 1999-11-16
Publication date: 2001-05-25
Anticipated expiration: 2019-11-16
Also published as: JP3481176B2; EP1102446A2; US7369618B2; US20050207504A1; US6922443B1; EP1102446A3; KR100634661B1; KR20010060330A

Abstract

(57)【要約】【課題】大きい負荷容量の信号線を介してデジタル信
号を高速伝送する。【解決手段】各々準備期間及び伝送期間を表すＨ及び
Ｌレベルを繰り返すクロック信号に同期して信号伝送を
する。送信回路１００は、送信キャパシタ１０１と、準
備期間毎に入力デジタル信号に応じた電圧を送信キャパ
シタに設定する入力スイッチ１０２と、伝送期間毎に送
信キャパシタの電圧に応じた微小な電圧変化を信号線３
０に生じさせる送信スイッチ１０３とを有する。受信回
路２００は、ＣＭＯＳ構成のインバータ３０５と、該イ
ンバータの入力端と出力端との間に介挿された受信キャ
パシタ２０１と、準備期間毎に信号線の電圧を所定の電
圧に設定するようにインバータの入力端と出力端とを短
絡させるイコライズスイッチ２０４と、各伝送期間では
インバータの出力端の電圧を論理増幅して出力デジタル
信号を供給し、かつ各準備期間では出力を保持するラッ
チ３１０とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル回路の設
計技術に関し、特に信号伝送の高速化技術及び回路の低
消費電力化技術に関するものである。

【０００２】

【従来の技術】マルチメディア時代にあって、据え置き
型の機器ではより高速動作性能が、携帯型の機器ではよ
り低消費電力化が求められている。それに伴い半導体集
積回路の高速化、低消費電力化に対する要求はますます
大きくなっている。一方、半導体プロセスの微細化及び
配線の多層化に伴い、配線の寄生素子が設計に与える影
響は非常に大きくなってきている。例えば、メタル配線
の薄膜化に伴う配線抵抗値及び配線インダクタンス値の
増大や、配線ピッチの縮小に伴う配線容量値の増大によ
り、半導体集積回路の高速化、低消費電力化が阻害され
る状況が発生している。

【０００３】特開平２−２８５７１１号公報には、デジ
タル信号の伝送のための信号伝送回路が開示されてい
る。これは、大きい負荷容量を有する信号線の高速駆動
を実現するために、信号線の電圧を論理高電圧（Ｖdd）
と論理低電圧（Ｖss）との中間電圧に設定したうえで、
当該信号線をインバータで論理高電圧又は論理低電圧に
駆動するものである。

【０００４】

【発明が解決しようとする課題】上記従来の信号伝送回
路では、信号線の電圧振幅（Ｖss＝０とすると電圧振幅
はＶdd／２である。）が大きいので、当該信号線の中間
電圧への設定に要する時間が長くなり、かつ消費電力が
大きくなる。

【０００５】本発明の目的は、大きい負荷容量を有する
信号線を介してデジタル信号を伝送するための信号伝送
回路において、高速伝送及び低消費電力を実現すること
を実現することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る信号伝送回路は、同期型又は非同期型
の信号伝送回路において、送信キャパシタと受信キャパ
シタとの間の効率的な電荷の授受を実現することによ
り、信号線の電圧振幅を低減することとしたものであ
る。

【０００７】具体的に説明すると、本発明に係る第１の
信号伝送回路は、準備期間を表す第１の論理レベルと、
伝送期間を表す第２の論理レベルとを繰り返し呈するク
ロック信号に同期して、デジタル信号を第１の回路ブロ
ックから第２の回路ブロックへ信号線を介して伝送する
ための同期型信号伝送回路である。しかも、第１の回路
ブロックは、送信キャパシタと、準備期間毎に与えられ
た入力デジタル信号の論理レベルに応じた電圧を前記送
信キャパシタに設定するように、各準備期間では前記入
力デジタル信号を前記送信キャパシタへ供給する導通状
態となり、かつ各伝送期間では非導通状態となるように
構成された入力スイッチと、伝送期間毎に直前の準備期
間のうちに設定された前記送信キャパシタの電圧に応じ
た微小な電圧変化を前記信号線に生じさせるように、各
伝送期間では前記送信キャパシタを前記信号線に接続す
る導通状態となり、かつ各準備期間では非導通状態とな
るように構成された送信スイッチとを有する送信回路を
備える。また、第２の回路ブロックは、前記信号線に接
続されたインバータと、該インバータの入力端と出力端
との間に介挿された受信キャパシタと、準備期間毎に前
記信号線並びに前記インバータの入力端及び出力端の各
々の電圧を所定のイコライズ電圧に設定するように、各
準備期間では前記インバータの入力端と出力端とを短絡
させる導通状態となり、かつ各伝送期間では前記信号線
の微小な電圧変化を増幅する前記インバータの動作を許
容して前記受信キャパシタを充放電させる非導通状態と
なるように構成されたイコライズスイッチと、各伝送期
間では前記インバータの出力端の電圧を論理増幅して得
た出力デジタル信号を供給し、かつ各準備期間では直前
の伝送期間に得られた前記出力デジタル信号を保持する
ためのラッチとを有する受信回路を備えたものである。

【０００８】また、本発明に係る第２の信号伝送回路
は、第１の回路ブロックから第２の回路ブロックへ信号
線を介してデジタル信号を伝送するための非同期型信号
伝送回路である。しかも、第１の回路ブロックは、前記
信号線へ論理高レベルの出力をすべき高レベル期間と、
前記信号線へ論理低レベルの出力をすべき低レベル期間
とを検知するように、与えられた入力デジタル信号の論
理レベルの遷移を逐次検出するための遷移検出回路と、
第１及び第２の送信キャパシタと、低レベル期間毎に所
定の論理高電圧を前記第１の送信キャパシタに設定する
ように、各低レベル期間では前記論理高電圧を前記第１
の送信キャパシタへ供給する導通状態となり、かつ各高
レベル期間では非導通状態となるように構成されたプリ
チャージスイッチと、高レベル期間毎に直前の低レベル
期間のうちに設定された前記第１の送信キャパシタの電
圧に応じた正の微小な電圧変化を前記信号線に生じさせ
るように、各高レベル期間の開始時刻から一定の期間だ
け前記第１の送信キャパシタを前記信号線に接続する導
通状態となるように構成された第１の送信スイッチと、
高レベル期間毎に所定の論理低電圧を前記第２の送信キ
ャパシタに設定するように、各高レベル期間では前記論
理低電圧を前記第２の送信キャパシタへ供給する導通状
態となり、かつ各低レベル期間では非導通状態となるよ
うに構成されたプリディスチャージスイッチと、低レベ
ル期間毎に直前の高レベル期間のうちに設定された前記
第２の送信キャパシタの電圧に応じた負の微小な電圧変
化を前記信号線に生じさせるように、各低レベル期間の
開始時刻から一定の期間だけ前記第２の送信キャパシタ
を前記信号線に接続する導通状態となるように構成され
た第２の送信スイッチとを有する送信回路を備える。ま
た、第２の回路ブロックは、前記信号線の微小な電圧変
化を増幅するためのインバータと、該インバータの入力
端と出力端との間に介挿された受信キャパシタと、前記
インバータの入力端と出力端との間に介挿されたイコラ
イズスイッチと、前記インバータの出力端の電圧から前
記信号線の正の微小な電圧変化を検出したときに第１の
検出信号を供給するための第１のレベル回路と、前記イ
ンバータの出力端の電圧から前記信号線の負の微小な電
圧変化を検出したときに第２の検出信号を供給するため
の第２のレベル回路と、前記入力デジタル信号の論理レ
ベルに応じた論理レベルを有する出力デジタル信号を供
給するように、前記第１及び第２の検出信号に応じてセ
ット及びリセットされるラッチと、前記第１の検出信号
又は前記第２の検出信号が供給された後に一定の期間だ
け前記信号線並びに前記インバータの入力端及び出力端
の各々の電圧を所定のイコライズ電圧に設定するように
前記イコライズスイッチを導通状態にさせ、その他の期
間では前記信号線の微小な電圧変化を増幅する前記イン
バータの動作を許容して前記受信キャパシタを充放電さ
せるように前記イコライズスイッチを非導通状態にさせ
るためのイコライズ制御回路とを有する受信回路を備え
たものである。

【０００９】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態について説明する。

【００１０】図１は、本発明に係る同期型信号伝送回路
の構成例を示している。図１の信号伝送回路は、クロッ
ク（ＣＬＫ）信号に同期して、第１の回路ブロックＢＫ
１から第２の回路ブロックＢＫ２へ信号線３０を介して
デジタル信号を伝送するための回路である。両回路ブロ
ックＢＫ１，ＢＫ２は、同一の半導体集積回路の中にあ
ってもよいし、各々異なる半導体集積回路の中にあって
もよい。信号線３０は、配線抵抗Ｒと配線容量Ｃとの組
み合わせに係る等価回路で図示されている。なお、以下
の説明では、ＣＬＫ信号の論理高レベル（Ｈレベル）及
び論理低レベル（Ｌレベル）がそれぞれ準備期間及び伝
送期間を表すものとする。ここに、準備期間は信号伝送
の準備のための期間を、伝送期間は信号伝送の実行のた
めの期間をそれぞれ意味する。

【００１１】第１の回路ブロックＢＫ１は、送信すべき
デジタル信号を当該回路ブロックＢＫ１の内部から受け
取るための入力端子ＴＩＮと、信号線３０に接続された
出力端子ＴＯＵＴとを有する送信回路１００を備えてい
る。この送信回路１００は、送信キャパシタ１０１と、
入力スイッチ１０２と、送信スイッチ１０３と、インバ
ータ１０４とで構成されている。入力スイッチ１０２
は、各準備期間（ＣＬＫ＝Ｈの期間）では入力デジタル
信号を送信キャパシタ１０１へ供給する導通状態とな
り、かつ各伝送期間（ＣＬＫ＝Ｌの期間）では非導通状
態となるように構成されている。つまり、準備期間毎
に、与えられた入力デジタル信号の論理レベルに応じた
電圧が送信キャパシタ１０１に設定される。送信スイッ
チ１０３は、各伝送期間（ＣＬＫ＝Ｌの期間）では送信
キャパシタ１０１を信号線３０に接続する導通状態とな
り、かつ各準備期間（ＣＬＫ＝Ｈの期間）では非導通状
態となるように構成されている。つまり、伝送期間毎
に、直前の準備期間のうちに設定された送信キャパシタ
１０１の電圧に応じた微小な電圧変化が信号線３０に生
じるようになっている。

【００１２】第２の回路ブロックＢＫ２は、信号線３０
に接続された入力端子ＲＩＮと、受信したデジタル信号
を当該回路ブロックＢＫ２の内部へ供給するための出力
端子ＲＯＵＴとを有する受信回路２００を備えている。
この受信回路２００は、ＣＭＯＳ構成のインバータ３０
５を有する増幅回路３００と、ラッチ３１０とで構成さ
れている。２０１は受信キャパシタ、２０４はイコライ
ズスイッチである。インバータ３０５は、Ｖdd電源線と
Ｖss電源線との間に介挿されたＰチャネルＭＯＳトラン
ジスタ２０２及びＮチャネルＭＯＳトランジスタ２０３
で構成され、入力端が信号線３０に接続されている。受
信キャパシタ２０１及びイコライズスイッチ２０４は、
それぞれインバータ３０５の入力端と出力端との間に介
挿されている。イコライズスイッチ２０４は、各準備期
間（ＣＬＫ＝Ｈの期間）ではインバータ３０５の入力端
と出力端とを短絡させる導通状態となり、かつ各伝送期
間（ＣＬＫ＝Ｌの期間）では信号線３０の微小な電圧変
化を増幅するインバータ３０５の動作を許容して受信キ
ャパシタ２０１を充放電させる非導通状態となるように
構成されている。準備期間毎にイコライズスイッチ２０
４が導通することにより、信号線３０並びにインバータ
３０５の入力端及び出力端の各々の電圧は、準備期間毎
に所定のイコライズ電圧Ｖeqに設定される。ここに、Ｖ
eqはインバータ３０５の入出力特性に応じて決まる電圧
である。ラッチ３１０は、各伝送期間（ＣＬＫ＝Ｌの期
間）ではインバータ３０５の出力端の電圧を論理増幅し
て得た出力デジタル信号を供給し、かつ各準備期間（Ｃ
ＬＫ＝Ｈの期間）では直前の伝送期間に得られた出力デ
ジタル信号を保持するように、例えば、２個のスイッチ
２０５，２０８と、３個のインバータ２０６，２０７，
２０９とで構成される。なお、受信キャパシタ２０１
は、ＣＭＯＳインバータ３０５を構成する両トランジス
タ２０２，２０３の各々のゲート・ドレイン間の寄生容
量によって実現してもよい。

【００１３】図１の信号伝送回路によれば、準備期間毎
に、受信回路２００の中のイコライズスイッチ２０４の
はたらきにより、信号線３０の電圧がイコライズ電圧Ｖ
eqに設定される。しかも、ある準備期間について考える
と、この期間に送信回路１００に与えられた入力デジタ
ル信号の論理レベルに応じた量の電荷が送信キャパシタ
１０１に蓄積される。次の伝送期間における信号線３０
の電圧は、直前の準備期間のうちに送信キャパシタ１０
１に蓄積された電荷の量に応じて、イコライズ電圧Ｖeq
から＋ΔＶ又は−ΔＶだけ微小に変化する。ここに、Δ
Ｖは上記従来例の信号線電圧振幅（Ｖdd／２）より小さ
い電圧振幅である。つまり、図１の構成によれば、入力
デジタル信号が信号線３０上の小振幅信号に変換される
ので、高速伝送及び低消費電力を実現することができ
る。

【００１４】ここで、インバータ３０５の電圧利得をＧ
（＝−５〜−１０００）とすると、入力端子ＲＩＮから
見た受信回路２００の入力容量値は、受信キャパシタ２
０１の実際の容量値の（１−Ｇ）倍になるので、送信キ
ャパシタ１０１の容量値よりも、また配線容量Ｃの合計
値よりもかなり大きくすることができる。したがって、
伝送期間毎に送信キャパシタ１０１から信号線３０へ供
給された電荷のほとんど全てが受信キャパシタ２０１へ
移動する。

【００１５】送信キャパシタ１０１の容量値は、小さい
値に設定される。伝送期間における送信回路１００の充
放電の時定数は、送信キャパシタ１０１の容量値と、送
信スイッチ１０３のオン抵抗値との積により決まるか
ら、非常に小さい。したがって、送信キャパシタ１０１
から受信キャパシタ２０１へ電荷が急速に移動する。し
かも、送信信号のエネルギーが小さいので、信号線３０
にインダクタンス成分が含まれている場合でも、信号の
反射を起こすことがほとんどない。加えて、送信キャパ
シタ１０１の容量値が小さいので、電源インダクタンス
や配線インダクタンスの影響を受けにくいという効果も
ある。

【００１６】なお、図１の送信回路１００及び受信回路
２００は、１個のマスタスレーブ型フリップフロップを
構成するものとみなすことができる。つまり、長配線
（信号線３０）をマスタラッチ（送信回路１００）とス
レーブラッチ（受信回路２００）との間に配置すること
によって、該長配線をインバータで駆動する場合に比べ
て消費電力を削減できる。信号線３０に複数の受信回路
２００を接続することも可能である。

【００１７】図２は、図１中の受信回路２００の変形例
を示している。図２の受信回路２００ａは、準備期間
（ＣＬＫ＝Ｈの期間）毎にＣＭＯＳインバータ３０５に
よるイコライズ電圧Ｖeqの設定が完了した後に当該ＣＭ
ＯＳインバータ３０５をＶss電源線から切り離すための
カットオフスイッチ２１０を備えている。図２中のイン
バータ２１１は、ＣＬＫ信号を遅延させるための遅延回
路を構成している。

【００１８】各準備期間においてイコライズスイッチ２
０４が導通状態になると、ＣＭＯＳインバータ３０５の
入力端と出力端とが短絡される結果、当該入力端及び出
力端の電圧が所定のイコライズ電圧Ｖeq（Ｖss＝０とす
ると、例えばＶeq＝Ｖdd／２である。）に設定される。
この状態では、ＣＭＯＳインバータ３０５を構成するＰ
チャネルＭＯＳトランジスタ２０２及びＮチャネルＭＯ
Ｓトランジスタ２０３がともにターンオンしているの
で、Ｖdd電源線からＣＭＯＳインバータ３０５を通して
Ｖss電源線へ貫通電流が流れる。この貫通電流は、イコ
ライズ電圧Ｖeqの設定完了後は不要である。したがっ
て、ＣＬＫ信号の立ち上がり遷移の時刻から一定の時間
が経過した後に、カットオフスイッチ２１０がＣＭＯＳ
インバータ３０５の貫通電流を遮断する。これにより、
受信回路２００ａの消費電力が低減される。

【００１９】図３は、図１中の受信回路２００の他の変
形例を示している。図３の受信回路２００ｂは、準備期
間（ＣＬＫ＝Ｈの期間）毎にＣＭＯＳインバータ３０５
によるイコライズ電圧Ｖeqの設定が完了した後に当該Ｃ
ＭＯＳインバータ３０５をＶss電源線から切り離すため
の第１のカットオフスイッチ２１２と、伝送期間（ＣＬ
Ｋ＝Ｌの期間）毎にＣＭＯＳインバータ３０５の出力端
の電圧が確定した後に当該ＣＭＯＳインバータ３０５を
Ｖss電源線から切り離すための第２のカットオフスイッ
チ２１３とを備えている。これら第１及び第２のカット
オフスイッチ２１２，２１３を制御するための信号は、
３個のインバータ２１４，２１５，２１８と、１個のＮ
ＯＲゲート２１６と、１個のＮＡＮＤゲート２１７とに
より、ＣＬＫ信号から生成される。

【００２０】第１のカットオフスイッチ２１２は、各準
備期間において、図２中のカットオフスイッチ２１０と
同様に、ＣＬＫ信号の立ち上がり遷移の時刻から一定の
時間が経過した後にＣＭＯＳインバータ３０５の貫通電
流を遮断する。

【００２１】図３によれば、各伝送期間においてイコラ
イズスイッチ２０４が非導通状態になると、ＣＭＯＳイ
ンバータ３０５は入力端子ＲＩＮの微小な電圧変化を増
幅する。この場合の入力端子ＲＩＮの電圧はＶeq＋ΔＶ
又はＶeq−ΔＶであって、ΔＶは微小な電圧振幅であ
る。この状態でも、ＣＭＯＳインバータ３０５を構成す
るＰチャネルＭＯＳトランジスタ２０２及びＮチャネル
ＭＯＳトランジスタ２０３がともにターンオンしている
ので、Ｖdd電源線からＣＭＯＳインバータ３０５を通し
てＶss電源線へ貫通電流が流れる。この貫通電流は、当
該ＣＭＯＳインバータ３０５の出力端の電圧が確定した
後は不要である。したがって、ＣＬＫ信号の立ち下がり
遷移の時刻から一定の時間が経過した後に、第２のカッ
トオフスイッチ２１３がＣＭＯＳインバータ３０５の貫
通電流を遮断する。これにより、受信回路２００ｂの消
費電力が更に低減される。しかも、各伝送期間において
Ｖdd電源線及びＶss電源線から混入するノイズに対する
耐性が向上する。

【００２２】図４は、本発明に係る同期型信号伝送回路
の他の構成例を示している。図４の信号伝送回路は、ク
ロック（ＣＬＫ）信号に同期して、第１の回路ブロック
群ＢＫ１１，ＢＫ１２，ＢＫ１３のうちのいずれかから
共通の信号線３０を介して第２の回路ブロック群ＢＫ２
１，ＢＫ２２，ＢＫ２３のうちのいずれかへデジタル信
号を伝送するための信号伝送回路である。ＢＫ１１，Ｂ
Ｋ１２，ＢＫ１３は同一構成の送信回路１００ａを、Ｂ
Ｋ２１，ＢＫ２２，ＢＫ２３は同一構成の受信回路２０
０ｃをそれぞれ備えている。ＢＫ１１，ＢＫ１２，ＢＫ
１３の送信回路１００ａの各々は、入力デジタル信号Ｔ
Ｄ１１，ＴＤ１２，ＴＤ１３を受け取るための入力端子
ＴＩＮと、選択信号ＴＳ１，ＴＳ２，ＴＳ３を受け取る
ための選択端子ＴＳＥＬと、信号線３０に接続された出
力端子ＴＯＵＴとを有する。ＢＫ２１，ＢＫ２２，ＢＫ
２３の受信回路２００ｃの各々は、信号線３０に接続さ
れた入力端子ＲＩＮと、選択信号ＲＳ１，ＲＳ２，ＲＳ
３を受け取るための選択端子ＲＳＥＬと、出力デジタル
信号ＲＤ２１，ＲＤ２２，ＲＤ２３を供給するための出
力端子ＲＯＵＴとを有する。なお、全ての送信回路１０
０ａ及び全ての受信回路２００ｃに、共通のＣＬＫ信号
が分配される。

【００２３】図５は、図４中の送信回路１００ａの内部
構成を示している。図５の送信回路１００ａは、選択端
子ＴＳＥＬに与えられた選択信号が活性化された場合
（例えば、ＴＳ１＝Ｈの場合）には入力スイッチ１０２
及び送信スイッチ１０３の各々の状態をＣＬＫ信号に応
答して変化させ、かつ同選択信号が非活性化された場合
（例えば、ＴＳ１＝Ｌの場合）には入力スイッチ１０２
及び送信スイッチ１０３の各々の状態を固定するための
論理回路１０５を有する点で、図１中の送信回路１００
と異なる。図５中の１０６は、論理回路１０５を構成す
るＮＡＮＤゲートの出力を反転するためのインバータで
ある。図示の例では、非選択の場合に、入力スイッチ１
０２が非導通状態に、出力スイッチ１０３が導通状態に
それぞれ固定される。ただし、非選択の場合に、入力ス
イッチ１０２を導通状態に、出力スイッチ１０３を非導
通状態にそれぞれ固定することとしてもよい。

【００２４】図６は、図４中の受信回路２００ｃの内部
構成を示している。図６の受信回路２００ｃは、選択端
子ＲＳＥＬに与えられた選択信号が活性化された場合
（例えば、ＲＳ１＝Ｈの場合）にはイコライズスイッチ
２０４の状態をＣＬＫ信号に応答して変化させ、かつ同
選択信号が非活性化された場合（例えば、ＲＳ１＝Ｌの
場合）にはイコライズスイッチ２０４を非導通状態に固
定するための論理回路２１９を有する点で、図１中の受
信回路２００と異なる。図６中の２２０は、論理回路２
１９を構成するＮＡＮＤゲートの出力を反転するための
インバータである。図示の例では、非選択の場合に、イ
コライズスイッチ２０４が非導通状態に固定されるとと
もに、ラッチ３１０の２個のスイッチ２０５，２０８が
それぞれ導通状態及び非導通状態に固定される。

【００２５】図４〜図６の信号伝送回路によれば、送信
側の回路ブロックと受信側の回路ブロックとを任意に指
定できる。例えば、ＢＫ１１からＢＫ２３へデジタル信
号を伝送する場合には、ＴＳ１＝ＲＳ３＝ＨかつＴＳ２
＝ＴＳ３＝ＲＳ１＝ＲＳ２＝Ｌの設定がなされる。この
とき、ＢＫ１１の送信回路１００ａとＢＫ２３の受信回
路２００ｃとの間で、図１の場合と同様の小振幅信号伝
送が達成される。この際、信号線３０の電圧は、いずれ
の回路ブロック間の信号伝送でもＶeqからＶeq＋ΔＶ又
はＶeq−ΔＶへと微小に変化する。

【００２６】図７は、本発明に係る同期型信号伝送回路
の更に他の構成例を示している。図７の信号伝送回路
は、クロック（ＣＬＫ）信号に同期して、第１の回路ブ
ロック群ＢＫ３１，ＢＫ３２，ＢＫ３３から共通の信号
線３０を介して第２の回路ブロックＢＫ４１へ、第１の
回路ブロック群ＢＫ３１，ＢＫ３２，ＢＫ３３の各々に
与えられたデジタル信号ＴＤ３１，ＴＤ３２，ＴＤ３３
に基づく論理演算結果を伝送するための信号伝送回路で
ある。ＢＫ３１，ＢＫ３２，ＢＫ３３は図５の送信回路
１００ａを、ＢＫ４１は図１中の受信回路２００をそれ
ぞれ備えている。ただし、ＢＫ３１，ＢＫ３２，ＢＫ３
３の送信回路１００ａの各々は、対応するデジタル信号
ＴＤ３１，ＴＤ３２，ＴＤ３３を選択端子ＴＳＥＬに受
け取り、かつ入力端子ＴＩＮがＶdd電源線に接続される
ように構成されている。ＲＤ４１は、論理演算結果を表
す出力デジタル信号である。

【００２７】図７の構成によれば、各送信回路１００ａ
中の論理回路１０５（図５参照）は、選択端子ＴＳＥＬ
に与えられた入力デジタル信号が活性化された場合（例
えばＴＤ３１＝Ｈの場合）には入力スイッチ１０２及び
送信スイッチ１０３の各々の状態をＣＬＫ信号に応答し
て変化させ、かつ同デジタル信号が非活性化された場合
（例えばＴＤ３１＝Ｌの場合）には入力スイッチ１０２
及び送信スイッチ１０３の各々の状態を固定する。一
方、各送信回路１００ａの入力端子ＴＩＮの電圧は、常
に論理高電圧（Ｖdd）に固定されている。したがって、
ＴＤ３１，ＴＤ３２，ＴＤ３３のうちの１つが活性化さ
れた場合には信号線３０の電圧がＶeqからＶeq＋ΔＶへ
と変化し、２つが活性化された場合には同電圧がＶeqか
らＶeq＋２ΔＶへと変化し、３つが活性化された場合に
は同電圧がＶeqからＶeq＋３ΔＶへと変化する。信号線
３０のこれらの電圧変化は、図７中の受信回路２００に
おけるＣＭＯＳインバータ３０５（図１参照）の出力端
において、ＶeqからＶeq−ＧΔＶへの変化、ＶeqからＶ
eq−２ＧΔＶへの変化、ＶeqからＶeq−３ＧΔＶへの変
化となってそれぞれ現れる。したがって、ラッチ３１０
の中のインバータ２０６（図１参照）の論理しきい値電
圧をＶthとするとき、Ｖeq＜Ｖth＜Ｖeq−ＧΔＶならば
出力デジタル信号ＲＤ４１が３入力デジタル信号ＴＤ３
１，ＴＤ３２，ＴＤ３３の論理和演算の結果を、Ｖeq−
ＧΔＶ＜Ｖth＜Ｖeq−２ＧΔＶならば出力デジタル信号
ＲＤ４１が３入力デジタル信号ＴＤ３１，ＴＤ３２，Ｔ
Ｄ３３の多数決論理演算の結果を、Ｖeq−２ＧΔＶ＜Ｖ
th＜Ｖeq−３ＧΔＶならば出力デジタル信号ＲＤ４１が
３入力デジタル信号ＴＤ３１，ＴＤ３２，ＴＤ３３の論
理積演算の結果をそれぞれ表すこととなる。なお、各送
信回路１００ａの入力端子ＴＩＮの電圧を論理低電圧
（Ｖss）に固定し、かつ受信回路２００中のインバータ
２０６の論理しきい値電圧をＶeqより高く設定してもよ
い。

【００２８】図８は、本発明に係る非同期型信号伝送回
路の構成例を示している。図８の信号伝送回路は、第１
の回路ブロックＢＫ５０から共通の信号線３０を介して
第２の回路ブロック群ＢＫ６１，ＢＫ６２，ＢＫ６３の
各々へデジタル信号（ここではクロック信号ＣＬＫ）を
伝送・分配するための信号伝送回路である。これらの回
路ブロックＢＫ５０，ＢＫ６１，ＢＫ６２，ＢＫ６３
は、同一の半導体集積回路の中にあってもよいし、各々
異なる半導体集積回路の中にあってもよい。

【００２９】第１の回路ブロックＢＫ５０は、送信すべ
きクロック信号を当該回路ブロックＢＫ５０の内部から
受け取るための入力端子ＴＩＮと、信号線３０に接続さ
れた出力端子ＴＯＵＴとを有する送信回路５００を備え
ている。第２の回路ブロック群ＢＫ６１，ＢＫ６２，Ｂ
Ｋ６３の各々は、信号線３０に接続された入力端子ＲＩ
Ｎと、受信したクロック信号を各回路ブロックの内部へ
供給するための出力端子ＲＯＵＴと、リセット（ＲＳ
Ｔ）信号を受け取るための他の入力端子とを有する受信
回路６００を備えている。なお、各受信回路６００のＣ
ＯＵＴ端子については後述する。

【００３０】図９は、図８中の送信回路５００の内部構
成を示している。図９の送信回路５００は、遷移検出回
路５１０と、第１の送信キャパシタ５２１と、プリチャ
ージスイッチ５２２と、第１の送信スイッチ５２３と、
第２の送信キャパシタ５３１と、プリディスチャージス
イッチ５３２と、第２の送信スイッチ５３３と、２個の
インバータ５２４，５３４とで構成されている。

【００３１】遷移検出回路５１０は、入力端子ＴＩＮか
ら与えられた入力クロック（ＣＬＫ）信号の論理レベル
の遷移を逐次検出するための回路であって、出力端子Ｔ
ＯＵＴへ論理高レベルの出力をすべき高レベル期間（Ｃ
ＬＫ＝Ｈの期間）と、出力端子ＴＯＵＴへ論理低レベル
の出力をすべき低レベル期間（ＣＬＫ＝Ｌの期間）とを
検知するように、インバータ５１１と、ＮＡＮＤゲート
５１２と、ＮＯＲゲート５１３とで構成されている。Ｎ
ＡＮＤゲート５１２の出力は、ＣＬＫ信号の立ち上がり
遷移の時刻からインバータ５１１の遅延時間だけ、すな
わち各高レベル期間の開始時刻から一定の期間だけ、論
理低レベルになる。ＮＯＲゲート５１３の出力は、ＣＬ
Ｋ信号の立ち下がり遷移の時刻からインバータ５１１の
遅延時間だけ、すなわち各低レベル期間の開始時刻から
一定の期間だけ、論理高レベルになる。

【００３２】第１の送信キャパシタ５２１と、プリチャ
ージスイッチ５２２と、第１の送信スイッチ５２３と、
インバータ５２４とは、高レベル出力回路５２０を構成
している。プリチャージスイッチ５２２は、各低レベル
期間（ＣＬＫ＝Ｌの期間）ではＶdd電源線の論理高電圧
を第１の送信キャパシタ５２１へ供給する導通状態とな
り、かつ各高レベル期間（ＣＬＫ＝Ｈの期間）では非導
通状態となるように構成されている。つまり、低レベル
期間毎に、所定の論理高電圧が第１の送信キャパシタ５
２１に設定される。第１の送信スイッチ５２３は、各高
レベル期間（ＣＬＫ＝Ｈの期間）の開始時刻から一定の
期間だけ第１の送信キャパシタ５２１を出力端子ＴＯＵ
Ｔに接続する導通状態となるように構成されている。つ
まり、高レベル期間毎に、直前の低レベル期間のうちに
設定された第１の送信キャパシタ５２１の電圧に応じた
正の微小な電圧変化が信号線３０に生じるようになって
いる。

【００３３】第２の送信キャパシタ５３１と、プリディ
スチャージスイッチ５３２と、第２の送信スイッチ５３
３と、インバータ５３４とは、低レベル出力回路５３０
を構成している。プリディスチャージスイッチ５３２
は、各高レベル期間（ＣＬＫ＝Ｈの期間）ではＶss電源
線の論理低電圧を第２の送信キャパシタ５３１へ供給す
る導通状態となり、かつ各低レベル期間（ＣＬＫ＝Ｌの
期間）では非導通状態となるように構成されている。つ
まり、高レベル期間毎に、所定の論理低電圧が第２の送
信キャパシタ５３１に設定される。第２の送信スイッチ
５３３は、各低レベル期間（ＣＬＫ＝Ｌの期間）の開始
時刻から一定の期間だけ第２の送信キャパシタ５３１を
出力端子ＴＯＵＴに接続する導通状態となるように構成
されている。つまり、低レベル期間毎に、直前の高レベ
ル期間のうちに設定された第２の送信キャパシタ５３１
の電圧に応じた負の微小な電圧変化が信号線３０に生じ
るようになっている。

【００３４】図１０は、図８中の受信回路６００の内部
構成を示している。図１０の受信回路６００は、増幅回
路６１０と、第１のレベル回路６２０と、第２のレベル
回路６３０と、イコライズ制御回路６４０と、ラッチ６
５０とで構成されている。

【００３５】増幅回路６１０は、受信キャパシタ６１１
と、ＰチャネルＭＯＳトランジスタ６１２と、Ｎチャネ
ルＭＯＳトランジスタ６１３と、イコライズスイッチ６
１４と、インバータ６１５とで構成されている。Ｐチャ
ネルＭＯＳトランジスタ６１２及びＮチャネルＭＯＳト
ランジスタ６１３は、Ｖdd電源線とＶss電源線との間に
介挿されて、入力端子ＲＩＮの電圧変化、すなわち信号
線３０の微小な電圧変化を増幅するためのＣＭＯＳイン
バータ６１６を構成している。受信キャパシタ６１１及
びイコライズスイッチ６１４は、それぞれＣＭＯＳイン
バータ６１６の入力端と出力端との間に介挿されてい
る。イコライズスイッチ６１４が導通状態になると、信
号線３０並びにＣＭＯＳインバータ６１６の入力端及び
出力端の各々の電圧が所定のイコライズ電圧Ｖeqに設定
される。ここに、ＶeqはＣＭＯＳインバータ６１６の入
出力特性に応じて決まる電圧である。イコライズスイッ
チ６１４の非導通状態では、信号線３０の微小な電圧変
化を増幅するＣＭＯＳインバータ６１６の動作が許容さ
れて、受信キャパシタ６１１が充放電されるようになっ
ている。

【００３６】第１のレベル回路６２０は、信号線３０の
正の微小な電圧変化を検出したときに第１の検出信号
（正論理）Ｐを供給するための回路であって、Ｖdd電源
線とＶss電源線との間に介挿されたＰチャネルＭＯＳト
ランジスタ６２１及びＮチャネルＭＯＳトランジスタ６
２２で構成されている。これらのトランジスタ６２１，
６２２で構成されたインバータは、上記イコライズ電圧
Ｖeqより低い論理しきい値電圧Ｖthlを有し、ＣＭＯＳ
インバータ６１６の出力端の負の電圧変化を検出するこ
とにより、信号線３０の正の微小な電圧変化を検出する
ようになっている。

【００３７】第２のレベル回路６３０は、信号線３０の
負の微小な電圧変化を検出したときに第２の検出信号
（負論理）Ｑを供給するための回路であって、Ｖdd電源
線とＶss電源線との間に介挿されたＰチャネルＭＯＳト
ランジスタ６３１及びＮチャネルＭＯＳトランジスタ６
３２で構成されている。これらのトランジスタ６３１，
６３２で構成されたインバータは、上記イコライズ電圧
Ｖeqより高い論理しきい値電圧Ｖthhを有し、ＣＭＯＳ
インバータ６１６の出力端の正の電圧変化を検出するこ
とにより、信号線３０の負の微小な電圧変化を検出する
ようになっている。

【００３８】これら第１及び第２のレベル回路６２０，
６３０は、ＣＭＯＳインバータ６１６の構成を基にし
て、ＰチャネルＭＯＳトランジスタ６１２及びＮチャネ
ルＭＯＳトランジスタ６１３のゲート幅などを変更し、
電流利得係数を変更するなどすれば、構成可能である。

【００３９】ラッチ６５０は、前記入力クロック（ＣＬ
Ｋ）信号に対応する出力クロック信号を出力端子ＲＯＵ
Ｔへ供給するように第１及び第２の検出信号（Ｐ信号及
びＱ信号）に応じてセット及びリセットされる、いわゆ
るＲＳラッチであって、２個のＮＡＮＤゲート６５１，
６５２と、インバータ６５３とで構成されている。図示
の例では、Ｐ信号の立ち上がり遷移に応答して出力ＲＯ
ＵＴがセットされ、かつＱ信号の立ち下がり遷移に応答
して出力ＲＯＵＴがリセットされるようになっている。
なお、端子ＣＯＵＴには、Ｐ信号がそのまま出力され
る。

【００４０】イコライズ制御回路６４０は、論理高レベ
ルのＲＳＴ信号が入力されている間はイコライズスイッ
チ６１４を強制的に導通状態にさせ、またＰ信号（正論
理）又はＱ信号（負論理）が供給された後に一定の期間
だけイコライズスイッチ６１４を導通状態にさせ、その
他の期間ではイコライズスイッチ６１４を非導通状態に
させるための回路であって、３個のインバータ６４１，
６４３，６４６と、３個のＮＯＲゲート６４２，６４
４，６４５とで構成されている。また、このイコライズ
制御回路６４０は、論理高レベルのＲＳＴ信号が入力さ
れた際に出力ＲＯＵＴをリセットするための制御回路で
もある。なお、インバータ６４３は、ＮＯＲゲート６４
２の出力を遅延させるための遅延回路を構成している。

【００４１】図８〜図１０の信号伝送回路では、初期動
作時に論理高レベルのＲＳＴ信号が各受信回路６００に
入力される。これに応答して、受信回路６００の各々で
イコライズスイッチ６１４が導通状態にさせられる。こ
の結果、ＣＭＯＳインバータ６１６の入力端と出力端と
が短絡され、信号線３０並びにＣＭＯＳインバータ６１
６の入力端及び出力端の各々の電圧が所定のイコライズ
電圧Ｖeqに設定される。この電圧Ｖeq（＞Ｖthl）は第
１のレベル回路６２０では論理高レベル入力とみなされ
るので、Ｐ信号は論理低レベルになる。一方、同電圧Ｖ
eq（＜Ｖthh）は第２のレベル回路６３０では論理低レ
ベル入力とみなされるので、Ｑ信号は論理高レベルにな
る。また、ラッチ６５０の出力電圧、すなわち出力端子
ＲＯＵＴの電圧が論理低レベルに初期化される。続い
て、ＲＳＴ信号が論理低レベルに下げられた後、クロッ
ク信号の伝送が開始する。この時点では、イコライズス
イッチ６１４が非導通状態にあり、かつラッチ６５０が
論理低レベル出力を保持している。

【００４２】まず、送信回路５００の入力クロック信号
が論理低レベルから論理高レベルへ遷移した場合の各部
の動作を説明する。入力クロック信号が立ち上がり遷移
をすると、一定の期間だけ、遷移検出回路５１０の中の
ＮＡＮＤゲート５１２の出力が論理低レベルになり、第
１の送信スイッチ５２３が導通状態となる。したがっ
て、この時点までにプリチャージされた第１の送信キャ
パシタ５２１の電圧に応じた正の微小な電圧変化が、信
号線３０に生じる。つまり、信号線３０の電圧がＶeqか
らＶeq＋ΔＶに変化する。ここに、ΔＶは上記従来例の
信号線電圧振幅（Ｖdd／２）より小さい電圧振幅であ
る。ＣＭＯＳインバータ６１６は、信号線３０の正の微
小な電圧変化を利得Ｇ（＝−５〜−１０００）で増幅す
る。つまり、ＣＭＯＳインバータ６１６の出力端の電圧
がＶeqからＶeq−ＧΔＶへ向かって変化する。ここで、
第１の送信キャパシタ５２１から信号線３０へ供給され
た電荷のほとんど全てが、受信キャパシタ６１１へ急速
に移動する。第１のレベル回路６２０は、ＣＭＯＳイン
バータ６１６の出力端の負の電圧変化を検出して、Ｐ信
号を論理高レベルに変化させる。第２のレベル回路６３
０は、論理高レベルのＱ信号を保持する。したがって、
ラッチ６５０は、出力端子ＲＯＵＴを論理高レベルに変
化させる。つまり、入力クロック信号の立ち上がり遷移
に応答して、出力クロック信号の立ち上がり遷移が生じ
る。一方、イコライズ制御回路６４０は、入力クロック
信号の立ち下がり遷移に備えて、イコライズスイッチ６
１４を一定期間だけ導通させる。その結果、信号線３０
及び受信回路６００が初期状態に戻る。ただし、ラッチ
６５０は論理高レベル出力を保持している。一方、送信
回路５００では、プリディスチャージスイッチ５３２が
第２の送信キャパシタ５３１にＶss電源線の電圧を設定
する。

【００４３】次に、送信回路５００の入力クロック信号
が論理高レベルから論理低レベルへ遷移した場合の各部
の動作を説明する。入力クロック信号が立ち下がり遷移
をすると、一定の期間だけ、遷移検出回路５１０の中の
ＮＯＲゲート５１３の出力が論理高レベルになり、第２
の送信スイッチ５３３が導通状態となる。したがって、
この時点までにプリディスチャージされた第２の送信キ
ャパシタ５３１の電圧に応じた負の微小な電圧変化が、
信号線３０に生じる。つまり、信号線３０の電圧がＶeq
からＶeq−ΔＶに変化する。ＣＭＯＳインバータ６１６
は、信号線３０の負の微小な電圧変化を利得Ｇで増幅す
る。つまり、ＣＭＯＳインバータ６１６の出力端の電圧
がＶeqからＶeq＋ＧΔＶへ向かって急速に変化する。第
２のレベル回路６３０は、ＣＭＯＳインバータ６１６の
出力端の正の電圧変化を検出して、Ｑ信号を論理低レベ
ルに変化させる。第１のレベル回路６２０は、論理低レ
ベルのＰ信号を保持する。したがって、ラッチ６５０
は、出力端子ＲＯＵＴを論理低レベルに変化させる。つ
まり、入力クロック信号の立ち下がり遷移に応答して、
出力クロック信号の立ち下がり遷移が生じる。一方、イ
コライズ制御回路６４０は、入力クロック信号の立ち上
がり遷移に備えて、イコライズスイッチ６１４を一定期
間だけ導通させる。その結果、信号線３０及び受信回路
６００が初期状態に戻る。ラッチ６５０は論理低レベル
出力を保持している。一方、送信回路５００では、プリ
チャージスイッチ５２２が第１の送信キャパシタ５１１
にＶdd電源線の電圧を設定する。以下、同様の動作の繰
り返しにより信号伝送が達成される。

【００４４】以上のとおり、図８〜図１０の信号伝送回
路によれば、入力クロック信号が信号線３０上の小振幅
信号に変換されるので、図１の場合と同様の高速伝送、
低消費電力等の効果が得られる。回路ブロックＢＫ６
１，ＢＫ６２，ＢＫ６３のうちのいずれかを起点とし
て、更に他の回路ブロックへ同様の方法でクロック信号
を分配することも可能である。ただし、電源ノイズ及び
クロストークの影響を緩和するため、上記非同期型の送
信回路５００及び受信回路６００は、各回路ブロックの
周縁近傍に設けるのがよい。なお、クロック信号以外の
デジタル信号の伝送に図８〜図１０の非同期型構成を用
いることもできる。

【００４５】図１１は、本発明に係る非同期型信号伝送
回路の他の構成例を示している。図１１の信号伝送回路
は、第１の回路ブロックＢＫ７０から共通の信号線３０
を介して第２の回路ブロック群ＢＫ８１，ＢＫ８２，Ｂ
Ｋ８３の各々へクロック（ＣＬＫ）信号を伝送・分配す
るための信号伝送回路である。ＢＫ７０は図１中の送信
回路１００を、ＢＫ８１，ＢＫ８２，ＢＫ８３は図１０
の受信回路６００をそれぞれ備えている。ただし、ＢＫ
７０における送信回路１００の入力端子ＴＩＮはＶdd電
源線に接続されている。また、ＢＫ８１，ＢＫ８２，Ｂ
Ｋ８３の各々の出力クロック信号はＣＯＵＴ端子から得
られるようになっている。

【００４６】図１１の信号伝送回路では、初期動作時に
論理高レベルのＲＳＴ信号が各受信回路６００に入力さ
れる。これに応答して、受信回路６００の各々でイコラ
イズスイッチ６１４が導通状態にさせられる。この結
果、ＣＭＯＳインバータ６１６の入力端と出力端とが短
絡され、信号線３０並びにＣＭＯＳインバータ６１６の
入力端及び出力端の各々の電圧が所定のイコライズ電圧
Ｖeqに設定される。この電圧Ｖeq（＞Ｖthl）は第１の
レベル回路６２０では論理高レベル入力とみなされるの
で、Ｐ信号すなわちＣＯＵＴ端子の出力電圧は論理低レ
ベルになる。続いて、ＲＳＴ信号が論理低レベルに下げ
られた後、クロック信号の伝送が開始する。この時点で
は、イコライズスイッチ６１４が非導通状態にあり、か
つＣＯＵＴ端子が論理低レベル出力を保持している。

【００４７】一方、送信回路１００の入力端子ＴＩＮの
電圧は、常に論理高電圧（Ｖdd）に固定されている。し
たがって、各伝送期間（ＣＬＫ＝Ｌの期間）では、信号
線３０の電圧がＶeqからＶeq＋ΔＶへと変化する。ここ
に、ΔＶは上記従来例の信号線電圧振幅（Ｖdd／２）よ
り小さい電圧振幅である。信号線３０のこの電圧変化
は、図１１中の各受信回路６００におけるＣＭＯＳイン
バータ６１６（図１０参照）の出力端において、Ｖeqか
らＶeq−ＧΔＶへの変化となって現れる。したがって、
第１のレベル回路６２０は、ＣＭＯＳインバータ６１６
の出力端の負の電圧変化を検出して、Ｐ信号を論理高レ
ベルに変化させる。つまり、入力クロック信号の立ち下
がり遷移に応答して、ＣＯＵＴ端子の出力クロック信号
の立ち上がり遷移が生じる。一方、イコライズ制御回路
６４０は、入力クロック信号の次の立ち下がり遷移に備
えて、イコライズスイッチ６１４を一定期間だけ導通さ
せる。その結果、信号線３０及び受信回路６００が初期
状態に戻る。したがって、ＣＯＵＴ端子の出力クロック
信号の立ち下がり遷移が得られる。

【００４８】以上のとおり、図１１の信号伝送回路によ
っても、入力クロック信号が信号線３０上の小振幅信号
に変換されるので、図１の場合と同様の高速伝送、低消
費電力等の効果が得られる。なお、送信回路１００の入
力端子ＴＩＮの電圧を論理低電圧（Ｖss）に固定し、か
つ各受信回路６００中の第２のレベル回路６３０のＱ信
号又はその反転信号をＣＯＵＴ端子から出力するように
してもよい。

【００４９】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、送信キャパシタと受信キャパシタとの間の効率的な
電荷の授受を実現することにより信号線の電圧振幅を低
減したので、大きい負荷容量を有する信号線を介してデ
ジタル信号を伝送するための信号伝送回路において高速
伝送及び低消費電力を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る同期型信号伝送回路の構成例を示
す回路図である。

【図２】図１中の受信回路の変形例を示す回路図であ
る。

【図３】図１中の受信回路の他の変形例を示す回路図で
ある。

【図４】本発明に係る同期型信号伝送回路の他の構成例
を示すブロック図である。

【図５】図４中の送信回路の内部構成を示す回路図であ
る。

【図６】図４中の受信回路の内部構成を示す回路図であ
る。

【図７】本発明に係る同期型信号伝送回路の更に他の構
成例を示すブロック図である。

【図８】本発明に係る非同期型信号伝送回路の構成例を
示すブロック図である。

【図９】図８中の送信回路の内部構成を示す回路図であ
る。

【図１０】図８中の受信回路の内部構成を示す回路図で
ある。

【図１１】本発明に係る非同期型信号伝送回路の他の構
成例を示すブロック図である。

【符号の説明】

３０信号線１００，１００ａ送信回路１０１送信
キャパシタ１０２入力スイッチ１０３送信スイッチ
１０５論理回路２００，２００ａ，２００ｂ，２００
ｃ受信回路２０１受信キャパシタ２０４イコライ
ズスイッチ２１０，２１２，２１３カットオフスイッ
チ２１９論理回路３００増幅回路３０５ＣＭＯＳ
インバータ３１０ラッチ５００送信回路５１０遷
移検出回路５２０高レベル出力回路５２１第１の送
信キャパシタ５２２プリチャージスイッチ５２３第
１の送信スイッチ５３０低レベル出力回路５３１第
２の送信キャパシタ５３２プリディスチャージスイッ
チ５３３第２の送信スイッチ６００受信回路６１０
増幅回路６１１受信キャパシタ６１４イコライズ
スイッチ６１６ＣＭＯＳインバータ６２０第１のレ
ベル回路６３０第２のレベル回路６４０イコライズ
制御回路６５０ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者初田次康大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者當房哲朗大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5J056 AA01 AA05 BB02 BB16 BB17 CC19 CC20 DD28 DD29 DD51 EE03 EE07 EE13 FF01 FF08 GG09 5K029 AA11 AA13 CC01 DD03 GG07 HH01 HH26 JJ06 LL14

Claims

【特許請求の範囲】

【請求項１】準備期間を表す第１の論理レベルと、伝
送期間を表す第２の論理レベルとを繰り返し呈するクロ
ック信号に同期して、デジタル信号を第１の回路ブロッ
クから第２の回路ブロックへ信号線を介して伝送するた
めの信号伝送回路であって、前記第１の回路ブロック
は、送信キャパシタと、準備期間毎に与えられた入力デ
ジタル信号の論理レベルに応じた電圧を前記送信キャパ
シタに設定するように、各準備期間では前記入力デジタ
ル信号を前記送信キャパシタへ供給する導通状態とな
り、かつ各伝送期間では非導通状態となるように構成さ
れた入力スイッチと、伝送期間毎に直前の準備期間のう
ちに設定された前記送信キャパシタの電圧に応じた微小
な電圧変化を前記信号線に生じさせるように、各伝送期
間では前記送信キャパシタを前記信号線に接続する導通
状態となり、かつ各準備期間では非導通状態となるよう
に構成された送信スイッチとを有する送信回路を備え、
前記第２の回路ブロックは、前記信号線に接続されたイ
ンバータと、前記インバータの入力端と出力端との間に
介挿された受信キャパシタと、準備期間毎に前記信号線
並びに前記インバータの入力端及び出力端の各々の電圧
を所定のイコライズ電圧に設定するように、各準備期間
では前記インバータの入力端と出力端とを短絡させる導
通状態となり、かつ各伝送期間では前記信号線の微小な
電圧変化を増幅する前記インバータの動作を許容して前
記受信キャパシタを充放電させる非導通状態となるよう
に構成されたイコライズスイッチと、各伝送期間では前
記インバータの出力端の電圧を論理増幅して得た出力デ
ジタル信号を供給し、かつ各準備期間では直前の伝送期
間に得られた前記出力デジタル信号を保持するためのラ
ッチとを有する受信回路を備えたことを特徴とする信号
伝送回路。
【請求項２】請求項１記載の信号伝送回路において、
前記準備期間毎に前記イコライズ電圧の設定が完了した
後は前記インバータを電源線から切り離すためのカット
オフスイッチを更に備えたことを特徴とする信号伝送回
路。
【請求項３】請求項１記載の信号伝送回路において、
前記伝送期間毎に前記インバータの出力端の電圧が確定
した後は前記インバータを電源線から切り離すためのカ
ットオフスイッチを更に備えたことを特徴とする信号伝
送回路。
【請求項４】準備期間を表す第１の論理レベルと、伝
送期間を表す第２の論理レベルとを繰り返し呈するクロ
ック信号に同期して、第１の回路ブロック群のうちのい
ずれかから共通の信号線を介して第２の回路ブロックへ
デジタル信号を伝送するための信号伝送回路であって、
前記第１の回路ブロック群の各々は、送信キャパシタ
と、準備期間毎に与えられた入力デジタル信号の論理レ
ベルに応じた電圧を前記送信キャパシタに設定するよう
に、各準備期間では前記入力デジタル信号を前記送信キ
ャパシタへ供給する導通状態となり、かつ各伝送期間で
は非導通状態となるように構成された入力スイッチと、
伝送期間毎に直前の準備期間のうちに設定された前記送
信キャパシタの電圧に応じた微小な電圧変化を前記信号
線に生じさせるように、各伝送期間では前記送信キャパ
シタを前記信号線に接続する導通状態となり、かつ各準
備期間では非導通状態となるように構成された送信スイ
ッチと、対応する選択信号が活性化された場合には前記
入力スイッチ及び前記送信スイッチの各々の状態を前記
クロック信号に応答して変化させ、かつ前記選択信号が
非活性化された場合には前記入力スイッチ及び前記送信
スイッチの各々の状態を固定するための論理回路とを有
する送信回路を備え、前記第２の回路ブロックは、前記
信号線に接続されたインバータと、前記インバータの入
力端と出力端との間に介挿された受信キャパシタと、準
備期間毎に前記信号線並びに前記インバータの入力端及
び出力端の各々の電圧を所定のイコライズ電圧に設定す
るように、各準備期間では前記インバータの入力端と出
力端とを短絡させる導通状態となり、かつ各伝送期間で
は前記信号線の微小な電圧変化を増幅する前記インバー
タの動作を許容して前記受信キャパシタを充放電させる
非導通状態となるように構成されたイコライズスイッチ
と、各伝送期間では前記インバータの出力端の電圧を論
理増幅して得た出力デジタル信号を供給し、かつ各準備
期間では直前の伝送期間に得られた前記出力デジタル信
号を保持するためのラッチとを有する受信回路を備えた
ことを特徴とする信号伝送回路。
【請求項５】準備期間を表す第１の論理レベルと、伝
送期間を表す第２の論理レベルとを繰り返し呈するクロ
ック信号に同期して、第１の回路ブロックから共通の信
号線を介して第２の回路ブロック群のうちのいずれかへ
デジタル信号を伝送するための信号伝送回路であって、
前記第１の回路ブロックは、送信キャパシタと、準備期
間毎に与えられた入力デジタル信号の論理レベルに応じ
た電圧を前記送信キャパシタに設定するように、各準備
期間では前記入力デジタル信号を前記送信キャパシタへ
供給する導通状態となり、かつ各伝送期間では非導通状
態となるように構成された入力スイッチと、伝送期間毎
に直前の準備期間のうちに設定された前記送信キャパシ
タの電圧に応じた微小な電圧変化を前記信号線に生じさ
せるように、各伝送期間では前記送信キャパシタを前記
信号線に接続する導通状態となり、かつ各準備期間では
非導通状態となるように構成された送信スイッチとを有
する送信回路を備え、前記第２の回路ブロック群の各々
は、前記信号線に接続されたインバータと、前記インバ
ータの入力端と出力端との間に介挿された受信キャパシ
タと、準備期間毎に前記信号線並びに前記インバータの
入力端及び出力端の各々の電圧を所定のイコライズ電圧
に設定するように、各準備期間では前記インバータの入
力端と出力端とを短絡させる導通状態となり、かつ各伝
送期間では前記信号線の微小な電圧変化を増幅する前記
インバータの動作を許容して前記受信キャパシタを充放
電させる非導通状態となるように構成されたイコライズ
スイッチと、各伝送期間では前記インバータの出力端の
電圧を論理増幅して得た出力デジタル信号を供給し、か
つ各準備期間では直前の伝送期間に得られた前記出力デ
ジタル信号を保持するためのラッチと、対応する選択信
号が活性化された場合には前記イコライズスイッチの状
態を前記クロック信号に応答して変化させ、かつ前記選
択信号が非活性化された場合には前記イコライズスイッ
チを非導通状態に固定するための論理回路とを有する受
信回路を備えたことを特徴とする信号伝送回路。
【請求項６】準備期間を表す第１の論理レベルと、伝
送期間を表す第２の論理レベルとを繰り返し呈するクロ
ック信号に同期して、第１の回路ブロック群から共通の
信号線を介して第２の回路ブロックへ、前記第１の回路
ブロック群の各々に与えられたデジタル信号に基づく論
理演算結果を伝送するための信号伝送回路であって、前
記第１の回路ブロック群の各々は、送信キャパシタと、
準備期間毎に所定の論理電圧を前記送信キャパシタに設
定するように、各準備期間では前記論理電圧を前記送信
キャパシタへ供給する導通状態となり、かつ各伝送期間
では非導通状態となるように構成された入力スイッチ
と、伝送期間毎に直前の準備期間のうちに設定された前
記送信キャパシタの電圧に応じた微小な電圧変化を前記
信号線に生じさせるように、各伝送期間では前記送信キ
ャパシタを前記信号線に接続する導通状態となり、かつ
各準備期間では非導通状態となるように構成された送信
スイッチと、対応する入力デジタル信号が活性化された
場合には前記入力スイッチ及び前記送信スイッチの各々
の状態を前記クロック信号に応答して変化させ、かつ前
記入力デジタル信号が非活性化された場合には前記入力
スイッチ及び前記送信スイッチの各々の状態を固定する
ための論理回路とを有する送信回路を備え、前記第２の
回路ブロックは、前記信号線に接続されたインバータ
と、前記インバータの入力端と出力端との間に介挿され
た受信キャパシタと、準備期間毎に前記信号線並びに前
記インバータの入力端及び出力端の各々の電圧を所定の
イコライズ電圧に設定するように、各準備期間では前記
インバータの入力端と出力端とを短絡させる導通状態と
なり、かつ各伝送期間では前記信号線の微小な電圧変化
を増幅する前記インバータの動作を許容して前記受信キ
ャパシタを充放電させる非導通状態となるように構成さ
れたイコライズスイッチと、各伝送期間では前記論理演
算結果を表す出力デジタル信号が得られるように前記イ
コライズ電圧とは異なる論理しきい値電圧で論理判定を
行って前記インバータの出力端の電圧を増幅し、かつ各
準備期間では直前の伝送期間に得られた前記出力デジタ
ル信号を保持するためのラッチとを有する受信回路を備
えたことを特徴とする信号伝送回路。
【請求項７】第１の回路ブロックから第２の回路ブロ
ックへ信号線を介してデジタル信号を伝送するための信
号伝送回路であって、前記第１の回路ブロックは、前記
信号線へ論理高レベルの出力をすべき高レベル期間と、
前記信号線へ論理低レベルの出力をすべき低レベル期間
とを検知するように、与えられた入力デジタル信号の論
理レベルの遷移を逐次検出するための遷移検出回路と、
第１及び第２の送信キャパシタと、低レベル期間毎に所
定の論理高電圧を前記第１の送信キャパシタに設定する
ように、各低レベル期間では前記論理高電圧を前記第１
の送信キャパシタへ供給する導通状態となり、かつ各高
レベル期間では非導通状態となるように構成されたプリ
チャージスイッチと、高レベル期間毎に直前の低レベル
期間のうちに設定された前記第１の送信キャパシタの電
圧に応じた正の微小な電圧変化を前記信号線に生じさせ
るように、各高レベル期間の開始時刻から一定の期間だ
け前記第１の送信キャパシタを前記信号線に接続する導
通状態となるように構成された第１の送信スイッチと、
高レベル期間毎に所定の論理低電圧を前記第２の送信キ
ャパシタに設定するように、各高レベル期間では前記論
理低電圧を前記第２の送信キャパシタへ供給する導通状
態となり、かつ各低レベル期間では非導通状態となるよ
うに構成されたプリディスチャージスイッチと、低レベ
ル期間毎に直前の高レベル期間のうちに設定された前記
第２の送信キャパシタの電圧に応じた負の微小な電圧変
化を前記信号線に生じさせるように、各低レベル期間の
開始時刻から一定の期間だけ前記第２の送信キャパシタ
を前記信号線に接続する導通状態となるように構成され
た第２の送信スイッチとを有する送信回路を備え、前記
第２の回路ブロックは、前記信号線の微小な電圧変化を
増幅するためのインバータと、前記インバータの入力端
と出力端との間に介挿された受信キャパシタと、前記イ
ンバータの入力端と出力端との間に介挿されたイコライ
ズスイッチと、前記インバータの出力端の電圧から前記
信号線の正の微小な電圧変化を検出したときに第１の検
出信号を供給するための第１のレベル回路と、前記イン
バータの出力端の電圧から前記信号線の負の微小な電圧
変化を検出したときに第２の検出信号を供給するための
第２のレベル回路と、前記入力デジタル信号の論理レベ
ルに応じた論理レベルを有する出力デジタル信号を供給
するように、前記第１及び第２の検出信号に応じてセッ
ト及びリセットされるラッチと、前記第１の検出信号又
は前記第２の検出信号が供給された後に一定の期間だけ
前記信号線並びに前記インバータの入力端及び出力端の
各々の電圧を所定のイコライズ電圧に設定するように前
記イコライズスイッチを導通状態にさせ、その他の期間
では前記信号線の微小な電圧変化を増幅する前記インバ
ータの動作を許容して前記受信キャパシタを充放電させ
るように前記イコライズスイッチを非導通状態にさせる
ためのイコライズ制御回路とを有する受信回路を備えた
ことを特徴とする信号伝送回路。
【請求項８】請求項７記載の信号伝送回路において、
前記第１のレベル回路は前記イコライズ電圧より低い論
理しきい値電圧を有するインバータで、前記第２のレベ
ル回路は前記イコライズ電圧より高い論理しきい値電圧
を有するインバータでそれぞれ構成されたことを特徴と
する信号伝送回路。
【請求項９】請求項７記載の信号伝送回路において、
前記受信回路は、前記イコライズスイッチを強制的に導
通状態にさせるためのリセット信号の入力端子を更に有
することを特徴とする信号伝送回路。
【請求項１０】デジタル信号を信号線へ送信する送信
回路であって、前記信号線へ論理高レベルの出力をすべ
き高レベル期間と、前記信号線へ論理低レベルの出力を
すべき低レベル期間とを検知するように、与えられた入
力デジタル信号の論理レベルの遷移を逐次検出するため
の遷移検出回路と、第１及び第２の送信キャパシタと、
低レベル期間毎に所定の論理高電圧を前記第１の送信キ
ャパシタに設定するように、各低レベル期間では前記論
理高電圧を前記第１の送信キャパシタへ供給する導通状
態となり、かつ各高レベル期間では非導通状態となるよ
うに構成されたプリチャージスイッチと、高レベル期間
毎に直前の低レベル期間のうちに設定された前記第１の
送信キャパシタの電圧に応じた正の微小な電圧変化を前
記信号線に生じさせるように、各高レベル期間の開始時
刻から一定の期間だけ前記第１の送信キャパシタを前記
信号線に接続する導通状態となるように構成された第１
の送信スイッチと、高レベル期間毎に所定の論理低電圧
を前記第２の送信キャパシタに設定するように、各高レ
ベル期間では前記論理低電圧を前記第２の送信キャパシ
タへ供給する導通状態となり、かつ各低レベル期間では
非導通状態となるように構成されたプリディスチャージ
スイッチと、低レベル期間毎に直前の高レベル期間のう
ちに設定された前記第２の送信キャパシタの電圧に応じ
た負の微小な電圧変化を前記信号線に生じさせるよう
に、各低レベル期間の開始時刻から一定の期間だけ前記
第２の送信キャパシタを前記信号線に接続する導通状態
となるように構成された第２の送信スイッチとを備えた
ことを特徴とする送信回路。
【請求項１１】デジタル信号を信号線から受信する受
信回路であって、前記信号線の微小な電圧変化を増幅す
るためのインバータと、前記インバータの入力端と出力
端との間に介挿された受信キャパシタと、前記インバー
タの入力端と出力端との間に介挿されたイコライズスイ
ッチと、前記インバータの出力端の電圧から前記信号線
の正の微小な電圧変化を検出したときに第１の検出信号
を供給するための第１のレベル回路と、前記インバータ
の出力端の電圧から前記信号線の負の微小な電圧変化を
検出したときに第２の検出信号を供給するための第２の
レベル回路と、前記入力デジタル信号の論理レベルに応
じた論理レベルを有する出力デジタル信号を供給するよ
うに、前記第１及び第２の検出信号に応じてセット及び
リセットされるラッチと、前記第１の検出信号又は前記
第２の検出信号が供給された後に一定の期間だけ前記信
号線並びに前記インバータの入力端及び出力端の各々の
電圧を所定のイコライズ電圧に設定するように前記イコ
ライズスイッチを導通状態にさせ、その他の期間では前
記信号線の微小な電圧変化を増幅する前記インバータの
動作を許容して前記受信キャパシタを充放電させるよう
に前記イコライズスイッチを非導通状態にさせるための
イコライズ制御回路とを備えたことを特徴とする受信回
路。
【請求項１２】第１の回路ブロックから共通の信号線
を介して第２の回路ブロック群の各々へクロック信号を
伝送するための信号伝送回路であって、前記第１の回路
ブロックは、前記信号線へ論理高レベルの出力をすべき
高レベル期間と、前記信号線へ論理低レベルの出力をす
べき低レベル期間とを検知するように、与えられた入力
クロック信号の論理レベルの遷移を逐次検出するための
遷移検出回路と、第１及び第２の送信キャパシタと、低
レベル期間毎に所定の論理高電圧を前記第１の送信キャ
パシタに設定するように、各低レベル期間では前記論理
高電圧を前記第１の送信キャパシタへ供給する導通状態
となり、かつ各高レベル期間では非導通状態となるよう
に構成されたプリチャージスイッチと、高レベル期間毎
に直前の低レベル期間のうちに設定された前記第１の送
信キャパシタの電圧に応じた正の微小な電圧変化を前記
信号線に生じさせるように、各高レベル期間の開始時刻
から一定の期間だけ前記第１の送信キャパシタを前記信
号線に接続する導通状態となるように構成された第１の
送信スイッチと、高レベル期間毎に所定の論理低電圧を
前記第２の送信キャパシタに設定するように、各高レベ
ル期間では前記論理低電圧を前記第２の送信キャパシタ
へ供給する導通状態となり、かつ各低レベル期間では非
導通状態となるように構成されたプリディスチャージス
イッチと、低レベル期間毎に直前の高レベル期間のうち
に設定された前記第２の送信キャパシタの電圧に応じた
負の微小な電圧変化を前記信号線に生じさせるように、
各低レベル期間の開始時刻から一定の期間だけ前記第２
の送信キャパシタを前記信号線に接続する導通状態とな
るように構成された第２の送信スイッチとを有する送信
回路を備え、前記第２の回路ブロック群の各々は、前記
信号線の微小な電圧変化を増幅するためのインバータ
と、前記インバータの入力端と出力端との間に介挿され
た受信キャパシタと、前記インバータの入力端と出力端
との間に介挿されたイコライズスイッチと、前記インバ
ータの出力端の電圧から前記信号線の正の微小な電圧変
化を検出したときに第１の検出信号を供給するための第
１のレベル回路と、前記インバータの出力端の電圧から
前記信号線の負の微小な電圧変化を検出したときに第２
の検出信号を供給するための第２のレベル回路と、前記
入力クロック信号の論理レベルに応じた論理レベルを有
する出力クロック信号を供給するように、前記第１及び
第２の検出信号に応じてセット及びリセットされるラッ
チと、前記第１の検出信号又は前記第２の検出信号が供
給された後に一定の期間だけ前記信号線並びに前記イン
バータの入力端及び出力端の各々の電圧を所定のイコラ
イズ電圧に設定するように前記イコライズスイッチを導
通状態にさせ、その他の期間では前記信号線の微小な電
圧変化を増幅する前記インバータの動作を許容して前記
受信キャパシタを充放電させるように前記イコライズス
イッチを非導通状態にさせるためのイコライズ制御回路
とを有する受信回路を備えたことを特徴とする信号伝送
回路。
【請求項１３】第１の回路ブロックから共通の信号線
を介して第２の回路ブロック群の各々へクロック信号を
伝送するための信号伝送回路であって、前記第１の回路
ブロックは、送信キャパシタと、与えられた入力クロッ
ク信号が第１の論理レベルを呈する準備期間毎に所定の
論理電圧を前記送信キャパシタに設定するように、各準
備期間では前記論理電圧を前記送信キャパシタへ供給す
る導通状態となり、かつ前記入力クロック信号が第２の
論理レベルを呈する各伝送期間では非導通状態となるよ
うに構成された入力スイッチと、伝送期間毎に直前の準
備期間のうちに設定された前記送信キャパシタの電圧に
応じた微小な電圧変化を前記信号線に生じさせるよう
に、各伝送期間では前記送信キャパシタを前記信号線に
接続する導通状態となり、かつ各準備期間では非導通状
態となるように構成された送信スイッチとを有する送信
回路を備え、前記第２の回路ブロック群の各々は、前記
信号線の微小な電圧変化を増幅するためのインバータ
と、前記インバータの入力端と出力端との間に介挿され
た受信キャパシタと、前記インバータの入力端と出力端
との間に介挿されたイコライズスイッチと、前記インバ
ータの出力端の電圧から前記信号線の微小な電圧変化を
検出したときに出力クロック信号のパルスを供給するた
めのレベル回路と、前記第１の検出信号又は前記第２の
検出信号が供給された後に一定の期間だけ前記信号線並
びに前記インバータの入力端及び出力端の各々の電圧を
所定のイコライズ電圧に設定するように前記イコライズ
スイッチを導通状態にさせ、その他の期間では前記信号
線の微小な電圧変化を増幅する前記インバータの動作を
許容して前記受信キャパシタを充放電させるように前記
イコライズスイッチを非導通状態にさせるためのイコラ
イズ制御回路とを有する受信回路を備えたことを特徴と
する信号伝送回路。