KR100633652B1 - 워드 라인이 긴 비트 라인을 가진 셀 어레이용 다수의 뱅크로 분할되기 위한 구획된 워드 라인 아키텍쳐 - Google Patents

워드 라인이 긴 비트 라인을 가진 셀 어레이용 다수의 뱅크로 분할되기 위한 구획된 워드 라인 아키텍쳐 Download PDF

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Abstract

본 발명은 구획된 워드 라인 아키텍쳐에 관한 것이고, 서브 워드 라인(SWL)이 교대로 할당된 두 개의 마스터 워드 라인(MWL0 또는 MWL1)이 제공됨으로써, 상기 서브 워드 라인에 두 개의 메모리 뱅크가 교대로 할당될 수 있다.

Description

워드 라인이 긴 비트 라인을 가진 셀 어레이용 다수의 뱅크로 분할되기 위한 구획된 워드 라인 아키텍쳐 {SEGMENTED WORD LINE ARCHITECTURE FOR DIVIDING A WORD LINE INTO A PLURALITY OF BANKS FOR CELL FIELDS WITH LONG BIT LINES}
도 1 및 2 는 본 발명에 따른 구획된 워드 라인 아키텍쳐의 개략도이고,
도 3 은 두 개의 마스터 워드 라인에 다수의 서브 워드 라인이 AND 게이트를 통해 할당되는 본 발명에 따른 구획된 워드 라인 아키텍쳐의 추가 개략도이고,
도 4 는 x16 RDRAM 의 메모리 셀 어레이이고,
도 5 는 256 비트/비트 라인 아키텍쳐이고,
도 6 은 512 비트/비트 라인 아키텍쳐이고,
도 7 은 종래의 구획된 워드 라인 아키텍쳐이다.
도 4 내지 도 7 은 먼저 설명된다. 도 1 내지 도 3 에서는 도 4 내지 도 7 과 마찬가지로 서로 상응하는 부품에 대해 동일한 부호가 사용된다.
*도면의 주요 부호 설명*
1 : 메모리 셀 어레이 2 : 램버스 인터페이스
3 : 트라이스테이트(Tristate) 버퍼
5 : 어드레싱 엘리먼트 7,8 : AND 게이트
본 발명은 워드 라인이 긴 비트 라인을 가진 셀 어레이용 다수의 뱅크로 분할되기 위한 구획된 워드 라인 아키텍쳐에 관한 것이고, 다음을 포함한다.
즉, 어드레스 비트를 통해 다수의 서브 워드 라인으로 완전히 디코딩될 수 있는 마스터 워드 라인을 포함한다.
도 4 에 개략적으로 표시된 워드 라인(WL) 및 비트 라인(BL)을 가진 메모리 셀 어레이가 도시되고, 그 중간에 특히 로직 및 데이터 -I/0- 엘리먼트가 배치된 램버스 인터페이스 또는 "스핀(SPIN)"(2)이 연장된다. 상기 메모리 셀 어레이(1)와 램버스 인터페이스(2) 사이의 데이터 인터페이스는 도 4 에 개략적으로 나타난 바와 같이 x16 RDRAM 에서 128 비트의 폭을 갖는다.
상기 메모리 셀 어레이(1)를 가로질러 분포된 도 4 의 수직 데이터 가이드, 즉 비트 라인(BL) 방향의 데이터 가이드는 수평 와이어링, 즉 워드 라인 방향의 와이어링이 작게 유지될 수 있도록 함으로써, 작은 칩 표면을 요구한다.
그러나 RDRAM 은 128 또는 256 또는 512 비트의 큰 데이터 폭과 함께 다수의 메모리 뱅크를 필요로 한다. 이것은 개략적으로 도 5 에 256 비트/비트 라인 아키텍쳐용으로 도시되고, 워드 라인(WL) 및 비트 라인(BL)(예컨대 "뱅크 0"과 비교)에 접속된 메모리 셀을 가진 8 개의 메모리 뱅크 즉 "뱅크 0", "뱅크 1", ..."뱅크 7" 은 x32 코어 ("Kern")를 형성한다.
만약 그 구조가 도 6 에 개략적으로 도시된 512 비트/비트 라인 아키텍쳐로 바뀌면, 개별 메모리 뱅크는 더 이상 256 비트/비트 라인 아키텍쳐(도 5와 비교)에서와 같이 아래로 나란히 설치될 수 있다. 오히려 각각 4 개의 메모리 뱅크가 서로 인접하여 제공되고, 이것은 "트라이스테이트(Tristate)-버퍼"(3)에 의한 수평 와이어링에 대한 비용을 현저히 증가시킨다. 따라서 256 비트/비트 라인 아키텍쳐에 비해 작은 칩 표면을 가진 512 비트/비트 라인 아키텍쳐의 장점이 재차 상실된다.
이미 소위 구획된 워드 라인이 존재하고, 여기서 마스터 워드 라인(MWL)이 더 높은 금속 층에서 다수의 서브 워드 라인(SWL)에 할당되고, 상기 서브 워드 라인은 더 낮은 금속 층으로 안내되고, 예컨대 4 비트의 비트 폭을 갖는다. 디코딩 엘리먼트(5)에 의해 상기 마스터 워드 라인(MWL)은 상기 디코딩 엘리먼트(5)에 공급된 두 개의 부가 어드레스 비트(ADD)를 통해 서브 워드 라인(SWL)으로 완전히 디코딩된다.
본 발명의 목적은 비트 라인 당 512 비트 및 그 이상의 비트에서, 수평 와이어링이 작게 유지되는 것이 가능한 구획된 워드 라인 아키텍쳐를 제공하는 것이다.
상기 목적은 서두에 언급된 방식의 구획된 워드 라인 아키텍쳐에 있어서 본 발명에 따라 다음에 의해 달성된다. 즉
- 상기 마스터 워드 라인에 추가 마스터 워드 라인이 할당됨으로써, 메모리 셀 어레이에 상기 마스터 워드 라인이 각각 마스터 워드 라인 쌍을 형성하고,
- 상기 추가 마스터 워드 라인은 상기 마스터 라인과 같이 동일한 방식으로 다수의 서브 워드 라인으로 완전히 디코딩될 수 있고,
-하나의 마스터 워드 라인은 그의 서브 워드 라인을 통해 하나의 로직 상태(예컨대 "0")의 메모리 뱅크와 접속되고, 다른 마스터 워드 라인은 그의 서브 워드 라인을 통해 다른 로직 상태(예컨대 "1")의 메모리 뱅크와 접속됨으로써, 워드 라인 방향으로 하나 또는 다른 로직 상태의 메모리 뱅크가 교대로 배치될 수 있다.
본 발명에 따른 구획된 워드 라인 아키텍쳐에 있어서, 마스터 워드 라인의 수가 선행 기술에 비해 배가됨으로써, 또한 수평으로 두 개의 메모리 뱅크가 교대로 배치될 수 있다. 따라서 각각 하나의 마스터 워드 라인이 뱅크 "0" 용으로 제공되고, 다른 마스터 워드 라인이 뱅크 "1" 용으로 제공된다. 상기 서브 워드 라인은 상대적으로 짧게 구현될 수 있음으로써, 또한 여기서 수평 와이어링에 대한 비용이 작게 유지될 수 있다.
본 발명은 바람직한 방식으로 각각 2개의 메모리 뱅크를 로직 상태가 교대로 "0" 또는 "1"인 워드 라인 방향으로 생산하는 것을 가능하게 한다.
이어서 본 발명은 도면에 의해 더 자세히 설명된다.
도 1 또는 도 2 에 나타난 바와 같이, 본 발명에 따른 구획된 워드 라인 아키텍쳐에 있어서, 두 개의 마스터 워드 라인(WL0 및 WL1)이 제공되고, 여기에 메모리 뱅크(0)(마스터 워드 라인(MWL0))또는 메모리 뱅크(1)(마스터 워드 라인(MWL1))가 각각 서브 워드 라인(SWL)을 통해 할당된다. 상기 마스터 워드 라인(MWLO 또는 MWL1)과 서브 워드 라인 사이의 접속은 어드레싱 엘리먼트(5)를 통해, 도 7 의 종래의 배치에서와 같이 제어될 수 있음으로써, 각각의 마스터 워드 라인(MWLO 또는 MWL1)은 상기 어드레싱 엘리먼트(5)를 통해, 서브 워드 라인(SWL)의 메모리 뱅크(0 또는 1)로 완전히 디코딩된다.
도 1 및 도 2 는 상기 어드레싱 엘리먼트(5)의 배치에 대한 두 개의 상이한 변이형을 도시한다. 즉 도 2 의 실시예에서 제 1 어드레싱 엘리먼트(5)에 단 하나의 메모리 뱅크만 할당되는 반면에, 도 1 의 실시예에서 각 어드레싱 엘리먼트(5)에 두 개의 메모리 뱅크가 할당된다.
도 3 은 본 발명에 따른 구획된 워드 라인의 실시예를 도시하고, 여기서 메모리 뱅크 0 과 1 사이에 AND 게이트(7 또는 8)로 이루어진 서브 워드 라인 제어 장치(6)가 놓이고, 상기 AND 게이트는 각각 마스터 워드 라인(MWL0) 또는 마스터 워드 라인(MWL1)과 접속된다. 상기 AND 게이트(7 또는 8)는 상기 서브 워드 라인 선택 라인(SWLSEL)을 통해 제어 가능함으로써, 상기 AND 게이트(7 또는 8)를 통해 다수의 서브 워드 라인(SWL0 또는 SWL1)이 메인 워드 라인(MWL0 과 MWL1)으로부터 완전히 디코딩될 수 있다.
본 발명에 따른 구획된 워드 라인은 제 2 메모리 뱅크("0" 또는 "1")를 워드 라인 방향으로 구현하는 것을 가능하게 함으로써, 다수의 메모리 뱅크는 칩에 대해 상대적으로 작은 공간 요건으로 수용될 수 있고, 수평 와이어링용으로 큰비용을 들이지 않고 설치될 수 있다.
본 발명의 목적에 따라 비트 라인 당 512 비트 및 그 이상의 비트에서, 수평 와이어링이 작게 유지되는 것이 가능한 구획된 워드 라인 아키텍쳐가 제공된다.

Claims (4)

  1. 어드레스 비트를 통해 다수의 서브 워드 라인(SWL)으로 완전히 디코딩될 수 있는 마스터 워드 라인(MWL0)을 포함한,
    워드 라인이 긴 비트 라인을 가진 메모리 셀 어레이용 다수의 메모리 뱅크로 분할되기 위한 구획된 워드 라인 아키텍쳐에 있어서,
    - 상기 마스터 워드 라인(MWL0)에 추가 마스터 워드 라인(MWL1)이 할당됨으로써, 메모리 셀 어레이에 상기 마스터 워드 라인(MWL0,MWL1)이 각각 마스터 워드 라인 쌍을 형성하고,
    - 상기 추가 마스터 워드 라인(MWL1)이 상기 마스터 워드 라인(MWL0)과 동일한 방식으로 다수의 서브 워드 라인(SWL)으로 완전히 디코딩될 수 있고,
    - 하나의 마스터 워드 라인(MWL0)은 그의 서브 워드 라인을 통해 하나의 로직 상태("0")의 메모리 뱅크와 접속되고, 다른 마스터 워드 라인(MWL1)은 그의 서브 워드 라인(SWL)을 통해 다른 로직 상태("1")의 메모리 뱅크와 접속됨으로써, 워드 라인 방향으로 하나의 로직 상태 및 다른 로직 상태의 메모리 뱅크가 교대로 배치될 수 있는 구획된 워드 라인 아키텍쳐.
  2. 제 1 항에 있어서,
    상기 마스터 워드 라인(MWL0, MWL1)과 상기 서브 라인(SWL) 사이에 각각 개별 어드레싱 엘리먼트(5)가 접속되는 것을 특징으로 하는 구획된 워드 라인 아키텍쳐.
  3. 제 1 항에 있어서,
    상기 두 개의 마스터 워드 라인(MWL0, MWL1)에 각각 상기 서브 라인(SWL0 또는 SWL1)의 다수의 구획이 할당되는 것을 특징으로 하는 구획된 워드 라인 아키텍쳐.
  4. 제 3 항에 있어서,
    상기 개별 마스터 워드 라인(MWL0 또는 MWL1)과 상기 서브 라인(SWL0 또는 SWL1) 사이에 AND 게이트(7 또는 8)가 접속되는 것을 특징으로 하는 구획된 워드 라인 아키텍쳐.
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