KR100631205B1 - 초저전력 오실레이터 - Google Patents

초저전력 오실레이터 Download PDF

Info

Publication number
KR100631205B1
KR100631205B1 KR1020050014643A KR20050014643A KR100631205B1 KR 100631205 B1 KR100631205 B1 KR 100631205B1 KR 1020050014643 A KR1020050014643 A KR 1020050014643A KR 20050014643 A KR20050014643 A KR 20050014643A KR 100631205 B1 KR100631205 B1 KR 100631205B1
Authority
KR
South Korea
Prior art keywords
current
oscillator
output
terminal
transistor
Prior art date
Application number
KR1020050014643A
Other languages
English (en)
Other versions
KR20060093565A (ko
Inventor
구자남
김청월
민영훈
이동현
송일종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050014643A priority Critical patent/KR100631205B1/ko
Priority to US11/341,607 priority patent/US20060197615A1/en
Publication of KR20060093565A publication Critical patent/KR20060093565A/ko
Application granted granted Critical
Publication of KR100631205B1 publication Critical patent/KR100631205B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B19/00—Layered products comprising a layer of natural mineral fibres or particles, e.g. asbestos, mica
    • B32B19/04—Layered products comprising a layer of natural mineral fibres or particles, e.g. asbestos, mica next to another layer of the same or of a different material
    • B32B19/045—Layered products comprising a layer of natural mineral fibres or particles, e.g. asbestos, mica next to another layer of the same or of a different material of synthetic resin
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B37/00—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
    • B32B37/10—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by the pressing technique, e.g. using action of vacuum or fluid pressure
    • B32B37/1009—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by the pressing technique, e.g. using action of vacuum or fluid pressure using vacuum and fluid pressure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B37/00—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
    • B32B37/10—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by the pressing technique, e.g. using action of vacuum or fluid pressure
    • B32B2037/1072—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by the pressing technique, e.g. using action of vacuum or fluid pressure using a fluid jet
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00—Properties of the layers or laminate
    • B32B2307/50—Properties of the layers or laminate having particular mechanical properties
    • B32B2307/51—Elastic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00—Properties of the layers or laminate
    • B32B2307/70—Other properties
    • B32B2307/726—Permeability to liquids, absorption
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2309/00—Parameters for the laminating or treatment process; Apparatus details
    • B32B2309/02—Temperature
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2309/00—Parameters for the laminating or treatment process; Apparatus details
    • B32B2309/12—Pressure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2471/00—Floor coverings
    • B32B2471/04—Mats

Landscapes

  • Physics & Mathematics (AREA)
  • Fluid Mechanics (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Logic Circuits (AREA)

Abstract

초저전력 오실레이터가 개시된다. 본 초저전력 오실레이터는, 외부 바이어스 전원으로부터 유입되는 전류를 소정 크기의 제1 및 제2 미소 전류로 변환하여 출력하는 전류 공급부, 및, 전류 공급부로부터 제1 및 상기 제2 미소 전류가 유입되면, 발진하여 소정의 주파수 신호를 생성하는 발진부를 포함한다. 이 경우, 발진부는 복수개의 인버터를 포함하며, 전류 공급부는 각 인버터에 연결된 NMOS 및 PMOS 트랜지스터로 구성된 전류 제한 회로를 포함한다. 이에 따라, 각 인버터 내의 트랜지스터가 동시에 온 된 경우에 흐르는 전류의 크기를 제한함으로써, 전력 소모를 줄일 수 있게 된다.
오실레이터, 인버터, 전류 제한 회로, 트랜지스터

Description

초저전력 오실레이터 { Ultra low power oscillator }
도 1은 종래의 링 오실레이터의 구조를 나타내는 회로도,
도 2는 본 발명의 일 실시 예에 따른 초저전력 오실레이터의 구성을 나타내는 블럭도,
도 3은 도 2의 초저전력 오실레이터의 구성을 나타내는 회로도,
도 4는 도 2의 초저전력 오실레이터에서 사용되는 전류 미러 회로의 구성을 나타내는 회로도,
도 5 내지 도 7은 도 2의 초저전력 오실레이터에 대한 시뮬레이션 실험 결과를 나타내는 모식도이다.
* 도면 주요 부분에 대한 부호의 설명 *
110 : 전류 공급부 120 : 발진부
121 ~ 125 : 인버터 130 : 출력 버퍼링부
111 : 전류 미러 회로 112 : 전류 제한 회로
본 발명에 대한 배경 기술은 국내특허출원 10-1997-0081294호에서 공개된 바 있다.
본 발명은 초저전력 오실레이터에 관한 것으로, 보다 상세하게는, 전류 제한 회로를 이용하여 미소 전류를 공급함으로써, 전력 소모를 줄일 수 있는 초저전력 오실레이터에 관한 것이다.
오실레이터란, 반도체 칩에서 사용되는 소정 크기의 발진 주파수 신호를 만들어 내는 장치를 의미한다. 오실레이터는 일반적으로 복수개의 인버터를 이용하여 구현할 수 있다.
도 1은 종래의 오실레이터의 구조를 나타내는 회로도이다. 도 1에 따르면, 오실레이터는 복수개의 인버터(11, 12, 13)로 이루어진 발진부(10)와, 발진부(10)에서 출력되는 신호를 버퍼링하여 출력하는 출력 버퍼링부(20)를 포함한다. 출력 버퍼링부(20) 역시 복수개의 인버터로 구성된다. 각 인버터는 각각 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함한다.
제1 인버터(11)의 각 트랜지스터(MP0, MN0)의 게이트 단자 a에는 외부 제어 신호가 입력된다. 외부 제어 신호가 로우 레벨 신호이면, MN0은 오프되고, MP0이 온된다. 이에 따라, MP0의 드레인 단자로 연결된 바이어스 전원 Vdd에 의해 제1 인버터(11)의 출력 신호는 하이 레벨 신호가 된다. 이에 따라, 제2 인버터(12)의 입력 신호는 하이레벨 신호가 되므로, MN1이 온되고, MP1이 오프된다. 따라서, MN1의 드레인 단자로 연결된 바이어스 전원 Vss에 의해 제2 인버터(12)의 출력 신호는 로우레벨 신호가 된다. 이러한 방식으로 최초 a 노드에 입력되었던 신호는 지속적으 로 반전된다. 한편, 발진부(10)의 출력단은 입력단과 연결된다. 이에 따라, 출력 신호는 다시 a 노드로 입력된다. 이에 따라, 발진이 이루어지게 되므로, 소정 주파수 신호가 출력되게 된다. 발진부(10)에서 출력되는 신호의 주파수는 출력단 및 입력단 사이에 연결된 저항(R0, R1) 및 커패시터(C0)의 크기에 따라 결정된다. 한편, 출력 버퍼링부(20)의 각 인버터는 발진부(10)로부터 출력되는 신호를 버퍼링하여 외부로 출력하게 된다. 이러한 구조의 오실레이터를 RC 링 오실레이터라고 한다.
한편, 상술한 바와 같이, 각 인버터는 NMOS 및 PMOS 트랜지스터로 구성된다. 이 경우, 입력 신호가 스위칭되는 과정에서 NMOS 및 PMOS 트랜지스터가 동시에 온 되는 시점이 생기게 된다. 이 경우, 종래의 오실레이터에서는 바이어스 전원 Vdd 및 Vss가 각 인버터에 직접 연결되므로, 큰 전류가 흐르게 된다. 이에 따라, 전류 소모가 매우 커지므로, 총 전류 소모가 수 ㎂ 이내이어야 하는 초저전력 시스템에서는 사용할 수 없다는 문제점이 있었다.
또한, 종래의 오실레이터에서는 출력되는 클럭 신호의 크기가 중심 레벨을 기준으로 상하 대칭되도록 설계하기 어렵다는 문제점도 있었다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 전류 제한 회로를 이용하여 각 인버터에 제공되는 전류의 크기를 제한함으로써, 전류 소모를 줄일 수 있는 초저전력 오실레이터를 제공함에 있다.
본 발명의 또 다른 목적은, 출력 신호의 크기가 중심 레벨을 기준으로 상하 대칭되는 초저전력 오실레이터를 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 초저전력 오실레이터는, 외부 바이어스 전원으로부터 유입되는 전류를 소정 크기의 제1 및 제2 미소 전류로 변환하여 출력하는 전류 공급부, 및, 상기 전류 공급 회로단으로부터 상기 제1 및 상기 제2 미소 전류가 유입되면, 발진하여 소정의 주파수 신호를 생성하는 발진부를 포함한다.
이 경우, 상기 발진부는, 직렬로 연결된 복수개의 인버터를 포함한다.
바람직하게는, 상기 발진부는, 출력단 및 입력단이 피드백 회선에 의해 연결된 링 형태로 구성될 수 있다.
보다 바람직하게는, 상기 발진부는, 상기 피드백 회선에 연결되어, 상기 발진 작업을 온/오프 제어하는 트랜지스터 스위치를 더 포함할 수도 있다.
또한 바람직하게는 본 초저전력 오실레이터는, 상기 발진부의 출력신호를 버퍼링하여 출력하는 출력 버퍼링부를 더 포함할 수 있다.
그리고, 상기 인버터는, 상기 제1 미소 전류가 소스 단자로 유입되는 제1 PMOS 트랜지스터, 및, 상기 제2 미소 전류가 소스 단자로 유입되는 제1 NMOS 트랜지스터를 포함할 수 있다.
바람직하게는, 상기 전류 공급부는, 상기 바이어스 전원으로부터 소정의 제1 전류 및 제2 전류를 검출하는 전류 미러 회로, 및, 상기 제1 및 제2 전류를 상기 제1 및 제2 미소전류로 각각 변환하여, 상기 발진부로 공급하는 전류 제한 회로를 포함할 수 있다.
또한 바람직하게는, 상기 전류 제한 회로는, 상기 제1 PMOS 트랜지스터의 소스 단자 및 자체 드레인 단자가 연결되는 제2 PMOS 트랜지스터, 및, 상기 제1 NMOS 트랜지스터의 소스 단자 및 자체 드레인 단자가 연결되는 제2 NMOS 트랜지스터를 포함할 수 있다.
보다 바람직하게는, 상기 제2 PMOS 트랜지스터의 전류 전달 특성은 상기 제2 NMOS 트랜지스터의 전류 전달 특성의 2배가 되도록 설계할 수 있다.
이하에서, 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.
도 2는 본 발명의 일 실시 예에 따른 초저전력 오실레이터의 구성을 나타내는 블럭도이다. 도 2에 따르면, 본 초저전력 오실레이터는 전류 공급부(110), 발진부(120), 및, 출력 버퍼링부(130)를 포함한다.
전류 공급부(110)는 외부 바이어스 전원(Vdd, Vss)으로부터 유입되는 전류를 소정의 제1 및 제2 미소 전류로 변환하여, 발진부(120)로 공급하는 역할을 수행한다.
발진부(120)는 전류 공급부(110)로부터 공급되는 제1 및 제2 미소전류에 의해 바이어싱 된다. 이에 따라, 외부 제어 신호에 따라 발진하여 소정의 발진 주파수 신호를 출력하게 된다. 이를 위해, 발진부(120)는 제1 및 제2 미소전류가 각각 유입되는 복수개의 인버터를 포함한다. 한편, 상술한 바와 같이, 발진부(120)는 출력단자가 입력단자로 연결되는 링 형태가 될 수 있다.
출력 버퍼링부(130)는 발진부(120)로부터 출력되는 주파수 신호를 버퍼링한 후, 출력하는 역할을 한다. 출력 버퍼링부(130)도 적어도 하나 이상의 인버터로 구 성될 수 있다.
도 3은 도 2의 초저전력 오실레이터 구성의 일 예를 나타내는 회로도이다. 도 3에 따르면, 전류 공급부(110)는 전류 미러 회로(111) 및 전류 제한 회로(112)를 포함한다. 또한, 발진부(120)는 다섯개의 인버터(121 ~ 125)로 구성되며, 출력 버퍼링부(130)도 하나의 인버터로 구성된다. 발진부(120) 및 출력 버퍼링부(130) 내의 인버터의 수는 실시예에 따라 달라질 수 있다.
각 인버터(121 ~ 125, 130)는 NMOS 및 PMOS 트랜지스터로 구성된다. 각 인버터(121 ~ 125, 130)를 구성하는 NMOS 트랜지스터의 드레인 단자 및 PMOS 트랜지스터의 소스 단자는 서로 연결된다. 이 중, 제1 인버터(121)를 구성하는 NMOS 및 PMOS 트랜지스터 각각의 게이트 단자에는 외부 제어 신호가 입력된다. 또한, 제5 인버터(125)의 출력단은 제1 인버터(121)의 입력단으로 피드백 회선에 의해 연결되어 링 형태를 이룬다.
한편, 전류 미러 회로(111)는 외부 바이어스 전원(Vdd, Vss)로부터 소정 크기의 제1 및 제2 전류를 검출하는 역할을 한다.
전류 제한 회로(112)는 전류 미러 회로(111)에서 검출한 제1 및 제2 전류(I1, I2)의 크기를 제한하여 제1 및 제2 전류(I1, I2)보다 작은 크기의 제1 및 제2 미소 전류를 각 인버터(121 ~ 125, 130)로 공급하는 역할을 한다.
이를 위해, 전류 제한 회로(112)는 각 인버터(121 ~ 125, 130)에 연결된 복수개의 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한다. 전류 제한 회로(112) 내의 각 PMOS 트랜지스터의 드레인 단자는 각 인버터(121 ~ 125, 130)를 이루는 PMOS 트랜지스터의 소스 단자와 각각 연결된다. 또한, 전류 제한 회로(112) 내의 각 NMOS 트랜지스터의 드레인 단자는 각 인버터(121 ~ 125, 130)를 이루는 NMOS 트랜지스터의 소스 단자와 각각 연결된다. 전류 제한 회로(112) 내의 각 NMOS 및 PMOS 트랜지스터는 제1 및 제2 전류(I1, I2)에 의해 차단영역(subthreshold region)에서 동작하게 되므로, 결과적으로 제1 및 제2 전류(I1, I2)의 크기가 제한되어, 제1 및 제2 미소 전류 형태로 출력된다. 제1 및 제2 미소 전류는 차단영역(subthreshold region)에서의 출력 전류이므로, nA 단위의 값이 된다. 하지만, 제1 및 제2 미소 전류의 구체적인 크기는 각 NMOS 및 PMOS 트랜지스터의 특성 및 회로 설계 형태에 따라 달라질 수 있다.
한편, 발진부(120) 내의 제5 인버터(125)의 출력단 및 제1 인버터(121)의 입력단 사이를 연결하는 피드백 회선에는 트랜지스터 스위치 MN14의 드레인 단자가 연결된다. MN14의 소스 단자는 바이어스 전원 Vss와 연결되며, 게이트 단자에는 외부 제어 신호가 입력된다. 이에 따라, MN14가 턴-온되면, Vss가 제1 인버터(121)의 입력단에 그대로 인가되어 입력신호가 고정된다. 이에 따라, 발진 작업이 이루어지지 않게 된다. 반면, MN14가 턴-오프되면 정상적인 피드백 회선이 연결되므로, 발진 작업이 이루어지게 된다.
한편, 제1 인버터(121)의 출력단 및 피드백 회선 사이에는 소정 크기의 커패시터 C1이 연결된다. 또한, 제5 인버터(125)의 MN5에는 트랜지스터 MN7이 연결된다. 이에 따라, MN7의 트랜스컨덕턴스 및 C1이 피드백 회선에서 저항 및 커패시턴스를 제공하게 된다. 결과적으로, RC 링 오실레이터 구조를 형성하게 된다.
도 4는 도 3의 전류 미러 회로 구성의 일 예를 나타내는 회로도이다. 도 4에 따르면, 전류 미러 회로(111)는 저항 R1 및 복수개의 트랜지스터(T1 ~ T5)를 포함한다. 바이어스 전원(Vdd)으로부터 저항 R1으로 흐르는 전류는 서로 마주보는 형태로 배치된 T1 및 T2에 의해 미러링되어, T3의 드레인 전류가 된다. 한편, T3의 드레인 전류는 T3과 마주보는 형태로 배치된 T4에 의해 미러링되어, T4의 드레인 단자를 따라 흐르게 된다. 결과적으로, T3의 드레인 및 T4의 드레인 단에 각각 연결 된 BSP 및 BSN 단자를 통해서 소정의 제1 및 제2 전류(I1, I2)가 출력되게 된다.
한편, 도 3의 회로에서 살피면, 전류 미러 회로(111)로부터 출력되는 제1 및 제2 전류(I1, I2)는 도 3에서와 같이 전류 제한 회로(112) 내의 각 PMOS 및 NMOS 트랜지스터로 유입된다.
이 경우, 전류 제한 회로(112) 내의 각 PMOS 및 NMOS 트랜지스터 간의 전류 전달 특성 비가 2:1이 되도록 설계할 수 있다. 이와 같이 설계하면, 각 인버터 (121 ~ 125, 130)를 구성하는 트랜지스터 들의 게이트 문턱전압이 Vdd/2로 유지될 수 있게 되므로, 초저전력 오실레이터의 최종 출력 신호의 크기가 중심 레벨을 기준으로 상하 대칭이 될 수 있게 된다.
한편, 전류 전달 특성은 다음 수식으로 표현될 수 있다.
Figure 112005009378871-pat00001
수학식 1에서 μ는 MOS-채널에서의 전자 이동도(mobility), C는 게이트 전극과 채널에 의해 형성되는 평행판 커패시터의 단위면적당 커패시턴스, W는 게이트 전극의 폭, L은 게이트 전극의 길이, Vgs는 게이트-소스간 전위차, Vt는 문턱전압(threshold voltage)을 의미한다. 수학식 1에 따르면, 출력전류의 크기, 즉, 전류 전달 특성은 게이트 전극의 폭, 길이, 및, 게이트-소스 전압에 의해 변화될 수 있다. 따라서, 게이트 폭이 NMOS 트랜지스터의 2배가 되는 PMOS 트랜지스터를 사용하여 전류 제한 회로(112)를 구성하는 것이 바람직하다. 이상과 같이 설계함으로써, 제1 미소 전류는 제2 미소 전류의 2배 크기를 가진다.
한편, 도 5 내지 도 7은 본 발명에 따른 초저전력 오실레이터에 대한 시뮬레이션 실험 결과를 나타내는 모식도이다.
먼저, 도 5는 전류 제한 회로(112)를 통해 공급되는 미소 전류 파형을 나타내는 모식도이다. 도 5에 따르면, 발진부(120)로 공급되는 전류의 크기는 대략 30㎁정도이다. 따라서, 외부 제어 신호의 스위칭 과정에서 각 인버터 내부의 NMOS 및 PMOS 트랜지스터가 동시에 온 되더라도, 전력 소모가 크지 않게 된다.
도 6은 본 발명에 따른 초저전력 오실레이터의 출력 파형을 나타내는 모식도이다. 즉, 도 6에 따르면, 피드백 회선에 연결된 트랜지스터 스위치 MN14가 턴-온 되어 있는 구간(Disable 구간)에는 발진이 이루어지지 않다가, 턴-오프되는 순간(대략, 570u)부터 발진이 일어나는 것을 볼 수 있다.
도 7은 전류 제한 회로 내의 PMOS 및 NMOS 트랜지스터 각각의 전류 전달 특성을 2:1로 맞추어 줌에 따라, 본 발명에 따른 초저전력 오실레이터의 출력 파형이 중심 레벨을 기준으로 상하 대칭되는 것을 보여주는 파형도이다.
이상 설명한 바와 같이, 본 발명에 따르면, 전류 제한 회로를 이용하여 각 인버터에 제공되는 전류의 크기를 제한함으로써, 전류 소모를 줄일 수 있게 된다. 이에 따라, 초저전력 오실레이터를 구현할 수 있게 된다. 또한, 본 발명에 따르면, 오실레이터의 출력 신호의 크기가 중심 레벨을 기준으로 상하 대칭되도록 설계할 수 있다. 이에 따라, 신호 손실을 방지할 수 있게 된다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (9)

  1. 외부 바이어스 전원으로부터 유입되는 전류를 제한하여, 상기 전류보다 작은 크기의 제1 및 제2 미소 전류로 변환하여 출력하는 전류 공급부; 및,
    상기 전류 공급부로부터 상기 제1 및 상기 제2 미소 전류가 유입되면, 발진하여 소정의 주파수 신호를 생성하는 발진부;를 포함하며,
    상기 발진부는,
    직렬로 연결된 복수 개의 인버터, 상기 복수 개의 인버터 중 하나의 출력단에 연결된 커패시터, 및, 상기 복수 개의 인버터 중 다른 하나의 출력단에 연결된 트랜지스터를 포함하는 것을 특징으로 하는 초저전력 오실레이터.
  2. 삭제
  3. 제1항에 있어서,
    상기 발진부는,
    출력단 및 입력단이 피드백 회선에 의해 연결된 링 형태이며,
    상기 트랜지스터의 게이트 단자는 상기 피드백 회선에 연결되는 것을 특징으로 하는 초저전력 오실레이터.
  4. 제3항에 있어서,
    상기 발진부는,
    상기 피드백 회선에 연결되어, 상기 발진 작업을 온/오프 제어하는 트랜지스터 스위치;를 더 포함하는 것을 특징으로 하는 초저전력 오실레이터.
  5. 제3항에 있어서,
    상기 발진부의 출력신호를 버퍼링하여 출력하는 출력 버퍼링부;를 더 포함하는 것을 특징으로 하는 초저전력 오실레이터.
  6. 제3항에 있어서,
    상기 인버터는,
    상기 제1 미소 전류가 소스 단자로 유입되는 제1 PMOS 트랜지스터; 및,
    상기 제2 미소 전류가 소스 단자로 유입되는 제1 NMOS 트랜지스터;를 포함하는 것을 특징으로 하는 초저전력 오실레이터.
  7. 제6항에 있어서,
    상기 전류 공급부는,
    상기 바이어스 전원에 의해 바이어싱되는 전류 미러 회로; 및,
    상기 전류 미러 회로와 연결되어 상기 바이어스 전원으로부터 인가되는 전류를 상기 제1 및 제2 미소전류 크기로 제한하여 상기 발진부로 공급하는 전류 제한 회로;를 포함하는 것을 특징으로 하는 초저전력 오실레이터.
  8. 제7항에 있어서,
    상기 전류 제한 회로는,
    상기 제1 PMOS 트랜지스터의 소스 단자 및 자체 드레인 단자가 연결되는 제2 PMOS 트랜지스터; 및,
    상기 제1 NMOS 트랜지스터의 소스 단자 및 자체 드레인 단자가 연결되는 제2 NMOS 트랜지스터;를 포함하는 것을 특징으로 하는 초저전력 오실레이터.
  9. 제8항에 있어서,
    상기 제2 PMOS 트랜지스터의 전류 전달 특성은 상기 제2 NMOS 트랜지스터의 전류 전달 특성의 2배인 것을 특징으로 하는 초저전력 오실레이터.
KR1020050014643A 2005-02-22 2005-02-22 초저전력 오실레이터 KR100631205B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050014643A KR100631205B1 (ko) 2005-02-22 2005-02-22 초저전력 오실레이터
US11/341,607 US20060197615A1 (en) 2005-02-22 2006-01-30 Ultra low power oscillator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050014643A KR100631205B1 (ko) 2005-02-22 2005-02-22 초저전력 오실레이터

Publications (2)

Publication Number Publication Date
KR20060093565A KR20060093565A (ko) 2006-08-25
KR100631205B1 true KR100631205B1 (ko) 2006-10-04

Family

ID=36943587

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050014643A KR100631205B1 (ko) 2005-02-22 2005-02-22 초저전력 오실레이터

Country Status (2)

Country Link
US (1) US20060197615A1 (ko)
KR (1) KR100631205B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101532729B1 (ko) * 2013-04-24 2015-07-01 주식회사 하이딥 링 발진기

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5554910B2 (ja) * 2008-09-08 2014-07-23 ローム株式会社 チャージポンプ回路の制御回路およびそれらを利用した電源回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4072910A (en) * 1976-04-09 1978-02-07 Rca Corporation Voltage controlled oscillator having equally controlled current source and current sink
US5331295A (en) * 1993-02-03 1994-07-19 National Semiconductor Corporation Voltage controlled oscillator with efficient process compensation
US6867638B2 (en) * 2002-01-10 2005-03-15 Silicon Storage Technology, Inc. High voltage generation and regulation system for digital multilevel nonvolatile memory
US6803831B2 (en) * 2002-05-20 2004-10-12 Nec Eletronics Corporation Current starved inverter ring oscillator having an in-phase signal transmitter with a sub-threshold current control unit
US20040012449A1 (en) * 2002-07-16 2004-01-22 Illegems Paul F. Ring oscillator with frequency stabilization

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101532729B1 (ko) * 2013-04-24 2015-07-01 주식회사 하이딥 링 발진기

Also Published As

Publication number Publication date
US20060197615A1 (en) 2006-09-07
KR20060093565A (ko) 2006-08-25

Similar Documents

Publication Publication Date Title
KR101293316B1 (ko) 전류 누설 감소 스킴을 갖는 반도체 집적 회로
Von Arnim et al. Efficiency of body biasing in 90-nm CMOS for low-power digital circuits
CN108958344B (zh) 基体偏压产生电路
KR20000004886A (ko) 출력 회로, 레벨 컨버터 회로, 논리 회로 및 오퍼레이션 앰프회로
US11677400B2 (en) Level shifter circuit and method of operating the same
KR101024242B1 (ko) 반도체 장치
CN112527042A (zh) 衬底偏压产生电路
JP2006245860A (ja) 電圧制御型発振器
KR20040089434A (ko) 구동 능력을 조정할 수 있는 반도체 장치의 출력 회로
EP0361529B1 (en) Voltage controlled oscillator
KR19990083520A (ko) 레벨검출회로
US20180287615A1 (en) Level shifter and level shifting method
KR100631205B1 (ko) 초저전력 오실레이터
US7250793B2 (en) Low voltage differential signaling driving apparatus
KR100221942B1 (ko) 반도체 집적회로
US7133487B2 (en) Level shifter
US20080150584A1 (en) Cml circuit
US8330501B1 (en) Dual mode rail-to-rail buffer for low voltage memory
KR20080028600A (ko) 오프셋 보상 회로를 구비하는 평균회로
JP3804647B2 (ja) 半導体集積回路
US7515392B2 (en) High voltage circuits implemented using low voltage transistors
JP2000138575A (ja) 入力バッファ回路および双方向バッファ並びに半導体集積回路
KR100685107B1 (ko) 저전압 ｃｍｏｓ ｏｐ 앰프의 출력단 회로
JPH11326398A (ja) 電圧検知回路
KR100329739B1 (ko) 저전력소비를위하여파워다운모드를가지는기준전압발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee