KR101532729B1 - 링 발진기 - Google Patents

Abstract

본 발명은 링 발진기에 관한 것으로서 고리 형상으로 연결된 홀수개의 발진부를 포함하고, 상기 각각의 발진부는, 제1 P채널 트랜지스터 및 제1 N채널 트랜지스터를 포함하는 인버터, 바이어스 전압을 입력 받아 상기 인버터에 바이어스 전류를 흘려주고, 상기 제1 P채널 트랜지스터와 상기 제1 N채널 트랜지스터가 동시에 온(on) 상태가 되는 것을 방지하는 제1 트랜지스터부, 및 상기 인버터의 입력전압을 커플링시켜 상기 제1 트랜지스터부에 흐르는 전류를 제어하는 제1 커패시터부를 포함한다.

Description

링 발진기{RING OSCILLATOR}

본 발명은 링 발진기에 관한 것으로, 보다 상세하게는, 발진시에 전력소비를 줄일 수 있는 링 발진기에 관한 것이다.

최근, 저비용, 저전력 RF 통신의 필요성이 증가하면서, IEEE 802.15.4 표준에 따른 지그비(Zigbee) 기술의 사용이 증가하고 있다. 이에 따라 스마트 그리드 전력 시스템, 빌딩 제어, LED 조명 분야 등 다양한 분야에서 지그비를 이용한 솔루션이 개발되고 있다. 또한, RF 통신에 있어서, 다양한 주파수를 갖는 클럭 신호의 필요성이 증가하게 되었다.

사용자가 원하는 주파수로 발진하는 신호를 얻기 위해서는 발진기를 사용하게 되는데, 일반적으로 많이 사용되는 LC 발진기는 인덕터로 인하여 면적이 증가하게 된다. 따라서, 다수의 인버터를 직렬로 배치하고, 그 최종단의 출력을 초단으로 되돌리는 링 발진기의 사용이 요구되고 있다. 그러나, 링 발진기는 넓은 주파수 범위를 커버하는 경우 전류 소모가 큰 단점이 있다.

따라서, 이와 같은 링 발진기의 단점을 극복하기 위한 연구가 시급하게 되었다.

일본공개특허 JP2001/085994(2001.3.30 공개)

본 발명은 링 발진기에 있어서, 높은 주파수 특성을 갖는 발진을 하면서, 전력 소모를 줄이는 것을 그 목적으로 한다.

본 발명의 링 발진기는, 고리 형상으로 연결된 복수개의 발진부를 포함하고, 각각의 발진부는, 제1 P채널 트랜지스터 및 제1 N채널 트랜지스터를 포함하는 인버터, 바이어스 전압을 입력 받아 인버터에 바이어스 전류를 흘려주고, 제1 P채널 트랜지스터와 제1 N채널 트랜지스터가 동시에 온(on) 상태가 되는 것을 방지하는 제1 트랜지스터부; 및 인버터의 입력전압을 커플링시켜 제1 트랜지스터부에 흐르는 전류를 제어하는 제1 커패시터부를 포함한다.

본 발명의 실시예에 따르면, 인버터의 제1 P채널 트랜지스터의 소스단은 전원입력단과 연결되며, 제1 트랜지스터부는 제2 N채널 트랜지스터를 포함하고, 제2 N채널 트랜지스터의 드레인단이 상기 제1 N채널 트랜지스터의 소스단과 연결되고, 소스단은 접지되며, 게이트단은 바이어스 전압 입력단과 AC 커플되도록 연결될 수 있다.

본 발명의 실시예에 따르면, 제1 커패시터부는 인버터의 입력단과 제2 N채널 트랜지스터의 게이트단 사이에 연결되는 커패시터를 포함할 수 있다.

본 발명의 실시예에 따르면, 제1 N채널 트랜지스터의 소스단은 접지되며, 제1 트랜지스터부는 제2 P채널 트랜지스터를 포함하고, 제2 P채널 트랜지스터의 드레인단이 제1 P채널 트랜지스터의 소스단과 연결되고, 소스단은 전원입력단과 연결되며, 게이트단은 바이어스 전압 입력단과 AC 커플되도록 연결될 수 있다.

본 발명의 실시예에 따르면, 제1 커패시터부는 인버터의 입력단과 제2 P채널 트랜지스터의 게이트단 사이에 연결되는 커패시터를 포함할 수 있다.

본 발명의 링 발진기는, 고리 형상으로 연결된 복수개의 발진부를 포함하고, 발진 모드로서 제1 모드 및 제2 모드를 갖고, 각각의 발진부는, 제1 P채널 트랜지스터 및 제1 N채널 트랜지스터를 포함하는 인버터, 제1 모드에서 바이어스 전압을 입력 받아 인버터에 바이어스 전류를 흘려주고, 제1 모드 또는 제2 모드에서 제1 P채널 트랜지스터와 제1 N채널 트랜지스터가 동시에 온(on) 상태가 되는 것을 방지하는 제1 트랜지스터부, 제1 모드에서 오프 상태가 되고, 제2 모드에서 바이어스 전압을 입력 받아 인버터에 바이어스 전류를 흘려주고, 제1 P채널 트랜지스터와 제1 N채널 트랜지스터가 동시에 온(on) 상태가 되는 것을 방지하는 제2 트랜지스터부, 및 인버터의 입력전압을 커플링시켜 제1 트랜지스터부에 흐르는 전류를 제어하는 제1 커패시터부를 포함한다.

본 발명의 실시예에 따르면, 제1 모드에서는 바이어스 전압이 제1 트랜지스터부로 인가되며, 제2 모드에서는 바이어스 전압이 제2 트랜지스터부로 인가될 수 있다.

본 발명의 실시예에 따르면, 제1 커패시터부에 의하여 커플링되어 상기 제1 트랜지스터부에 흐르는 전류를 제어하는 전압의 크기는 제1 모드보다 제2 모드에서 더 작을 수 있다.

본 발명의 실시예에 따르면, 인버터의 제1 P채널 트랜지스터의 소스단은 전원입력단과 연결되며, 제1 트랜지스터부는 제2 N채널 트랜지스터를 포함하고, 제2 N채널 트랜지스터의 드레인단은 제1 N채널 트랜지스터의 소스단과 연결되고, 소스단은 접지되며, 게이트단은 제1 모드에서 바이어스 전압 입력단과 연결되고 제2 모드에서 접지되며, 제2 트랜지스터부는 제3 N채널 트랜지스터를 포함하고, 제3 N채널 트랜지스터의 드레인단은 제1 N채널 트랜지스터의 소스단 및 제2 N채널 트랜지스터의 드레인단과 연결되며, 소스단은 접지되고, 게이트단은 제2 모드에서 바이어스 전압 입력단과 연결되고 제1 모드에서 접지될 수 있다.

본 발명의 실시예에 따르면, 제1 커패시터부는 인버터의 입력단과 제2 N채널 트랜지스터의 게이트단 사이에 연결되는 제1 커패시터, 및 일단이 제1 커패시터의 일단 및 제2 N채널 트랜지스터의 게이트단에 연결되고, 타단은 제1 모드에서 개방되고 제2 모드에서 접지되는 제2 커패시터를 포함할 수 있다.

본 발명의 실시예에 따르면, 인버터의 제1 N채널 트랜지스터의 소스단은 접지되며, 제1 트랜지스터부는 제2 P채널 트랜지스터를 포함하고, 제2 P채널 트랜지스터의 드레인단은 제1 P채널 트랜지스터의 소스단과 연결되며, 소스단은 전원전압단과 연결되고, 게이트단은 제1 모드에서 바이어스 전압 입력단과 연결되고 제2 모드에서 접지되며, 제2 트랜지스터부는 제3 P채널 트랜지스터를 포함하고, 상기 제3 P채널 트랜지스터의 드레인단은 제1 P채널 트랜지스터의 소스단 및 제2 P채널 트랜지스터의 드레인단과 연결되며, 소스단은 전원전압단과 연결되고, 게이트단은 제2 모드에서 바이어스 전압 입력단과 연결되고 제1 모드에서 접지될 수 있다.

본 발명의 실시예에 따르면, 제1 커패시터부는 인버터의 입력단과 제2 P채널 트랜지스터의 게이트단 사이에 연결되는 제1 커패시터, 및 일단이 제1 커패시터의 일단 및 제2 P채널 트랜지스터의 게이트단에 연결되고, 타단은 제1 모드에서 개방되고, 제2 모드에서 접지되는 제2 커패시터를 포함할 수 있다.

본 발명의 실시예에 따르면, 인버터의 출력단과 접지단 사이에 연결되는 커패시터 뱅크를 더 포함할 수 있다.

본 발명에 따르면, 높은 주파수 특성을 갖는 발진을 하면서, 전력 소모를 줄일 수 있는 링 발진기를 제공할 수 있다.

도 1은 종래의 링 발진기를 나타낸 회로도이다.
도 2는 본 발명의 실시예에 따른 링 발진기의 회로도이다.
도 3은 본 발명의 정상 모드에서 일 실시예에 따른 링 발진기 일부의 회로도이다.
도 4는 본 발명의 절전 모드에서의 일 실시예에 따른 링 발진기 일부의 회로도이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 링 발진기 일부의 회로도이다.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.

[본 발명의 바람직한 실시예]

본 발명의 실시예에 따른 링 발진기에 대한 설명에 앞서 일반적인 링 발진기의 원리를 간단히 설명하기로 한다.

도 1은 일반적인 링 발진기의 발진부의 구성을 나타내는 회로도이다.

도 1을 참조하면, 링 발진기의 발진부(10)는 3단의 인버터로 구성될 수 있다. 발진부(10)는 P채널 트랜지스터(1a) 및 N채널 트랜지스터(1b)로 형성되는 제1 인버터(D1), P채널 트랜지스터(2a) 및 N채널 트랜지스터(2b)로 형성되는 제2 인버터(D2), 및 P채널 트랜지스터(3a) 및 N채널 트랜지스터(3b)로 형성되는 제3 인버터(D3)를 포함한다. 각 인버터의 출력노드에는 발진부(10)의 지연값을 결정하기 위한 커패서터(1c, 2c, 3c)가 각각 결합되어 있다.

도 1에 도시된 바와 같이, 각 인버터의 P채널 트랜지스터의 소스단으로는 전원전압(Vdd)이 입력되며, N채널 트랜지스터의 소스단으로는 접지전압(Vss)이 입력된다. 일단이 인버터의 출력단에 연결된 커패시터(1c, 2c, 3c)들은 타단이 접지된다.

도 1에 도시된 종래의 링 발진기의 발진부(10)는 3개의 인버터(D1, D2, D3)가 직렬로 나열되고, 제3 인버터(D3)의 출력이 제1 인버터(D1)까지 되돌려져 입력되어 있다. 이 예에서는 인버터가 홀수개 존재하기 때문에 발진 동작을 계속한다.

이하에서는 본 발명의 실시예에 따른 링 발진기에 대해 설명하기로 한다.

제1 실시예

도 2는 본 발명의 일 실시예에 따른 링 발진기를 나타낸다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 링 발진기는 홀수개의 발진부를 포함한다. 본 발명의 실시예에서는 설명의 편의를 위하여 3개의 발진부를 포함하는 링 발진기에 대해서 설명하도록 한다. 그러나, 본 발명의 링 발진기는 반드시 3개의 발진부로 이루어질 필요는 없으며, 3개, 5개,…, 2n+1(단, n은 자연수)개의 발진부를 포함할 수 있다.

도 2를 참조하면, 발진부(100, 200, 300)는 제1 인버터(INV1), 제2 인버터(INV2), 제3 인버터(INV3), 제1 트랜지스터부(110, 210, 310), 제1 커패시터부(120, 220, 320)를 포함한다.

인버터(INV1, INV2, INV3)는 발진을 유도하는 소자로서, 상보적으로 온/오프 되는 P채널 트랜지스터(Mp1, Mp2, Mp3) 및 N채널 트랜지스터(Mn1, Mn2, Mn3)를 갖는다.

제1 인버터(INV1)의 입력단은 제1 커패시터부(120) 일단과 연결되며, 출력단은 제2 인버터(INV2)의 입력단과 연결된다. 마찬가지로, 제2 인버터(INV2)의 입력단은 제1 인버터(INV1)의 출력단 및 제2 발진부(200)의 제1 커패시터부(220)와 연결되고, 출력단은 제3 인버터(INV3)의 입력단과 연결된다. 제3 인버터(INV3)의 입력단은 제2 인버터(INV2)의 출력단 및 제1 커패시터부(320)와 연결되고, 출력단은 제1 인버터(INV1)의 입력단과 연결된다. 즉, 각 인버터의 출력단은 다음 인버터의 입력단으로 연결되고, 최종단 인버터의 출력단은 초단의 인버터의 입력단으로 연결되는 고리 형상으로 연결되어, 발진 신호를 출력하게 된다.

제1 트랜지스터부(110, 210, 310)는 전력 소모를 줄이고 높은 주파수에서의 발진을 유도하는 구성으로서, 제1 트랜지스터(Mb1, Mb2, Mb3)를 포함한다. 도 2에 도시된 제1 트랜지스터(Mb1, Mb2, Mb3)는 N채널 트랜지스터로 이루어질 수 있다. 상기 제1 트랜지스터부(110, 210, 310)는 P채널 트랜지스터로 이루어질 수도 있으며, P채널 트랜지스터로 이루어지는 경우에 대해서는 후술하도록 한다.

제1 트랜지스터(Mb1, Mb2, Mb3)의 드레인단은 인버터(INV1, INV2, INV3)의 N채널 트랜지스터(Mn1, Mn2, Mn3)의 소스단에 연결되고, 소스단은 접지되며, 게이트단은 제1 커패시터(C11, C21, C31)의 타단과 연결되고 바이어스 전압(Vos)이 입력된다. 바이어스 전압 입력단과 제1 트랜지스터(Mb1, Mb2, Mb3)의 게이트단 사이에는 제1 저항(R11, R21, R31)이 삽입될 수 있다.

제1 커패시터(C11, C21, C31)는 발진 주파수를 높이기 위한 소자이다. 제1 커패시터(C11, C21, C31)의 일단은 인버터(INV1, INV2, INV3)의 입력단과 연결되고, 타단은 제1 트랜지스터(Mb1, Mb2, Mb3)의 게이트단과 연결된다.

그리고, 각 인버터(INV1, INV2, INV3)의 출력단에는 하나 이상의 커패시터로 이루어진 커패시터 뱅크(CB1, CB2, CB3)가 병렬로 연결될 수 있다. 상기 커패시터 뱅크는 발진부(100, 200, 300)에서 생성된 발진신호의 발진주파수를 미세하게 조절할 수 있다.

이하에서, 발진부(100, 200, 300)의 동작을 설명하도록 한다.

본 발명의 실시예에 따른 발진부(100, 200, 300)는 그 구성과 동작이 동일하므로, 제1 발진부(100)를 중심으로 설명하도록 한다.

도 3은 제1 발진부의 회로를 나타낸다.

도 2 및 3을 참조하면, 바이어스 전압(Vos)은 제1 트랜지스터(Mb1)의 게이트단에 인가된다. 바이어스 전압(Vos)은 제1 트랜지스터(Mb1)의 문턱전압 이상의 전압이며, 제1 트랜지스터(Mb1)는 인버터(INV1)를 구동시키기 위한 바이어스 전류를 흐르게 한다. 제3 인버터(INV3)의 출력단으로부터 입력되는 제1 인버터(INV1)의 입력전압(Vx1)이 증가하면, N채널 트랜지스터(Mn1)가 온 상태가 되고, P채널 트랜지스터(Mp1)는 오프 상태가 되므로, 출력단은 N채널 트랜지스터(Mn1)를 통하여 제1 트랜지스터(Mb1)의 드레인단과 연결된다.

이 때, N채널 트랜지스터(Mn1)의 게이트단에는 제1 커패시터(C11)에 의하여 제1 인버터 입력전압(Vx1)이 커플링되어 전달된다. 제1 트랜지스터(Mb1)는 온 상태가 되어 드레인단과 소스단은 도통된다. 따라서, 제1 인버터(INV1)의 출력단은 제1 트랜지스터(Mb1)의 소스단인 접지단과 연결되어 빠르게 감소될 수 있다.

제2 인버터(INV2)의 입력단은 제1 인버터(INV1)의 출력단과 연결되므로, 제2 인버터(INV2)의 입력전압(Vx2)은 제1 인버터(INV1)의 출력전압(Vy1)과 동일하게 감소하게 된다. 제2 인버터(INV2)의 입력전압(Vx2)이 감소하면, 제2 인버터(INV2)의 P채널 트랜지스터(Mp2)는 온 상태가 되고, N채널 트랜지스터(Mn2)는 오프 상태가 된다. 따라서, 제2 인버터 출력단은 전원전압(Vdd)단에 연결되어 제2 인버터 출력전압(INV2)는 증가한다. 상기 제2 인버터 출력전압(Vy2)은 제3 인버터(INV3)의 입력단에 인가됨으로써, 제3 인버터(INV3)는 앞서 설명한 제1 인버터(INV1)와 동일한 동작을 하게 되므로 제3 인버터 출력전압(Vy3)과 제1 인버터 입력전압(Vx1)은 감소하게 된다. 이와 같이, 제1 내지 제3 인버터(INV1, INV2, INV3)는 고리 형식으로 연결되어 인버터의 출력전압을 다음 인버터가 입력 받음으로써 신호를 발진하게 된다.

이러한 발진과정에 있어서, 제1 트랜지스터(Mb1, Mb2, Mb3)는 입력 전압에 따라, 접지단으로 흐르는 전류를 제한하므로, 인버터의 P채널 트랜지스터(Mp1, Mp2, Mp3)와 N채널 트랜지스터(Mn1, Mn2, Mn3)가 동시에 턴 온(turn-on)되어 인버터(INV1, INV2, INV3)에 큰 전류가 흐르는 것을 방지할 수 있다.

한편, 각 인버터(INV1, INV2, INV3)의 출력단에 연결된 커패시터(CB1, CB2, CB3)는 인버터 출력전압(Vy1, Vy2, Vy3)의 발진주파수를 미세하게 조정할 수 있다.

본 발명의 실시예에 따른 링 발진기는 인버터 출력전압(Vy1, Vy2, Vy3)의 감소 속도를 높임으로써 고주파 신호를 발진할 수 있다. 즉, 인버터(INV1, INV2, INV3)의 입력단과 제1 트랜지스터(Mb1, Mb2, Mb3) 사이에 연결되는 제1 커패시터(C11, C21, C31)는 추가적인 전력을 소비하지 않고, 출력전압(Vy2)이 빠르게 감소하도록 유도함으로써 고주파 발진을 유도할 수 있다.

다음으로 본 발명의 제2 실시예에 따른 링 발진기에 대하여 설명하도록 한다.

제2 실시예

본 발명의 제2 실시예에 따른 링 발진기는 발진 모드를 나누어 동작함으로써 전력소비를 줄일 수 있다.

즉, 발명의 제2 실시예에 따른 링 발진기는 제1 모드 및 제2 모드의 발진 모드를 선택할 수 있다. 상기 제1 모드는 정상 모드이며, 제2 모드는 절전 모드일 수 있다. 이를 위해 발진부(100, 200, 300)는 바이어스 전압을 입력 받기 위한 제1 입력단(21)과 제2 입력단(22)을 가질 수 있다. 상기 발진 모드의 선택은 사용자에 의하여 정해질 수 있다.

우선, 본 발명의 제2 실시예에 따른 링 발진기는 제1 모드에서는 전술한 제1 실시예의 발진을 한다. 이때, 제1 입력단(21)으로 바이어스 전압(Vos)이 입력되며, 제2 입력단(22)으로는 접지신호가 입력된다.

도 2를 참조하면, 본 발명의 제2 실시예에 따른 발진부(100, 200, 300)는, 인버터(INV1, INV2, INV3), 제1 트랜지스터부(110, 210, 310), 제2 트랜지스터부(130, 230, 330), 및 제1 커패시터부(120, 220, 320)를 포함할 수 있다.

각각의 인버터(INV1, INV2, INV3)는 전술한 제1 실시예의 경우와 동일하므로 자세한 설명은 생략한다.

제1 트랜지스터부(110, 210, 310)는 제1 트랜지스터(Mb1, Mb2, Mb3)를 포함하며, 제1 커패시터부(120, 220, 320)는 제1 커패시터(C11, C21, C31) 및 제2 커패시터(C21, C22, C32)를 포함하고, 제2 트랜지스터부(130, 230, 330)는 발진 모드가 제2 모드일 때, 낮은 주파수에서의 발진을 유도하는 구성으로서, 제2 트랜지스터(Ms1, Ms2, Ms3)를 포함한다.

제1 트랜지스터(Mb1, Mb2, Mb3)는 제1 커패시터(C11, C21, C31)의 타단, 제2 커패시터(C12, C22, C32)의 일단 및 제1 입력단(21)에 연결된다. 제1 입력단(21)과 제1 트랜지스터(Mb1, Mb2, Mb3)의 게이트단 사이에는 제1 저항(R11, R21, R31)이 삽입될 수 있다.

제2 트랜지스터(Ms1, Ms2, Ms3)는 상당히 낮은 주파수의 발진을 일으키는 소자로서 저전력으로 동작된다. 제2 트랜지스터(Ms1)는 매우 낮은 전력으로 동작하는 소자로서, 상기 제2 트랜지스터(Ms1, Ms2, Ms3)는 N채널 트랜지스터로 구현될 수 있다. 제2 트랜지스터(Ms1, Ms2, Ms3)의 드레인단은 인버터(INV1, INV2, INV3)의 N채널 트랜지스터(Mn1, Mn2, Mn3)의 소스단에 연결되고, 소스단은 접지되며, 게이트단은 제2 입력단(22)과 연결된다. 제2 입력단(22)과 제2 트랜지스터(Ms1, Ms2, Ms3)의 게이트단 사이에는 제2 저항(R12, R22, R32)이 삽입될 수 있다.

제1 커패시터(C11, C21, C31)는 일단은 인버터(INV1, INV2, INV3)의 입력단과 연결되고, 타단은 제1 트랜지스터(Mb1, Mb2, Mb3)의 게이트단 및 제2 커패시터(C21, C22, C32)의 일단과 연결된다.

제2 커패시터(C12, C22, C32)의 일단은 제1 커패시터(C11, C21, C31)의 타단 및 제1 트랜지스터(Mb1, Mb2, Mb3)의 게이트단에 연결되며, 타단은 제1 모드에서 오픈 상태가 되며, 제2 모드에서 접지된다. 제2 커패시터(C12, C22, C32)의 타단과 접지단 사이에는 스위칭부(SW1, SW2, SW3)가 삽입될 수 있으며, 상기 스위칭부(SW1, SW2, SW3)는 발진 모드에 따라 제2 커패시터(C12, C22, C32)의 타단과 접지단의 연결을 온/오프 시킨다.

제2 커패시터(C12, C22, C32)는 제2 모드에서 제1 커패시터(C11, C21, C31)에 의하여 커플링되어 제1 트랜지스터(Mn1, Mn2, Mn3)에 인가되는 전압을 줄이기 위한 소자이다.

그리고, 각 인버터(INV1, INV2, INV3)의 출력단에는 하나 이상의 커패시터로 이루어진 커패시터 뱅크(CB1, CB2, CB3)가 병렬로 연결될 수 있다.

본 발명의 제2 실시예에 따른 링 발진기는 3개의 발진부(100, 200, 300)로 구현되나, 반드시 이에 한정되는 것은 아니고, 3개, 5개,…, 2n+1(단, n은 자연수)개의 발진부를 포함할 수 있다.

또한, 본 발명의 제2 실시예에 따른 링 발진기는 발진부의 발진 모드에 따라, 바이어스 전압(Vos)과 접지 전압을 발진부(100, 200, 300)에 전달하기 위한 발진 스위칭부(20)를 더 포함할 수 있다.

발진 스위칭부(20)는 스위칭을 통하여 발진 모드에 따라 외부 바이어스 회로로부터 입력되는 바이어스 전압(Vos) 및 접지 전압을 발진부(100, 200, 300)에 전달한다.

도 2에 도시된 바와 같이, 발진 스위칭부(20)는 제1 스위치(S1), 제2 스위치(S2), 제3 스위치(S3)를 포함할 수 있다. 발진 스위칭부(20)는 발진 모드에 따라, 제1 스위치(S1)는 바이어스 전압 입력단을 제1 입력단(21)과 제2 입력단(22) 중 하나와 연결되도록 스위칭한다. 제2 스위치(S2)는 제1 입력단(21)과 접지단과의 연결을 온/오프 시키며, 제3 스위치(S3)는 제2 입력단(22)과 접지단과의 연결을 온/오프 시킨다.

구체적으로, 제1 모드에서, 제1 스위치(S1)는 바이어스 전압 입력단을 발진부(100, 200, 300)의 제1 입력단(21)에 연결시키고, 제2 스위치(S2)는 개방되며, 제3 스위치(S3)는 단락되어 제2 입력단(22)을 접지시킨다. 제2 모드에서는, 제1 스위치(S1)는 바이어스 전압 입력단을 발진부(100, 200, 300)의 제2 입력단(22)에 연결시키고, 제2 스위치(S2)는 단락되어 제1 입력단(21)을 접지시키며, 제3 스위치(S3)는 개방된다.

정리하면, 발진 모드가 제1 모드일 때, 제1 입력단(21)에 바이어스 전압(Vos)이 입력되고, 제2 입력단(22)은 접지된다. 반대로, 발진 모드가 제2 모드일 때는 제2 입력단(22)에 바이어스 전압(Vos)이 입력되고, 제1 입력단(21)은 접지된다.

이하에서, 제2 실시예에 따른 발진부(100, 200, 300)의 동작을 설명하도록 한다.

도 2 및 도 3에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 링 발진기는 제1 모드에서는 전술한 제1 실시예의 발진을 한다. 이때, 제1 입력단(21)으로 바이어스 전압(Vos)이 입력되며, 제2 입력단(22)으로는 접지신호가 입력되며, 스위칭부(SW1)의 타단은 개방된다.

다음으로, 제2 모드에서의 발진부(100)의 동작을 설명한다.

도 4는 제2 모드인 절전 모드에서의 제1 인버터의 회로를 나타낸다.

도 2 및 도 4를 참조하여 제1 인버터(INV1)의 동작을 설명하면, 바이어스 전압(Vos)은 제2 입력단(22)으로 입력되어 제2 트랜지스터(Ms1)의 게이트단에 인가되며, 제1 트랜지스터(Mb1)에는 접지 신호가 인가된다. 또한, 제2 커패시터(C12)의 타단은 접지된다.

도 2 및 도 4에 도시된 바와 같이, 제2 트랜지스터(Ms1)는 바이어스 전압(Vos)에 의하여 온 상태가 되어, 초기 발진을 위한 바이어스 전류를 흐르게 한다.

인버터 입력전압(Vx1)이 증가하면, P채널 트랜지스터(Mp1)는 오프 상태가 되고, N채널 트랜지스터(Mn1)는 온 상태가 된다. 제1 커패시터(C11)는 입력전압(Vx1)을 커플링시키며, 제2 커패시터(C12)는 상기 커플링된 전압을 분배하여 제1 트랜지스터(Mb1)의 게이트단에 인가되는 전압의 크기를 줄인다.

제2 모드는 발진 주파수가 최소가 되는 절전 모드이므로, 제2 커패시터(C12)는 제1 트랜지스터(Mb1)의 게이트단에 인가되는 전압을 제2 트랜지스터(Ms1)의 문턱전압에 가까운 전압으로 낮추어 준다. 제1 트랜지스터(Mb1)가 온 상태가 되면, 제1 인버터 출력전압(Vy1)은 접지단에 연결되어 감소하게 된다. 상기 출력전압(Vy1)은 제2 인버터(INV2)의 입력단에 인가되게 된다.

제2 인버터 입력전압(Vx2)이 감소하면, P채널 트랜지스터(Mp2)는 온 상태가 되고, N채널 트랜지스터(Mn2)는 오프 상태가 된다. 따라서, 제2 인버터(INV2)의 출력단에는 전원전압(Vdd)단이 연결되어 출력전압(Vy2)는 증가하게 된다. 제2 인버터 출력전압(Vy2)는 다시 제3 인버터(INV3)의 입력단에 인가됨으로써, 발진이 계속되게 된다.

이러한 발진과정에 있어서, 제1 트랜지스터(Mb1, Mb2, Mb3) 및 제2 트랜지스터(Ms1, Ms2, Ms3)는 인버터 N채널 트랜지스터(Mn1, Mn2, Mn3)의 소스단과 접지단 사이에 흐르는 전류를 제한함으로써, 인버터의 P채널 트랜지스터(Mp1, Mp2, Mp3)와 N채널 트랜지스터(Mn1, Mn2, Mn3)가 동시에 턴 온(turn-on)되어 인버터(INV1, INV2, Inv3)에 큰 전류가 흐르는 것을 방지할 수 있다.

따라서, 본 발명의 제2 실시예에 따른 링 발진기는 제2 트랜지스터(Ms1, Ms2, Ms3)에 바이어스 전압(Vos)을 인가함으로써, 저주파신호를 발진시키면서 전력소비를 최소화할 수 있다.

한편, 각 인버터(INV1, INV2, INV3)의 출력단에 연결된 커패시터(CB1, CB2, CB3)는 인버터 출력전압(Vy1, Vy2, Vy3)의 발진주파수를 미세하게 조정할 수 있다.

다음으로, 발진부(100)의 제1 트랜지스터(Mb1, Mb2, Mb3)와 제2 트랜지스터(Ms1, Ms2, Ms3)가 P채널 트랜지스터로 구현되는 경우에 대해서 설명하도록 한다.

제3 실시예

도 5 및 도 6는 본 발명의 다른 실시예에 따른 링 발진기의 제1 발진부(100’)를 나타낸다.

도 5는 제1 트랜지스터부(110’)의 제1 트랜지스터(Mb1)가 P채널 트랜지스터인 경우에 제1 모드에서의 제1 발진부(100’)를 나타내며, 도 5는 제2 모드에서의 제1 발진부(100’)를 나타낸다.

도 5 및 도 2에 도시된 바와 같이, 제1 모드에서 제1 트랜지스터(Mb1, Mb2, Mb3)는 P채널 트랜지스터로 이루어질 수 있다. 상기 제1 트랜지스터(Mb1, Mb2, Mb3)의 드레인단은 인버터 P채널 트랜지스터(Mp1, Mp2, Mp3)의 소스단에 연결되고, 소스단은 전원전압(Vdd)단과 연결되며, 게이트단과 인버터(INV1, INV2, INV3)의 입력단 사이에는 제1 커패시터(C11, C21, C31)가 삽입된다.

다음으로, 도 6을 참조하면, 제2 모드에서 제2 트랜지스터부(130’)의 제2 트랜지스터(Ms1, Ms2, Ms3)도 P채널 트랜지스터로 이루어질 수 있다. 제2 트랜지스터(Ms1, Ms2, Ms3)의 소스단은 전원전압(Vdd)단에 연결되고, 드레인단은 인버터 P채널 트랜지스터(Mp1, Mp2, Mp3)의 소스단에 연결되며, 게이트단은 제2 입력단(22)에 연결된다. 제2 트랜지스터(Ms1, Ms2, Ms3)의 게이트단에는 바이어스 전압이 인가되며, 제2 저항(R12, R22, R32)이 연결될 수 있다.

따라서, 제1 트랜지스터(Mn1, Mn2, Mn3)와 제2 트랜지스터(Ms1, Ms2, Ms3)는 인버터 P채널 트랜지스터(Mp1, Mp2, Mp3)의 소스단과 전원전압(Vdd)단 사이에 흐르는 전류를 제한함으로써, 인버터의 P채널 트랜지스터(Mp1, Mp2, Mp3)와 N채널 트랜지스터(Mn1, Mn2, Mn3)가 동시에 턴 온(turn-on)되어 인버터(INV1, INV2, INV3)에 큰 전류가 흐르는 것을 방지할 수 있다.

이와 같이, 제1 트랜지스터(Mb1, Mb2, Mb3) 및 제2 트랜지스터(Ms1, Ms2, Ms3)를 P채널 트랜지스터로 구현하는 경우에는, 도 5 및 도 6에 도시된 바와 같이, 인버터 P채널 트랜지스터(Mp1, Mp2, Mp3)에 연결시킴으로써, 제1 실시예에서 설명한 링 발진기와 동일한 링 발진기를 구현할 수 있다.

이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따르면, 저전력 링 발진기를 손쉽게 구현할 수 있다. 즉, 상기와 같이 커패시터를 이용하여 인버터의 입력전압과 출력전압을 빠르게 스윙시킴으로써, 고주파신호를 발진시키면서 전력소비를 최소화할 수가 있다. 또한, 인버터에 연결되는 트랜지스터는 상기 인버터의 P채널 트랜지스터와 N채널 트랜지스터가 동시에 턴온(turn-on) 되어 인버터에 과도한 전류가 흐르는 것을 방지하며, 발진기의 발진 모드를 정상 모드와 절전 모드로 나누어, 절전 모드에서는 최소한의 전류만으로 저주파 발진이 가능하도록 함으로써, 전력 소비를 줄일 수 있다. 즉, 넓은 주파수 범위를 갖는 링 발진기를 구현함에 있어서 수반되는 전력낭비의 문제를 해결할 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

10 : 바이어스 회로
20 : 발진 스위칭부
21 : 제1 입력단
22 : 제2 입력단
100, 100’, 200, 300 : 발진부
110, 110’, 210,, 310 : 제1 트랜지스터부
120, 120’, 220, 320 : 제1 커패시터부
130, 130’, 230, 330 : 제2 트랜지스터부

Claims (13)

1. 고리 형상으로 연결된 복수개의 발진부를 포함하고,
   상기 각각의 발진부는,
   제1 P채널 트랜지스터 및 제1 N채널 트랜지스터를 포함하는 인버터;
   바이어스 전압을 입력 받아 상기 인버터에 바이어스 전류를 흘려주고, 상기 제1 P채널 트랜지스터와 상기 제1 N채널 트랜지스터가 동시에 온(on) 상태가 되는 것을 방지하는 제1 트랜지스터부; 및
   상기 인버터의 입력전압을 커플링시켜 상기 제1 트랜지스터부에 흐르는 전류를 제어하는 제1 커패시터부를 포함하는,
   링 발진기.
2. 제1항에 있어서,
   상기 인버터의 제1 P채널 트랜지스터의 소스단은 전원입력단과 연결되며,
   상기 제1 트랜지스터부는 제2 N채널 트랜지스터를 포함하고, 상기 제2 N채널 트랜지스터의 드레인단이 상기 제1 N채널 트랜지스터의 소스단과 연결되고, 소스단은 접지되며, 게이트단은 바이어스 전압 입력단과 AC 커플되도록 연결되는,
   링 발진기.
3. 제2항에 있어서,
   상기 제1 커패시터부는 상기 인버터의 입력단과 상기 제2 N채널 트랜지스터의 게이트단 사이에 연결되는 커패시터를 포함하는 링 발진기.
4. 제1항에 있어서,
   상기 제1 N채널 트랜지스터의 소스단은 접지되며,
   상기 제1 트랜지스터부는 제2 P채널 트랜지스터를 포함하고, 상기 제2 P채널 트랜지스터의 드레인단이 상기 제1 P채널 트랜지스터의 소스단과 연결되고, 소스단은 전원입력단과 연결되며, 게이트단은 바이어스 전압 입력단과 AC 커플되도록 연결되는,
   링 발진기.
5. 제4항에 있어서,
   상기 제1 커패시터부는 상기 인버터의 입력단과 상기 제2 P채널 트랜지스터의 게이트단 사이에 연결되는 커패시터를 포함하는 링 발진기.
6. 고리 형상으로 연결된 복수개의 발진부를 포함하고, 발진 모드로서 제1 모드 및 제2 모드를 갖고,
   상기 각각의 발진부는,
   제1 P채널 트랜지스터 및 제1 N채널 트랜지스터를 포함하는 인버터;
   상기 제1 모드에서 바이어스 전압을 입력 받아 상기 인버터에 바이어스 전류를 흘려주고, 상기 제1 모드 또는 상기 제2 모드에서 상기 제1 P채널 트랜지스터와 상기 제1 N채널 트랜지스터가 동시에 온(on) 상태가 되는 것을 방지하는 제1 트랜지스터부;
   상기 제1 모드에서 오프 상태가 되고, 상기 제2 모드에서 상기 바이어스 전압을 입력 받아 상기 인버터에 바이어스 전류를 흘려주고, 상기 제1 P채널 트랜지스터와 상기 제1 N채널 트랜지스터가 동시에 온(on) 상태가 되는 것을 방지하는 제2 트랜지스터부; 및
   상기 인버터의 입력전압을 커플링시켜 상기 제1 트랜지스터부에 흐르는 전류를 제어하는 제1 커패시터부를 포함하는,
   링 발진기.
7. 제6항에 있어서,
   상기 제1 모드에서는 상기 바이어스 전압이 상기 제1 트랜지스터부로 인가되며, 상기 제2 모드에서는 상기 바이어스 전압이 상기 제2 트랜지스터부로 인가되는,
   링 발진기.
8. 제6항에 있어서,
   상기 제1 커패시터부에 의하여 커플링되어 상기 제1 트랜지스터부에 흐르는 전류를 제어하는 전압의 크기는 상기 제1 모드보다 상기 제2 모드에서 더 작은 링 발진기.
9. 제6항에 있어서,
   상기 인버터의 제1 P채널 트랜지스터의 소스단은 전원입력단과 연결되며,
   상기 제1 트랜지스터부는 제2 N채널 트랜지스터를 포함하고, 상기 제2 N채널 트랜지스터의 드레인단은 상기 제1 N채널 트랜지스터의 소스단과 연결되고, 소스단은 접지되며, 게이트단은 상기 제1 모드에서 바이어스 전압 입력단과 연결되고 상기 제2 모드에서 접지되며,
   상기 제2 트랜지스터부는 제3 N채널 트랜지스터를 포함하고, 상기 제3 N채널 트랜지스터의 드레인단은 상기 제1 N채널 트랜지스터의 소스단 및 상기 제2 N채널 트랜지스터의 드레인단과 연결되며, 소스단은 접지되고, 게이트단은 상기 제2 모드에서 바이어스 전압 입력단과 연결되고 상기 제1 모드에서 접지되는,
   링 발진기.
10. 제9항에 있어서,
    상기 제1 커패시터부는 상기 인버터의 입력단과 상기 제2 N채널 트랜지스터의 게이트단 사이에 연결되는 제1 커패시터; 및
    일단이 상기 제1 커패시터의 일단 및 상기 제2 N채널 트랜지스터의 게이트단에 연결되고, 타단은 상기 제1 모드에서 개방되고 상기 제2 모드에서 접지되는 제2 커패시터를 포함하는,
    링 발진기.
11. 삭제
12. 삭제
13. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 인버터의 출력단과 접지단 사이에 연결되는 커패시터 뱅크를 더 포함하는,
    링 발진기.
    

Images