KR100615789B1 - ＳｉＧｅ 이질 접합 바이폴라 트랜지스터 및 그 수율의향상 방법 - Google Patents

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Abstract

SiGe 바이폴라(bipolar)의 수율을 향상시키고, 또한 SiGe 이질 접합 바이폴라 트랜지스터(heterojunction bipola transistor)를 제조하는 방법을 제공한다. 본 발명의 방법은 장치에 있어서 콜렉터 영역(collector region)(16), 서브 콜렉터 영역(14), 외인성(extrinsic) 베이스 영역(29) 및 콜렉터-베이스 접합 영역(27) 중의 어느 하나에 탄소(C)를 이온 주입(ion-implanting)하는 것을 포함한다. 바람직한 실시예에서, 앞서 제시한 각 영역의 C 주입(implants)을 포함한다.

Description

ＳｉＧｅ 이질 접합 바이폴라 트랜지스터 및 그 수율의 향상 방법{C IMPLANTS FOR IMPROVED SIGE BIPOLAR TRANSISTORS YIELD}
본 발명은 반도체 이질 접합 바이폴라 트랜지스터(semiconductor heterojunction bipolar transistors)에 관한 것으로서, 보다 세부적으로는, 콜렉터-에미터(collector-emitter : CE) 누설(leakage)이나 단락(shorts) 또는 콜렉터-베이스(collector-base : CB) 누설이나 단락을 발생시키는 전위(dislocations)를 억제하는 것에 의해서 SiGe 바이폴라 수율을 실질적으로 향상시키는 SiGe 이질 접합 바이폴라 트랜지스터의 제조 방법에 관한 것이다.
고 주파수의 유선 및 무선 시장이 크게 성장함에 따라, SiGe 등의 화합물 반도체는 벌크형 상보성 금속 산화물 반도체(complementary metal oxide semiconductor : CMOS) 기법에 비해 고유의 이점을 갖는 새로운 기회를 가지게 되었다. 에피택셜층의 부정규형(epitaxial-layer pseudomorphic) SiGe 증착 프로세스의 급속한 발전에 따라, 에피택셜 베이스 SiGe 이질 접합 바이폴라 트랜지스터는 넓은 시장 허용성을 위한 주류의 CMOS 개발과 통합되어, 디지털 로직 회로(digital logic circuitry)를 위한 향상된 CMOS 기술 기반을 최대로 활용하면서 아날로그 및 RF 회로를 위한 SiGe 기법의 이점을 제공하고 있다.
주입 손상(implant damage)에 의해서 생성된 과도한 틈새(interstitials)로 인해 바이폴라 장치의 콜렉터 및 에미터 영역 내에서 전위(dislocation)가 생성된다고 널리 알려져 있다. 이러한 전위가 콜렉터와 에미터 영역 사이에서 확장될 때, 바이폴라 파이프 단락(bipolar pipe shorts), 즉, 콜렉터-에미터 단락이 생성될 수 있다. 이러한 문맥에서, SiGe 바이폴라의 수율은 콜렉터 영역에서 생성되는 전위의 20% 내지 50%만큼 감소될 수 있다.
종래 기술에서는 탄소 C를 SiGe 이질 접합 장치에 포함시키는 작업을 실행하여, 붕소가 베이스 영역 내로 외부 확산(out-diffusion)하는 것을 방지하였다. 예를 들면, 탄소가 풍부한 실리콘 층 내에서는 일시적으로 강화되는 붕소 확산은 크게 억제된다고 알려져 있다. 이는, 예를 들면 H.J. Osten 등에 의한 "Carbon Doped SiGe Heterojunction Bipolar Trasistors for High Frequency Applications"(IEEEBTCM 7.1, 109) 등에서 확인된다. 실리콘 내에서 붕소의 확산은 틈새형 메카니즘(interstitial mechanism)을 통해서 생성되며, 실리콘 자체 틈새(self-interstitials)의 농도에 비례한다. 탄소가 풍부한 영역으로부터 탄소의 확산으로 실리콘 자체 틈새의 미포화(undersaturation)가 발생된다. 결과적으로, 이 영역에서 붕소의 확산은 억제될 것이다. 붕소의 확산을 억제할 수 있었음에도 불구하고, C를 SiGe 이질 접합 바이폴라 구조에 포함시키는 종래 기술 방법은 바이폴라 파이프 단락이 발생하는 것을 막지 못했다. 그러므로, 종래 기술 방법은 SiGe 바이폴라 수율을 향상시키지 못하고 있다.
위에서 언급한 SiGe 바이폴라 수율의 관점에서, 장치의 패데스탈(pedestal) 및 콜렉터 영역 내에서 발생되는 전위 때문에, SiGe 이질 접합 바이폴라 수율을 향상시키는 신규이며 향상된 방법을 제공할 지속적인 요구가 있어 왔다.
본 발명의 하나의 목적은 향상된 SiGe 바이폴라 수율을 달성하는 SiGe 이질 접합 바이폴라 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 장치 내에 존재하는 전위의 양을 실질적으로 감소시켜 파이프 단락을 방지하는 SiGe 이질 접합 바이폴라 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 추가적인 목적은 현행의 바이폴라 및 CMOS 프로세싱 단계와 조화될 수 있는 프로세싱 단계를 이용하는 SiGe 이질 접합 바이폴라 트랜지스터의 제조 방법을 제공하는 것이다.
위의 목적 및 장점과 다른 목적 및 장점은, 본 발명에 있어서 SiGe 바이폴라 트랜지스터의 임의의 사전 결정된 영역 내에 탄소 C를 주입(implanting)하는 것에 의해서 달성될 수 있다. 특히, 출원인은 바이폴라 장치의 서브 콜렉터, 콜렉터, 외인성 베이스(extrinsic base) 및 콜렉터-베이스 접합 영역 내에 독자적으로 또는 임의로 조합하여 탄소 C를 주입(주입 공정만을 이용하여)시키는 것에 의해서 향상된 SiGe 바이폴라 수율을 획득할 수 있다는 것을 확인하였다. 탄소 주입은 당업자들에게 잘 알려진 블랭킷(blanket) 또는 마스크형 주입 기법을 사용하여 수행할 수 있다. 본 발명에 있어서 가장 개선되고 가장 선호되는 실시예는, 위에서 규정된 바와 같이 모든 C 주입(implant) 기법이 채용될 때 획득될 수 있다. 본 발명에 의해서 획득된 향상된 SiGe 바이폴라 수율은, 종래의 SiGe 이질 접합 바이폴라 장치에서 지금까지 가능했던 것보다 실질적으로 더 적은 파이프 단락을 갖는 장치를 제공하기 때문에 본 기술 분야에서 상당한 진보가 있었다.
개괄적으로 말하면, 본 발명은 SiGe 바이폴라 수율을 향상시키는 방법을 포함하는 것으로서, (a) 서브 콜렉터 영역 위에 형성된 적어도 하나의 콜렉터 영역과, 콜렉터 및 서브 콜렉터 위에 형성된 SiGe 층-SiGe 층은, 외인성 베이스 영역과 인접하는 적어도 하나의 진성 베이스 영역(intrinsic base region) 및 콜렉터-베이스 접합 영역을 포함함-을 포함하는 적어도 하나의 바이폴라 장치 영역을 포함하는 구조물을 제공하는 단계와, (b) 콜렉터, 서브 콜렉터, 외인성 베이스 영역 및 콜렉터-베이스 접합 영역 중에서 선택된 구조물의 적어도 하나의 영역에 C를 주입하는 단계를 포함한다.
본 발명의 일실시예에서, 비선택적 에피 프로세스(non-selective epi process)를 활용하여 SiGe층을 성장시킨다. 이 실시예에서, SiGe층은 진성 베이스 영역과 인접한 외인성 베이스 영역을 포함한다. 다른 실시예에서, SiGe층은 외인성 베이스 영역 없이 형성된다. 이 실시예에서, 게르마늄을 포함할 수도 있고 포함하지 않을 수도 있는 외인성 베이스 영역을 SiGe층과 별도로 형성한다.
본 발명의 바람직한 실시예에서, 본 발명의 방법은, (a) 서브 콜렉터 영역 위에 형성된 적어도 하나의 콜렉터 영역을 포함하는 적어도 하나의 바이폴라 장치 영역을 포함하는 구조물을 제공하는 단계와, (b) 콜렉터 및 서브 콜렉터 영역에 C를 주입하는 단계와, (c) 외인성 베이스 영역에 인접하는 적어도 하나의 진성 베이스 영역 및 콜렉터-베이스 접합 영역을 포함하는 SiGe층을 바이폴라 장치 영역 내에 형성하는 단계와, (d) 외인성 베이스 영역 내에 C를 주입하는 단계와, (e) SiGe층 상에 절연체 층을 형성하는 단계와, (f) 진성 베이스 영역의 일부분을 노출하도록 절연체 층 내에 에미터 개구(emitter opening)를 제공하고, 이 에미터 개구를 통해서, 또한 진성 베이스 영역의 노출된 부분을 통해서, 콜렉터-베이스 접합 영역에 C를 주입하는 단계와, (g) 에미터 개구를 포함하여, 절연체 층 상에 에미터 폴리실리콘 영역을 형성하는 단계를 포함한다.
본 발명의 추가적인 측면은, 향상된 SiGe 바이폴라 수율을 갖는 SiGe 이질 접합 바이폴라 트랜지스터에 관한 것이다. 특히, 본 발명의 SiGe 이질 접합 바이폴라 트랜지스터는, 적어도 하나의 서브 콜렉터 영역 및 콜렉터 영역을 포함하는 제 1 도전 타입의 반도체 기판과, 기판 상에 형성되어, 콜렉터 영역 위에 형성된 적어도 하나의 콜렉터-베이스 접합 영역 및 외인성 베이스 영역과 인접하는 진성 베이스 영역을 포함하는 SiGe 베이스 층과, 진성 베이스 영역의 일부분에 형성되어, 적어도 하나의 에미터 폴리실리콘 영역을 포함하는 에미터 영역(여기에서, 콜렉터, 서브 콜렉터, 외인성 베이스 영역 및 콜렉터-베이스 접합 영역으로부터 선택된 구조물의 적어도 하나의 영역은 C 주입을 포함함)을 포함한다.
본 발명의 다른 바람직한 실시예에서, 바이폴라 트랜지스터는, 주입된 C로 도핑된 적어도 하나의 서브 콜렉터 영역 및 콜렉터 영역을 포함하는 제 1 도전 타입의 반도체 기판과, 기판 상에 형성되어, 콜렉터 영역, 진성 베이스 영역 및 진성 베이스 영역에 인접하는 외인성 베이스 영역 상에 형성된 적어도 하나의 콜렉터-베이스 접합 영역(여기에서, 콜렉터-베이스 접합 영역 및 외인성 베이스 영역은 주입된 C로 도핑됨)과, 진성 베이스 영역의 일부분에 형성되어, 적어도 하나의 에미터 폴리실리콘 영역을 포함하는 에미터 영역을 포함한다.
C 도핑된 영역은, 본 발명의 방법을 활용하여 특정 영역 내에 각각 탄소 C를 주입하는 것에 의해서 형성할 수 있다는 것을 주지하라.
도 1은 장치에 있어서 콜렉터, 서브 콜렉터 및 외인성 베이스 영역 및/또한 콜렉터-베이스 접합 영역에 포함된 C를 포함하는 본 발명의 SiGe 이질 접합 바이폴라 트랜지스터에 대한 단면도,
도 2는 내지 도 7은 본 발명의 여러 프로세싱 단계를 통해서 도 1의 구조를 도시하는 단면도.
이하에서, SiGe 바이폴라 수율을 향상시키기 위해서 C 주입을 이용하는 것과 연관된 본 발명은, 도 1 내지 도 7을 참조하고 이하에서 나타낸 논의를 통해서 보 다 세부적으로 설명될 것이다. 동일하고 대응되는 구성 요소는 동일한 참조 부호로 지칭하였음을 주지하라. 또한, 단순하게 하기 위해서, 도면 내에 오직 하나의 바이폴라 장치 영역만을 도시하였다. 디지털 로직 회로뿐만 아니라 다른 바이폴라 장치 영역을 도면 내에 도시된 바이폴라 장치 영역에 인접하게 형성할 수 있을 것이다.
본 발명을 세부적으로 논의하기 전에, 도면들은, 진성 베이스 영역에 인접한 외인성 베이스 영역에 SiGe층을 형성하는 본 발명의 바람직한 실시예를 묘사하는 것임을 주지하라. 이 실시예에서, 비선택적 에피 증착 프로세스를 사용하여 외인성 베이스 영역을 형성한다. 이 실시예에 추가하여, 본 발명은 또한 외인성 베이스 영역을 SiGe층으로부터 분리하여 형성하는 것에 대해서도 고려한다. 또한, 이하의 설명에서, 4개의 영역 전부, 즉, 콜렉터, 서브 콜렉터, 외인성 베이스 영역 및 콜렉터-베이스 접합 영역에 C의 주입을 실행한다는 것을 주지하라. 4개의 영역 전부에 이러한 C의 주입은 본 발명의 가장 바람직한 실시예를 나타낸다. 그러나 본 발명은 이들 4개의 영역 각각에 C를 주입하는 것으로 제한되지 않는다. 대신에, 본 발명에서는, 적어도 하나의 영역이 C 주입을 포함해야 한다.
먼저, 본 발명의 SiGe 이질 접합 바이폴라 트랜지스터의 단면도를 나타내는 도 1을 참조한다. 특히, SiGe 이질 접합 바이폴라 트랜지스터는 제 1 도전체 타입(N 또는 P)의 반도체 기판(10), 주입을 거쳐 C로 도핑되는 서브 콜렉터 영역(14) 및 콜렉터 영역(16)을 포함한다. 또한 이 구조물 내에 존재하는 격리 영역(isolation regions)(12)은 바이폴라 장치 영역의 외부 경계를 규정하고, 도 1에 도시된 바이폴라 장치 영역을 인접한 장치 영역(도시하지 않음)으로부터 격리시키는 역할을 한다.
도 1의 SiGe 바이폴라 트랜지스터는 또한 격리 영역(12)과 함께 기판(10) 상에 형성된 SiGe 베이스층(20)을 포함한다. 본 발명에 따르면, SiGe 베이스 층은 격리 영역(12) 위에 우선적으로 형성되는 다결정 Si영역(24), 및 외인성 SiGe 베이스 영역(29), 진성 SiGe 베이스 영역(26) 및 콜렉터-베이스 접합 영역(27)을 포함하고, 본 기술 분야에서 장치의 페데스탈 영역(pedestal region)으로도 지칭되며, 서브 콜렉터 영역(14) 위에 우선적으로 형성되는 단결정 Si을 포함한다. 본 발명의 바람직한 실시예에 따르면, 콜렉터-베이스 접합 영역 및 외인성 베이스 영역은 모두 주입 공정을 거쳐 C로 도핑된다. 각 다결정 SiGe 영역을 단결정 SiGe 영역으로부터 분리시키는 실선은 본 발명에서 패싯 영역(facet region)으로 지칭된다.
도 1의 바이폴라 트랜지스터는 또한 그 속에 형성된 에미터 개구를 갖는 패터닝된 절연체 층(30) 및 에미터 개구 내부와 함께 패터닝된 절연체 층 상에 형성된 에미터 폴리실리콘 영역(32)을 포함하는 에미터 영역(28)을 포함한다. 에미터 폴리실리콘은 전형적으로 도핑된 N+이다. 에미터 폴리실리콘을 형성한 후에, 에미터 폴리실리콘으로부터의 도펀트(dopant)는 진성 베이스 영역으로 확산해 들어가서, 진성 베이스 영역(26) 내에 에미터 확산 영역(34)을 형성한다는 것을 주지하라.
도 1에 도시된 바이폴라 트랜지스터는, 위에서 식별된 영역, 즉, 서브 콜렉터, 콜렉터, 외인성 베이스 및/또한 콜렉터-베이스 접합 영역 내의 C 주입이 구조 물 내에 존재하는 전위의 수를 감소시키기 때문에, 향상된 SiGe 바이폴라 수율을 갖는다. 적어도 하나의 위에서 언급된 영역이 C 주입으로 도핑될 때, 향상된 바이폴라 수율(즉, 에미터-베이스 또는 에미터-콜렉터 누설 수율)을 갖는 것이 가능하지만, 최대의 효율은 모든 영역이 C 주입을 포함할 때 관찰될 수 있다는 것을 주지하라. 본 발명에서, 바이폴라 수율은 20% 내지 50%만큼 향상될 수 있으므로, 본 발명은 콜렉터, 서브 콜렉터, 외인성 베이스 영역 및/또한 콜렉터-베이스 접합 영역 내에서 C 주입을 포함하지 않는 종래 기술의 SiGe 바이폴라 트랜지스터에 비해서 향상된 구조를 제공할 수 있다.
다음으로 도 1에 도시된 SiGe 이질 접합 바이폴라 트랜지스터를 형성하는 데 채용되는 방법 및 여러 재료들을 보다 세부적으로 설명할 것이다. 먼저, 본 발명에서 채용된 초기 구조물의 바이폴라 장치 영역을 도시하는 도 2를 참조한다. 도 2에 도시된 초기 구조물은 서브 콜렉터 영역(14), 콜렉터 영역(16) 및 내부에 형성된 격리 영역(12)을 갖는 기판(10)을 포함한다.
도 2에 도시된 구조물은 당업자들에게 잘 알려진 통상적인 프로세싱 단계를 이용하여 제조하였다. 또한, 이를 제조하기 위해서 당업자들에게 잘 알려진 통상적인 재료를 이용하였다. 예를 들면, 기판(10)은 Si, Ge, SiGe, GaAs, InAs, InP 및 모든 다른 Ⅲ족/Ⅴ족 화합물 반도체를 포함하지만 여기에 한정되지 않는 임의의 반도체 재료로 구성될 수 있다. 이러한 재료 또는 상이한 반도체 재료(예를 들면, Si/Si 또는 Si/SiGe 등)를 포함하는 적층형 기판도 또한 본 명세서에서 고찰한다. 이들 반도체 재료에 있어서, 기판(10)은 Si로 구성되는 것이 바람직하다. 위에서 언급된 바와 같이, 기판은 후속적으로 형성되는 장치의 타입에 따라서 N형 기판 또는 P형 기판일 수 있다.
이러한 구조물 내에 서브 콜렉터 영역을 형성할 수 있는 임의의 잘 알려진 기법을 이용하여, 기판 내에 또는 이와 다르게 기판 상에 서브 콜렉터 영역(14)을 형성한다. 그러므로, 주입 공정 또는 에피택셜 성장 프로세스(epitaxial growth process)에 의해서 서브 콜렉터 영역을 형성할 수 있다. 이 도면은 이온 주입을 거쳐 기판 내에 형성된 서브 콜렉터 영역을 도시한 것임을 주지하라. 다음으로 통상적인 LOCOS(local oxidation of silicon) 프로세스 또는 리소그래피, 에칭 및 트렌치 격리 충전(trench isolation filling)을 활용하는 것에 의해서 격리 영역(12)을 형성한다.
기판 내의 격리 영역을 형성한 다음, 통상적인 이온 주입을 활용하고 당업자들에게 잘 알려진 어닐링 프로세스를 활성화하여 콜렉터 영역(16)을 바이폴라 장치 영역(도 1에 도시된 2개의 격리 영역 사이) 내에 형성한다. 어닐링 프로세스의 활성화는 전형적으로 대략 950℃의 온도이거나 그 이상의 온도에서 대략 30초 또는 그 이하의 시간으로 실행한다.
본 발명의 프로세스의 이러한 점에서, 도면에서 도시된 바이폴라 장치 영역은, 그 위에 Si3N4 등과 같은 보호성 재료(protective material)를 형성하는 것에 의해서 보호될 수 있고, 인접한 장치 영역을 형성할 수 있는 통상적인 프로세싱 단계를 수행할 수 있다. 인접한 장치 영역을 완성하고 그에 대하여 후속적으로 보호 한 후에, 본 발명의 프로세스를 진행한다. 몇몇 실시예에서, 인접한 장치 영역은 바이폴라 트랜지스터를 완전히 제조한 후에 형성한다는 것을 주지하라.
본 발명의 다음 단계는 도 3에 도시되어 있다. 세부적으로, 도 3은 서브 콜렉터 영역(14) 및 콜렉터 영역(16)으로의 이온 주입을 도시한다. 이들 영역을 주입하는 데 이용되는 탄소의 소스(source)는 CO2 등의 C 함유 재료 또는 그 외의 C를 함유한 가스 소스이다. 이러한 1단계 프로세스 또는 2단계 프로세스를 활용하여 수행될 수 있는 제 1 C 주입 단계는 대략 1E13에서부터 대략 1E16cm-2까지의 C 도즈량을 이용하여 수행한다. 콜렉터 영역에 C를 주입하는 데 있어서는 대략 5에서부터 대략 200keV의 주입 에너지를 채택하는 한편, 서브 콜렉터 영역에 C를 주입하는 데 있어서는 대략 10에서부터 대략 1000keV의 에너지를 채용한다. 보다 바람직하게는, 대략 1E14cm-2의 C 도즈량을 이용하고, 콜렉터 영역에서는 대략 20keV의 주입 에너지를, 서브 콜렉터 영역에서는 대략 400keV의 주입 에너지를 이용하여 이 제 1 C 주입 단계를 수행한다. C 소스는 순수하게(즉, 혼입하지 않고) 사용하거나 He 또는 Ar 등의 비활성 가스와 혼합하여 사용될 수도 있다. 이들 주입 공정은 당업자들에게 잘 알려진 기법을 이용하는 블랭킷 또는 마스크형일 수 있다. 몇몇 실시예에서, 콜렉터 및 서브 콜렉터 영역에 C를 주입하는 것을 생략할 수 있다.
서브 콜렉터 영역으로의 C 주입은 격리 영역의 형성 도중에 실행하거나 본 명세서에서 도시된 바와 같이 격리 영역의 형성 후에 실행할 수도 있다. 콜렉터 영역에 관련되는 한, 전형적으로 인접한 장치를 형성하고 보호한 후에, 콜렉터 영 역에 C를 주입한다.
출원인은, 위에서 언급된 제 1 C 주입 단계가 카본 소스를 구조물 내에 존재할 수 있게 하는 것에 의해서 SiGe층의 베이스에서 전위를 형성하는 자유 틈새(free interstitials)의 레벨을 감소시킬 것이라고 단정하였다. 임의의 학설에 의해서 얽매이지 않고서, C 주입에 기인한 틈새형 레벨의 감소 메카니즘은, 치환형 위치(substitutional position) 또는 틈새형 위치(interstitial position)에 있는 C가 틈새형 Si 원자와 반응하기 때문인 것으로 생각된다. C-Si쌍은 다른 C 원자와 합성되거나 높은 농도의 틈새 영역으로부터 확산해나갈 수 있다. 이는 틈새의 전체적인 농도를 감소시키는 것에 의해서 형성될 전위의 레벨을 감소시키게 한다. 서브 콜렉터 영역에 대한 C 주입은 전형적으로 콜렉터 영역에 C를 주입하기 전에 실행한다.
본 발명의 다음 단계를 도 4에 도시한다. 이 도면에서, SiGe층(20)을 격리 영역(12)과 함께 기판(10) 상에 형성한다. 본 발명의 바람직한 실시예에 따르면, SiGe층은 격리 영역(12) 상에 우선적으로 형성된 다결정 Si 영역(24) 및 서브 콜렉터 영역 상에 우선적으로 형성된 단결정 SiGe층(22)을 포함한다. 단결정 SiGe 영역은 외인성 SiGe 베이스 영역(29) 및 진성 SiGe 베이스 영역(26)을 더 포함한다. 외인성 베이스 영역은 블랭킷 이온 주입 프로세스 또는 결합된 패터닝/이온 주입 프로세스 중의 어느 하나에 의해서 형성될 수 있는 주입형 영역이다. SiGe층은 UHVCVD(ultra-high vacuum chemical vapor deposion) 및 RTCVP(rapid thermal chemical vapor deposition)을 포함하지만 여기에 한정되지 않는 잘 알려진 증착 프로세스를 활용하여 에피택셜(epitaxial)하게 형성된다.
본 발명은 SiGe층을 에피택셜 증착에 의해서 형성하는 실시예에 국한되지 않는다는 것을 재차 강조한다. 에피 프로세스가 채용되는 경우, SiGe층은 진성 베이스 영역에 인접한 외인성 베이스 영역에 형성된다는 것을 주지하라. 본 발명은 또한 위에서 언급된 프로세스를 활용하여 SiGe층을 증착하는 도중에 외인성 베이스 영역을 형성하는 경우도 고려한다.
베이스 영역의 전위를 감소하기 위해서, 도 5에 도시된 제 2 C 주입 단계를 수행한다. 특히, C를 외인성 베이스 영역 및 콜렉터-베이스 접합 영역에 주입하면 구조물 내에 존재하는 전위의 레벨이 감소되는 것으로 판정되었다. C를 외인성 SiGe 베이스 영역에 주입하는 제 2 C 주입 단계는 대략 1E13에서부터 대략 1E16cm-2까지의 C 도즈량 및 대략 5에서부터 대략 200keV의 주입 에너지를 이용하여 수행하였다. 보다 바람직하게는, 대략 1E14cm-2의 C 도즈량 및 대략 15keV의 주입 에너지를 이용하여 제 2 C 주입 단계를 수행한다. 제 1 C 주입 단계에서 이용되는 것과 동일한 C 소스 또는 상이한 C 소스를 제 2 탄소 주입 단계에서 이용할 수 있다. 몇몇 실시예에서, 제 2 주입 단계, 즉 C를 외인성 베이스 영역에 주입하는 단계를 생략할 수 있다는 것을 주지하라.
본 발명의 방법에 대한 이러한 시점에서, 고속으로 동작하는 장치를 형성하기 위해서 N형 도펀트 주입(도시하지 않음)을 페데스탈, 즉 콜렉터-베이스 접합 영역(27) 및/또한 콜렉터 영역(16)에서 선택적으로 수행할 수 있다.
예를 들면, 당업자에게 잘 알려져 있는 이온 주입 및 활성 어닐링 등의 통상적인 프로세싱 기법을 이용하여 선택적인 N형 도펀트 주입을 수행한다. 주입 단계 도중에, 주입에 의해서 생성된 주입 손상에 기인하여 전위가 구조물 내에 생성되어, 단락을 발생시킬 수도 있다. 이러한 현상이 일어나는 영역은 전형적으로 진성 SiGe 베이스 영역의 하부이다.
다음으로, 도 6에 도시된 바와 같이, CVD, 플라즈마 CVD(plasma-assisted CVD), 화학 용액 증착 및 다른 유사 증착 프로세스 등의 통상적인 증착 프로세스를 활용하여 SiGe 베이스 층(20) 상에 절연체 층(30)을 형성한다. 절연체는 도 6에 도시된 바와 같이 단일층일 수도 있고 임의의 다층 절연체일 수도 있다. 절연체 층(30)은 SiO2, Si 산질화물 및 다른 유사 절연체로 이루어진 그룹으로부터 선택된 동일하거나 상이한 절연체 재료로 구성될 수 있다.
다음으로, 도 7에 도시한 바와 같이 진성 베이스 영역의 일부분을 노출하기 위해서, 에미터 개구(31)를 절연체 층(30) 내에 형성한다. 리소그래피 및 에칭을 이용하여 에미터 개구를 형성한다. 사용된 에칭 단계는 SiGe층에 비해서 선택적으로 절연체 재료를 제거한다. 본 발명의 이러한 관점에서, 대략 1E13에서부터 대략 1E16cm-2의 C 도즈량과 대략 5에서부터 대략 200keV까지의 에너지를 이용하여 수행되는 제 3 C 이온 주입 프로세스를 이용하여, 본 기술 분야에서 장치의 페데스탈 영역으로도 지칭되는 콜렉터-베이스 접합 영역(27)에 C를 주입할 수 있다. 보다 바람직하게는, 대략 1E14cm-2의 C 도즈량과 대략 50keV의 에너지로 제 3 C 주입을 수행한다. 제 3 C 주입 단계는 제 1 C 주입 단계와 동일하거나 상이한 C 소스를 이용하는 것을 포함할 수 있고, 몇몇 실시예에서는 제 3 주입을 생략할 수 있다는 것을 주지하라.
에미터 개구를 형성한 후에, CVD 등과 같은 통상적인 증착 프로세스를 이용하여 에미터 폴리실리콘층(32)을 절연체 층 위, 및 에미터 개구 내에 형성한다. 다음으로, 도 1에 도시된 바와 같이 SiGe 베이스 영역 상에 에미터 영역(28)을 형성하도록 에미터 폴리실리콘 및 절연체를 선택적으로 제거한다. 특히, 도 1에 도시된 구조물을 형성하는데 리소그래피 및 에칭 방법을 채용할 수 있다. 에미터 폴리실리콘층(32) 및 절연체 층(30)의 부분을 제거하는데 단일 에칭 프로세스를 채용할 수도 있고, 이들 층을 제거하는 데 별도의 에칭 단계를 채용할 수도 있다는 것을 주지해야 한다.
다음으로, 도 1에 도시된 구조물 상에 통상적인 BiCMOS 프로세싱 단계를 수행할 수 있다. 후속적인 어닐링 단계 도중에 진성 베이스 영역(26) 내에 에미터 확산 영역(34)을 형성한다는 것을 주지하라.

Claims (35)

  1. 반도체 이질 접합 바이폴라 트랜지스터(semiconductor heterojunction bipolar transistor)의 SiGe 바이폴라 수율(bipolar yield)을 향상시키는 방법에 있어서,
    (a) 서브 콜렉터 영역(sub-collector region) 위에 형성된 적어도 하나의 콜렉터 영역와 상기 콜렉터 및 상기 서브 콜렉터 위에 형성된 SiGe 층을 포함하는 적어도 하나의 바이폴라 장치 영역(bipolar device region)을 포함하는 구조물을 제공하는 단계-상기 SiGe 층은 외인성 베이스 영역(extrinsic base region)과 인접하는 적어도 하나의 진성 베이스 영역(intrinsic base region) 및 콜렉터-베이스 접합 영역(collector-base junction region)을 포함함-와,
    (b) 상기 콜렉터, 상기 서브 콜렉터, 상기 외인성 베이스 영역 및 상기 콜렉터-베이스 접합 영역 중에서 선택된 상기 구조물의 적어도 하나의 영역에 탄소 C를 주입(implanting)하는 단계
    를 포함하는 SiGe 바이폴라 수율의 향상 방법.
  2. 제 1 항에 있어서,
    4개의 영역 전부에 C를 주입하는 SiGe 바이폴라 수율의 향상 방법.
  3. 제 1 항에 있어서,
    상기 단계(b)는 탄소의 소스(source)를 포함하는 SiGe 바이폴라 수율의 향상 방법.
  4. 제 3 항에 있어서,
    상기 탄소의 소스는 CO2인 SiGe 바이폴라 수율의 향상 방법.
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  13. 반도체 이질 접합 바이폴라 트랜지스터의 SiGe 바이폴라 수율을 향상시키는 방법에 있어서,
    (a) 서브 콜렉터 영역 위에 형성된 적어도 하나의 콜렉터 영역을 포함하는 적어도 하나의 바이폴라 장치 영역을 포함하는 구조물을 제공하는 단계와,
    (b) 상기 콜렉터 및 상기 서브 콜렉터 영역에 C를 주입하는 단계와,
    (c) 외인성 베이스 영역에 인접하는 적어도 하나의 진성 베이스 영역 및 콜렉터-베이스 접합 영역을 포함하는 SiGe층을 상기 바이폴라 장치 영역 위에 형성하는 단계와,
    (d) 상기 외인성 베이스 영역 내에 C를 주입하는 단계와,
    (e) 상기 SiGe층 상에 절연체 층을 형성하는 단계와,
    (f) 상기 진성 베이스 영역의 일부분을 노출하도록 상기 절연체 층 내에 에미터 개구(emitter opening)를 제공하고, 상기 에미터 개구를 통해서, 또한 상기 진성 베이스 영역의 노출된 부분을 통해서, 상기 콜렉터-베이스 접합 영역에 C를 주입하는 단계와,
    (g) 상기 에미터 개구를 포함하여, 상기 절연체 층 위에 에미터 폴리실리콘 영역을 형성하는 단계
    를 포함하는 SiGe 바이폴라 수율의 향상 방법.
  14. 제 1 항 또는 제 13 항에 있어서,
    대략 1E13에서부터 대략 1E16cm-2까지의 C 도즈량 및 대략 5에서부터 대략 200keV까지의 주입 에너지를 이용하여 상기 콜렉터 영역에 상기 C를 주입하는 SiGe 바이폴라 수율의 향상 방법.
  15. 제 14 항에 있어서,
    대략 1E14cm-2의 C 도즈량 및 대략 20keV의 주입 에너지를 이용하여 상기 콜렉터 영역에 상기 C를 주입하는 SiGe 바이폴라 수율의 향상 방법.
  16. 제 1 항 또는 제 13 항에 있어서,
    대략 1E13에서부터 대략 1E16cm-2까지의 C 도즈량 및 대략 10에서부터 대략 1000keV까지의 주입 에너지를 이용하여 상기 서브 콜렉터 영역에 상기 C를 주입하는 SiGe 바이폴라 수율의 향상 방법.
  17. 제 16 항에 있어서,
    대략 1E14cm-2의 C 도즈량 및 대략 400keV의 주입 에너지를 이용하여 상기 서브 콜렉터 영역에 상기 C를 주입하는 SiGe 바이폴라 수율의 향상 방법.
  18. 제 13 항에 있어서,
    상기 단계(c)는 증착 프로세스를 포함하는 SiGe 바이폴라 수율의 향상 방법.
  19. 제 18 항에 있어서,
    상기 증착 프로세스는 UHVCVD(ultra-high vacuum chemical vapor deposition) 프로세스인 SiGe 바이폴라 수율의 향상 방법.
  20. 제 1 항 또는 제 13 항에 있어서,
    대략 1E13에서부터 대략 1E16cm-2까지의 C 도즈량 및 대략 5에서부터 대략 200keV까지의 주입 에너지를 이용하여 상기 외인성 베이스 영역에 상기 C를 주입하는 SiGe 바이폴라 수율의 향상 방법.
  21. 제 20 항에 있어서,
    대략 1E14cm-2의 C 도즈량 및 대략 15keV의 주입 에너지를 이용하여 상기 외인성 베이스 영역에 상기 C를 주입하는 SiGe 바이폴라 수율의 향상 방법.
  22. 제 1 항 또는 제 13 항에 있어서,
    대략 1E13에서부터 대략 1E16cm-2까지의 C 도즈량 및 대략 5에서부터 대략 200keV까지의 주입 에너지를 이용하여 상기 콜렉터-베이스 접합 영역에 상기 C를 주입하는 SiGe 바이폴라 수율의 향상 방법.
  23. 제 22 항에 있어서,
    대략 1E14cm-2의 C 도즈량 및 대략 20keV의 주입 에너지를 이용하여 상기 콜렉터-베이스 접합 영역에 상기 C를 주입하는 SiGe 바이폴라 수율의 향상 방법.
  24. 향상된 SiGe 바이폴라 수율을 갖는 SiGe 이질 접합 바이폴라 트랜지스터로서,
    적어도 하나의 서브 콜렉터 영역 및 콜렉터 영역을 포함하는 제 1 도전 타입의 반도체 기판과,
    상기 기판 상에 형성되어, 상기 콜렉터 영역 위에 형성된 적어도 하나의 콜렉터-베이스 접합 영역과 진성 베이스 영역을 포함하는 SiGe 베이스 층-상기 진성 베이스 영역은 단결정 SiGe 영역의 상부 영역 내에 위치한 외인성 베이스 영역과 인접함-과,
    상기 진성 베이스 영역의 일부분 위에 형성되어, 적어도 하나의 에미터 폴리실리콘 영역을 포함하는 에미터 영역-상기 콜렉터, 상기 서브 콜렉터, 상기 외인성 베이스 영역 및 상기 콜렉터-베이스 접합 영역으로부터 선택된 상기 구조물의 적어도 하나의 영역은 C 주입(implant)을 포함함-
    을 포함하는 SiGe 이질 접합 바이폴라 트랜지스터.
  25. 제 24 항에 있어서,
    상기 기판은 Si, Ge, SiGe, GaAs, InAs, InP 및 적층형(layered) 반도체로 이루어진 그룹에서 선택된 반도체 재료인 SiGe 이질 접합 바이폴라 트랜지스터.
  26. 제 25 항에 있어서,
    상기 반도체 재료는 Si인 SiGe 이질 접합 바이폴라 트랜지스터.
  27. 제 24 항에 있어서,
    상기 기판은 격리 영역(isolation region)을 더 포함하는 SiGe 이질 접합 바이폴라 트랜지스터.
  28. 제 27 항에 있어서,
    상기 격리 영역은 LOCOS 영역 또는 트렌치(trench) 격리 영역인 SiGe 이질 접합 바이폴라 트랜지스터.
  29. 제 24 항에 있어서,
    상기 SiGe 베이스 층은 에피(epi)-SiGe층인 SiGe 이질 접합 바이폴라 트랜지스터.
  30. 제 29 항에 있어서,
    상기 SiGe 베이스 층은 단결정 SiGe 영역에 인접하는 다결정 SiGe 영역을 포함하는 SiGe 이질 접합 바이폴라 트랜지스터.
  31. 제 24 항에 있어서,
    상기 에미터 영역은 패터닝된 절연체 층을 포함하는 SiGe 이질 접합 바이폴라 트랜지스터.
  32. 제 31 항에 있어서,
    상기 패터닝된 절연체 층은 SiO2, Si 산질화물 및 이들 재료의 다층체로 이루어진 그룹으로부터 선택된 절연체 재료로 구성되는 SiGe 이질 접합 바이폴라 트랜지스터.
  33. 삭제
  34. SiGe 이질 접합 바이폴라 트랜지스터에 있어서,
    적어도 하나의 서브 콜렉터 영역 및 콜렉터 영역-상기 적어도 하나의 서브 콜렉터 영역 및 콜렉터 영역은 모두 주입된 C로 도핑됨-을 포함하는 제 1 도전 타입의 반도체 기판과,
    상기 기판 상에 형성되어, 상기 콜렉터 영역 위에 형성된 적어도 하나의 콜렉터-베이스 접합 영역, 진성 베이스 영역 및 상기 진성 베이스 영역과 인접한 외인성 베이스 영역을 포함하는 SiGe 베이스 층-상기 콜렉터-베이스 접합 영역 및 상기 외인성 베이스 영역은 주입된 C로 도핑됨-과,
    상기 진성 베이스 영역의 일부분 위에 형성되어, 적어도 하나의 에미터 폴리실리콘 영역을 포함하는 에미터 영역
    을 포함하는 SiGe 이질 접합 바이폴라 트랜지스터.
  35. 향상된 SiGe 바이폴라 수율을 갖는 SiGe 이질 접합 바이폴라 트랜지스터로서,
    적어도 하나의 서브 콜렉터 영역 및 콜렉터 영역을 포함하는 제 1 도전 타입의 반도체 기판과,
    상기 기판 상에 위치하여, 상기 콜렉터 영역 위에 위치한 적어도 하나의 콜렉터-베이스 접합 영역과 진성 베이스 영역을 포함하는 SiGe 베이스 층-상기 진성 베이스 영역은 상기 SiGe 베이스 층의 상부면 영역 내에 위치하지만 상기 진성 베이스 영역과는 직접 접촉하지 않는 게르마늄 함유 외인성 베이스 영역과 인접함-과,
    상기 진성 베이스 영역의 일부분 위에 형성되어, 적어도 하나의 에미터 폴리실리콘 영역을 포함하는 에미터 영역-상기 콜렉터, 상기 서브 콜렉터, 상기 외인성 베이스 영역 및 상기 콜렉터-베이스 접합 영역으로부터 선택된 상기 구조물의 적어도 하나의 영역은 C 주입(implant)을 포함함-
    을 포함하는 SiGe 이질 접합 바이폴라 트랜지스터.
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