KR100606544B1 - Method for forming the copper wiring of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 구리 배선 방법에 관한 것으로, 트렌치 표면에 리모트 플라즈마를 이용하여 산화막을 증착하는 단계; 상기 산화막 증착 후 산화 공정을 실시하여 실리콘 박막을 형성하는 단계 및 상기 실리콘 박막 형성 후 실리콘 질화막을 트렌치 표면과 비아 홀에 증착된 산화막이 과도하게 식각되는 것을 방지하기 위하여 열처리 공정을 하는 단계로 이루어짐에 기술적 특징이 있고, 리모트 플라즈마를 사용하여 산화막을 증착하고 열처리함으로써 비아 홀 내의 카본이나 플루오르를 제거하기 위한 수소 처리를 안해도 되며 배리어 증착시 트렌치와 비아 홀의 표면이 부드럽고 점착력이 좋아 구리와 표면 간의 탈착을 방지하는 효과가 있다.The present invention relates to a copper wiring method of a semiconductor device, comprising: depositing an oxide film on a trench surface using a remote plasma; After the oxide film is deposited, an oxidation process is performed to form a silicon thin film, and after the silicon thin film is formed, a heat treatment process is performed to prevent the silicon nitride film from being excessively etched from the oxide film deposited in the trench surface and the via hole. There is a technical feature, and by depositing and heat-treating an oxide film using a remote plasma, no hydrogen treatment is required to remove carbon or fluorine in the via-holes. It is effective to prevent.

리코트 플라즈마, 열처리, 산화막Recoat Plasma, Heat Treatment, Oxide Film

Description

반도체 소자의 구리 배선 방법{Method for forming the copper wiring of semiconductor device} Method for forming the copper wiring of semiconductor device             

도 1a 내지 도 1e는 종래의 구리 배선 방법을 나타내는 공정 단면도이다.1A to 1E are cross-sectional views illustrating a conventional copper wiring method.

도 2는 본 발명에 따른 구리 배선 방법을 나타내는 공정 단면도이다.2 is a cross-sectional view showing a copper wiring method according to the present invention.

본 발명은 반도체 소자의 구리 배선 방법에 관한 것으로, 보다 자세하게는 리모트 플라즈마를 사용하여 산화막을 증착하고, 비아 홀에 증착된 산화막이 과도하게 식각되는 것을 방지하기 위한 반도체 소자의 구리 배선 방법에 관한 것이다.The present invention relates to a copper wiring method of a semiconductor device, and more particularly, to a copper wiring method of a semiconductor device for depositing an oxide film using a remote plasma and preventing excessive etching of the oxide film deposited in a via hole. .

반도체 소자가 고집적화 되고 동작 속도의 고속화가 진행됨에 따라 1 GHz 이상의 고속의 동작 속도를 갖는 장치에 대한 개발이 요구되고 있다. 반도체 장치의 속도를 증가시키기 위하여 게이트 산화막의 두께를 감소시키거나 게이트 길이를 감소시키는 방법을 사용하고 있으나 디자인 룰이 감소함에 따라 배선의 저항과 배선간의 용량 증가로 인한 속도 감소와 배선 패턴의 미세화에 따른 여러 가지 문제로 고속화를 실현하기가 점점 어려워지고 있다.As semiconductor devices have been highly integrated and the operation speed has been accelerated, development of a device having a high operating speed of 1 GHz or more is required. In order to increase the speed of the semiconductor device, a method of reducing the thickness of the gate oxide film or reducing the gate length is used. Due to various problems, it is becoming increasingly difficult to realize high speed.

이러한 문제에 대한 대안으로 금속 배선으로 사용되는 알루미늄(Al) 보다 약 25% 정도 저항이 낮고 EM(electro-migration) 특성이 우수한 구리 배선 공정이 도입되고 있다. 알루미늄은 녹는점이 600℃로서 낮고 실리콘과 섞였을 때의 공정 온도가 577℃로 낮기 때문에 이후 고온 공정의 수행시 취약하고 보이드(void)가 발생되기 쉽다는 문제가 있으나 텅스텐에 비하여 상대적으로 가격이 저렴하고 낮은 저항률을 가지며 공정 제어가 용이하고 리플로우 특성이 좋기 때문에 많이 사용되고 있는 물질이다.As an alternative to this problem, a copper wiring process that is about 25% lower in resistance and has better electro-migration (EM) characteristics than aluminum (Al) used as metal wiring is being introduced. Aluminum has a low melting point of 600 ℃ and a low process temperature of 577 ℃ when mixed with silicon, so it is vulnerable to high temperature processes and is likely to cause voids. However, it is relatively inexpensive compared to tungsten. It has a low resistivity, easy process control, and good reflow characteristics.

이에 비하여 구리는 산화규소와 규소에 대한 확산 계수가 커서 잘 사용되지 못하고 있다. 구리가 예컨대, 산화규소 절연층에 확산되면 절연막이 도전성을 갖게 되어 절연 특성이 나빠지게 된다. 그렇지만 구리는 가격이 저렴하고 저항도 작기 때문에 장벽층을 이용하여 이를 적용하려는 노력이 계속되고 있다. 이러한 구리 공정은 알루미늄과 달리 구리의 증착 후 구리선(Cu line)을 식각할 수 있는 공정이 없어서 현재는 산화물 다마신 패턴(oxide damascene pattern)을 이용한 구리 배선 공정을 통하여 구현하고 있다.On the other hand, copper has a poor diffusion coefficient for silicon oxide and silicon, and thus is not used well. If copper is diffused, for example, into the silicon oxide insulating layer, the insulating film becomes conductive and the insulating properties deteriorate. However, because copper is inexpensive and low in resistance, efforts are being made to apply it using barrier layers. Unlike aluminum, the copper process does not have a process for etching copper lines after deposition of copper, and is currently implemented through a copper wiring process using an oxide damascene pattern.

도 1a 내지 도 1e는 종래의 구리 배선 방법을 나타내는 공정 단면도이다. 도 1a에 도시된 바와 같이, 실리콘 기판이나 절연막상에 도전성 패턴(12)이 형성된 제1 절연막(10)을 형성하도록 한다. 이의 상부에 제1 스토핑 물질층, 제2 절연막층, 제2 스토핑층 및 제3 절연막층을 형성한다. 1A to 1E are cross-sectional views illustrating a conventional copper wiring method. As shown in FIG. 1A, the first insulating film 10 having the conductive pattern 12 formed on the silicon substrate or the insulating film is formed. A first stopping material layer, a second insulating layer, a second stopping layer, and a third insulating layer are formed thereon.

그 후, 이후 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 절연막 및 제2 절연막으로 이루어지는 절연막을 이방성 식각하여 하부 도전층을 오픈시키기 위한 제1 식각부를 형성하도록 한다. 형성되는 제1 식각부는 트랜지스터의 소스/드레인 영역과의 전기적인 접속을 위하여 상기 소스/드레인 영역의 일부를 노출시키는 콘택홀 또는 비아홀이다.Thereafter, the first etching part for opening the lower conductive layer is formed by anisotropically etching the insulating film made of the first insulating film and the second insulating film using the photoresist pattern as an etching mask. The first etched portion is a contact hole or via hole exposing a portion of the source / drain region for electrical connection with the source / drain region of the transistor.

상기 제1 식각부는 제1 스토핑 물질층이 노출될 때까지 절연막을 식각하고 나서 제1 스토핑 물질층을 식각하여 제1 스토핑층(14) 및 콘택홀이 형성된 제2 절연막(20)을 형성한다. 상기 제2 식각부는 제2 스토핑 물질층이 노출될 때까지 절연막을 식각하고 나서 제2 스토핑 물질층을 식각하여 제2 스토핑층(24) 및 배선을 위한 식각부가 형성된 제3 절연막(30)을 형성한다.The first etching part etches the insulating film until the first stopping material layer is exposed, and then etches the first stopping material layer to form the first stopping layer 14 and the second insulating film 20 in which the contact hole is formed. Form. The second etching part etches the insulating film until the second stopping material layer is exposed, and then etching the second stopping material layer to form the second stopping layer 24 and the etching part for wiring. ).

도 1b에 도시된 바와 같이, 제1 및 제2 식각부로 이루어진 식각부가 형성된 절연층의 상부에 티타늄, 텅스텐, 티타늄 나이트라이드, 티타늄-텅스텐 합금, 폴리 실리콘 등과 같은 물질을 도포하여 베리어막(41)을 형성하도록 한다. 이후 PVD 방법을 이용하여 구리를 약 1000Å 전후의 두께로 도포하여 구리 씨드층(42)을 형성하도록 한다.As shown in FIG. 1B, the barrier layer 41 may be coated with a material such as titanium, tungsten, titanium nitride, titanium-tungsten alloy, polysilicon, or the like on the insulating layer on which the etching portions formed of the first and second etching portions are formed. To form. Thereafter, copper is applied to a thickness of about 1000 mW using the PVD method to form the copper seed layer 42.

도 1c와 도 1d에 도시된 바와 같이, 전기적 도금 공정을 이용하여 식각부를 채우도록 충분한 두께의 구리를 증착하여 구리층(50)을 형성한다. 증착 직후(as-depo) 구리의 상태는 비정형이므로 후속 CMP(chemical mechanical polishing) 공정이 불균일하게 되므로 구리를 폴리 결정 상태로 변경하는 열처리 공정을 진행하여 열처리된 구리층(52)을 얻도록 한다.1C and 1D, a copper layer 50 is formed by depositing a sufficient thickness of copper to fill the etch using an electroplating process. Since the state of as-depo copper is amorphous, the subsequent chemical mechanical polishing (CMP) process becomes uneven, so that the heat-treated copper layer 52 is obtained by performing a heat treatment process to change copper to a polycrystalline state.

도 1e를 참고하면, CMP 공정을 수행하여 듀얼 다마신 구조의 구리 배선(54) 을 완성한다. 그러나, 상기 방식에 의한 배선 형성시, 일반적으로 전기적인 도금법에 의한 구리 증착은 비아나 금속 패턴이 형성될 두께 보다 두껍게 증착한 후 열처리 공정을 진행한다. 상기 열처리 과정에서 증착된 구리는 온도 증가에 따라 팽창을 하며 온도 감소에 따라 수축하게 된다. 상기 수축 과정에서 콘택홀 내에 있는 구리는 두꺼운 벌크 구리의 영향에 의하여 수축하는 힘을 받게 된다. 따라서 비아 홀 저부에서는 벌크 구리의 중심 방향으로 스트레스를 받게 되어 후속 공정에 의하여 쉽게 보이드가 형성된다. Referring to FIG. 1E, the CMP process is performed to complete the copper wiring 54 having the dual damascene structure. However, when the wiring is formed by the above method, copper deposition by the electroplating method is generally carried out after the deposition of a thickness thicker than the thickness of the via or metal pattern to be formed, followed by a heat treatment process. The copper deposited during the heat treatment expands with increasing temperature and shrinks with decreasing temperature. In the contraction process, the copper in the contact hole is subjected to the contracting force by the influence of the thick bulk copper. Therefore, at the bottom of the via hole, stress is directed toward the center of the bulk copper, and voids are easily formed by a subsequent process.

따라서 상기와 같은 종래 기술은 구리 다마신 공정 중 비아 홀 내에 보이드 발생이 많아 반도체 소자의 동작을 저해하는 문제점이 있었다.Therefore, the prior art as described above has a problem in that a large amount of voids are generated in the via hole during the copper damascene process, thereby inhibiting the operation of the semiconductor device.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 리모트 플라즈마를 사용하여 산화막을 증착시켜 플루오르의 발산량을 줄이고, 비아 홀에 증착된 산화막이 과도하게 식각되는 것을 줄이기 위해 열처리하여 비아 홀 내에서 발생하는 보이드를 줄이기 위한 반도체 소자의 구리 배선 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above-mentioned disadvantages and problems of the prior art, to reduce the amount of fluorine emission by depositing an oxide film using a remote plasma, to reduce the excessive etching of the oxide film deposited in the via hole. An object of the present invention is to provide a copper wiring method of a semiconductor device to reduce the voids generated in the via hole by heat treatment.

본 발명의 상기 목적은 트렌치 표면에 리모트 플라즈마를 이용하여 산화막을 증착하는 단계; 상기 산화막 증착 후 산화 공정을 실시하여 실리콘 박막을 형성하 는 단계 및 상기 실리콘 박막 형성 후 실리콘 질화막을 트렌치 표면과 비아 홀에 증착된 산화막이 과도하게 식각되는 것을 방지하기 위하여 열처리 공정을 하는 단계를 포함하여 이루어진 반도체 소자의 구리 배선 방법에 의해 달성된다.The object of the present invention is to deposit an oxide film using a remote plasma on the trench surface; Forming a silicon thin film by performing an oxidation process after the oxide film deposition, and performing a heat treatment process to prevent an excessively etched oxide film deposited on the trench surface and the via hole after the silicon thin film is formed. It is achieved by the copper wiring method of the semiconductor element formed.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2는 본 발명에 따른 구리 배선 방법을 나타내는 공정 단면도이다. 도 2에 도시된 바와 같이, 비아 홀(110) 내에 침입하는 플루오르를 막기 위하여 구리(100)를 오픈하기 전에 트렌치 표면에 플라즈마의 이온 손실을 최소화하는 리모트 플라즈마를 이용하여 산화막(120)을 증착한다. 상기 산화막(120)의 두께는 150Å이다.2 is a cross-sectional view showing a copper wiring method according to the present invention. As shown in FIG. 2, the oxide layer 120 is deposited using a remote plasma to minimize ion loss of the plasma on the trench surface before opening the copper 100 to prevent fluorine infiltrating into the via hole 110. . The oxide film 120 has a thickness of 150 kPa.

그리하여 상기 산화막(120)에 의해 FSG(Fluorinated Silica Glass)와 같은 플루오르가 많이 발산되는 것을 예방한다.Thus, a large amount of fluorine such as Fluorinated Silica Glass (FSG) is prevented from being emitted by the oxide film 120.

이후, 산화(Oxidation) 공정을 실시하여 실리콘 박막(SiO2)을 형성한 후, 실리콘 질화막(SiN)을 오픈시 트렌치 표면과 비아 홀(110)에 증착된 산화막(120)이 과도하게 식각되는 것을 방지하기 위하여 열처리 공정을 한다. 상기 실리콘 질화막은 Ti/TiN막(130)을 사용한다.Subsequently, after forming the silicon thin film (SiO 2 ) by performing an oxidation process, when the silicon nitride film (SiN) is opened, the oxide film 120 deposited in the trench surface and the via hole 110 is excessively etched. In order to prevent the heat treatment process. The silicon nitride film uses a Ti / TiN film 130.

따라서, 트렌치 표면의 산화막(120)이 단단하게 만들어져 비아 홀(110) 내에서 발생할 수 있는 보이드를 줄이게 된다.Accordingly, the oxide film 120 on the trench surface is made hard to reduce voids that may occur in the via hole 110.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설 명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 반도체 소자의 구리 배선 방법은 리모트 플라즈마를 사용하여 산화막을 증착하고 열처리함으로써 비아 홀 내의 카본이나 플루오르를 제거하기 위한 수소 처리를 안해도 되며 배리어 증착시 트렌치와 비아 홀의 표면이 부드럽고 점착력이 좋아 구리와 표면 간의 탈착을 방지하는 효과가 있다.Therefore, the copper wiring method of the semiconductor device of the present invention does not require hydrogen treatment to remove carbon or fluorine in the via hole by depositing and heat-treating an oxide film using a remote plasma, and the surface of the trench and via hole is smooth and adhesive during barrier deposition. It is effective to prevent desorption between copper and the surface.

Claims (3)

비아 홀 내에 침입하는 플루오르를 예방하기 위한 반도체 소자의 구리 배선 방법에 있어서,In the copper wiring method of the semiconductor element for preventing the fluorine which penetrates into a via hole, 상기 구리 배선 상에 형성된 실리콘 질화막을 오픈하기 전에 이미 형성된 트렌치 표면으로부터 상기 플루오르의 발산을 방지하기 위해 상기 트렌치의 내벽에 리모트 플라즈마를 이용하여 산화막을 증착하는 단계; 및Depositing an oxide film using a remote plasma on the inner wall of the trench to prevent divergence of the fluorine from the trench surface already formed before opening the silicon nitride film formed on the copper wiring; And 상기 실리콘 질화막을 오픈할 때 상기 트렌치 표면과 비아 홀에 증착된 상기 산화막이 과도하게 식각되어 보이드가 형성되는 것을 방지하기 위해 상기 산화막을 단단하게 하는 산화막 열처리 공정을 포함하는 반도체 소자의 구리 배선 방법.And an oxide film heat treatment step of hardening the oxide film to prevent voids from being formed by excessively etching the oxide film deposited in the trench surface and the via hole when the silicon nitride film is opened. 제 1항에 있어서,The method of claim 1, 상기 산화막의 두께는 150Å인 것을 특징으로 하는 반도체 소자의 구리 배선 방법.The thickness of the said oxide film is 150 kPa, The copper wiring method of the semiconductor element characterized by the above-mentioned. 제 1항에 있어서,The method of claim 1, 상기 실리콘 질화막은 Ti/TiN막을 사용하는 것을 특징으로 하는 반도체 소자의 구리 배선 방법.The silicon nitride film is a copper wiring method of a semiconductor device, characterized in that using a Ti / TiN film.
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