KR100377164B1 - A method of forming tungsten plug in semiconduntor device - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속배선 공정에 관한 것이며, 더 자세히는 텅스텐 플러그 형성 공정에 관한 것이다. 본 발명은 키홀에 의해 나타나는 텅스텐 플러그의 이상 프로파일 발생을 방지할 수 있는 반도체 소자의 텅스텐 플러그 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 텅스텐 증착 후 매립 특성이 우수한 포토레지스트 또는 폴리머로 키홀 부분을 매립한 상태에서 텅스텐 에치백 공정을 실시함으로써 키홀 부분에서의 식각 속도를 지연시키고, 이로써 텅스텐 에치백 후의 이상 프로파일 발생을 방지한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a metallization process in a semiconductor device manufacturing process, and more particularly, to a tungsten plug forming process. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a tungsten plug of a semiconductor device capable of preventing occurrence of an abnormal profile of a tungsten plug represented by a key hole. In the present invention, the tungsten etchback process is performed in a state in which the keyhole portion is embedded with a photoresist or polymer having excellent embedding characteristics after tungsten deposition, thereby delaying the etching rate in the keyhole portion, thereby preventing occurrence of an abnormal profile after tungsten etchback. .
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속배선 공정에 관한 것이며, 더 자세히는 텅스텐 플러그 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a metallization process in a semiconductor device manufacturing process, and more particularly, to a tungsten plug forming process.
금속 콘택 형성 공정은 다층화된 반도체 소자를 제조하기 위해서는 필수적으로 도입되는 기술로, 상/하부 전도층 간의 수직배선의 근간이 된다. 한편, 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 축소에 따라 콘택홀의 에스펙트 비(aspect ratio)는 점차 증가하고 있으며, 이에 따라 금속 콘택 형성 공정의 난이도와 중요성이 증대되고 있다.The metal contact forming process is an essential technique for manufacturing a multilayered semiconductor device, and is a basis of vertical wiring between upper and lower conductive layers. On the other hand, the aspect ratio of the contact hole is gradually increasing as the design rule is reduced due to the higher integration of the semiconductor device, thereby increasing the difficulty and importance of the metal contact forming process.
알루미늄(Al)은 콘택 매립 특성이 우수하지 못함에도 불구하고 비저항이 낮고 공정이 비교적 용이하기 때문에 금속 콘택 물질로서 가장 널리 사용되고 있다. 그러나, 디자인 룰이 0.25㎛ 급으로 축소되면서 알루미늄만으로는 콘택을 매립할 수 없게 되었다.Aluminum (Al) is most widely used as a metal contact material because of its low resistivity and relatively easy process despite the poor contact embedding characteristics. However, as the design rule was reduced to 0.25 占 퐉, contacts alone could not be buried.
이에 따라, 알루미늄에 비해 비저항은 다소 높지만 콘택 매립 특성이 우수한 텅스텐 플러그를 알루미늄 배선과 함께 채용하는 금속배선 형성 기술이 사용되고 있다.Accordingly, a metal wiring forming technique employing a tungsten plug with aluminum wiring, which has a somewhat higher specific resistance than aluminum but has excellent contact filling characteristics, is used.
첨부된 도면 도 1a 내지 도 1c는 종래기술에 따른 금속배선 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1C illustrate a metallization process according to the related art, which will be described below with reference to the drawings.
종래기술에 따른 금속배선 형성 공정은 우선, 도 1a에 도시된 바와 같이 실리콘 기판(10)에 대해 소정의 하부층(도시되지 않음) 공정을 마치고 평탄화된 층간절연막(11)이 형성된 상태에서, 층간절연막(11)을 선택 식각하여 콘택홀을 형성하고, 전체 구조 표면을 따라 Ti/TiN과 같은 장벽금속층(12)을 형성하고, 텅스텐막(13)을 증착하여 콘택홀을 매립한다. 이때, 콘택홀 부분의 텅스텐막(13)에 키홀(key hole)(A)이 발생한다.In the metal wiring forming process according to the prior art, an interlayer insulating film is first formed in a state where a planarized interlayer insulating film 11 is formed after a predetermined lower layer (not shown) process is formed on the silicon substrate 10 as shown in FIG. 1A. (11) is selectively etched to form contact holes, a barrier metal layer 12 such as Ti / TiN is formed along the entire structure surface, and a tungsten film 13 is deposited to fill the contact holes. At this time, a key hole A is generated in the tungsten film 13 of the contact hole portion.
다음으로, 도 1b에 도시된 바와 같이 텅스텐막(13)을 에치백하여 텅스텐 플러그를 형성한다. 이때, 키홀(A) 부분에서 텅스텐막(13)의 과도한 식각이 유발되어 장벽금속층(12)이 손상된다(B 부분).Next, as shown in FIG. 1B, the tungsten film 13 is etched back to form a tungsten plug. At this time, excessive etching of the tungsten film 13 is induced in the key hole A portion, thereby damaging the barrier metal layer 12 (part B).
이어서, 도 1c에 도시된 바와 같이 주 배선 재료인 알루미늄막(14)을 증착하고, 이를 패터닝하여 금속배선 형성을 완료한다.Subsequently, as shown in FIG. 1C, an aluminum film 14, which is a main wiring material, is deposited and patterned to complete metal wiring formation.
상기와 같은 종래기술의 금속배선 형성 공정은, 텅스텐막(13)에 형성된 키홀(A)에 의하여 에치백 공정시 장벽금속층(12)의 손상(B)이 유발되고, 후속 열공정 진행시 알루미늄막(14)과 실리콘 기판(10) 간의 물질 상호 반응에 의해 접합 스파이킹(C), 알루미늄 노듈(nodule) 등이 발생할 우려가 있었다. 이러한 현상은 에치백 공정시 장벽금속층(12)이 완전히 식각되지 않고 부분적으로 손상이 발생하는 경우에도 베리어 특성의 약화로 인하여 여전히 발생할 가능성이 크다.In the metal wiring forming process of the prior art as described above, the damage (B) of the barrier metal layer 12 during the etch back process is caused by the key hole (A) formed in the tungsten film 13, and the aluminum film during the subsequent thermal process There was a fear that junction spiking (C), aluminum nodule, or the like may occur due to the material interaction between the 14 and the silicon substrate 10. This phenomenon is still likely to occur due to the deterioration of the barrier properties even when the barrier metal layer 12 is not completely etched and partially damaged during the etchback process.
또한, 에치백 공정시 장벽금속층(12)이 노출되지 않는다 하더라도 키홀(A)은 알루미늄막(14) 증착시 보이드(void)를 유발하는 요인이 되어 소자의 불량을 초래하게 된다.In addition, even when the barrier metal layer 12 is not exposed during the etch back process, the key hole A may cause voids when the aluminum film 14 is deposited, resulting in device defects.
첨부된 도면 도 2는 키홀에 의한 텅스텐막의 과도한 식각이 발생한 금속배선의 단면 투과전자현미경(TEM) 사진으로, EOP(end of point)를 잡은 후에 35초를 과도식각한 경우를 나타내고 있다. 도시된 바와 같이 원(D) 내에 텅스텐막이 콘택홀측벽 부분에만 잔류하고 있어 앞서 언급한 접합 스파이킹이나 알루미늄 노듈이 나타날 가능성이 매우 크다. 현재 텅스텐 에치백 공정 조건은 EOP를 잡은 후 25초의 과도식각을 진행하는 것을 베이스 라인 공정으로 하고 있는데, 과도식각 시간을 10초 줄이면 장벽금속막 상에 텅스텐 부산물이 잔류하고 10초를 증사시키면 도시된 바와 같은 현상이 발생하기 때문에 과도식각 시간의 조절을 통해 문제를 해결하는 것은 거의 불가능하다.2 is a cross-sectional transmission electron microscope (TEM) image of a metal wire in which an excessive etching of a tungsten film is caused by a keyhole, and shows a case of over-etching 35 seconds after an end of point (EOP) is taken. As shown in the drawing, the tungsten film remains only in the contact hole side wall portion in the circle D, so that the aforementioned splicing spiking and aluminum nodules are very likely to appear. Currently, tungsten etchback process conditions are based on 25 seconds of transient etching after the EOP is taken. If the transient etching time is reduced by 10 seconds, tungsten by-products remain on the barrier metal film and 10 seconds of increase is shown. As this phenomenon occurs, it is almost impossible to solve the problem by adjusting the transient etching time.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 키홀에 의해 나타나는 텅스텐 플러그의 이상 프로파일 발생을 방지할 수 있는 반도체 소자의 텅스텐 플러그 형성방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the problems of the prior art as described above, an object of the present invention is to provide a tungsten plug forming method of a semiconductor device that can prevent the occurrence of an abnormal profile of the tungsten plug represented by the key hole.
도 1a 내지 도 1c는 종래기술에 따른 금속배선 형성 공정도.1a to 1c is a metal wiring formation process according to the prior art.
도 2는 키홀에 의한 텅스텐막의 과도한 식각이 발생한 금속배선의 단면 투과전자현미경(TEM) 사진.2 is a cross-sectional transmission electron microscope (TEM) photograph of a metal wiring in which excessive etching of a tungsten film is caused by a keyhole.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 텅스텐 플러그 형성 공정도.3A to 3C are tungsten plug forming process diagrams according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
30 : 실리콘 기판 31 : 층간절연막30 silicon substrate 31 interlayer insulating film
32 : 장벽금속층 33 : 포토레지스트32: barrier metal layer 33: photoresist
34 : 텅스텐막34: tungsten film
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 텅스텐 플러그 형성방법에 있어서, 층간절연막을 관통하여 소정의 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체 구조 상부에 텅스텐막을 증착하여 상기 콘택홀을 매립하는 단계; 상기 콘택홀이 매립된 전체 구조 상부에 포토레지스트를 도포하여 상기 텅스텐막의 키홀에 상기 포토레지스트가 매립되도록 하는 단계; 및 상기 포토레지스트 및 텅스텐막을 에치백하여 텅스텐 플러그를 형성하는 단계를 포함하는 반도체 소자의 텅스텐 플러그 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, a method of forming a tungsten plug of a semiconductor device, forming a contact hole through the interlayer insulating film to expose a predetermined conductive layer; Filling the contact hole by depositing a tungsten film on the entire structure where the contact hole is formed; Applying a photoresist on the entire structure in which the contact hole is buried so that the photoresist is buried in a key hole of the tungsten film; And forming a tungsten plug by etching back the photoresist and the tungsten film.
또한, 본 발명의 다른 측면에 따르면, 반도체 소자의 텅스텐 플러그 형성방법에 있어서, 층간절연막을 관통하여 소정의 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체 구조 상부에 텅스텐막을 증착하여 상기 콘택홀을 매립하는 단계; 상기 콘택홀이 매립된 전체 구조 상부에 폴리머를 증착하여 상기 텅스텐막의 키홀에 상기 폴리머가 매립되도록 하는 단계; 및 상기 폴리머 및 텅스텐막을 에치백하여 텅스텐 플러그를 형성하는 단계를 포함하는 반도체 소자의 텅스텐 플러그 형성방법이 제공된다.Further, according to another aspect of the present invention, a method of forming a tungsten plug of a semiconductor device, comprising: forming a contact hole through the interlayer insulating film to expose a predetermined conductive layer; Filling the contact hole by depositing a tungsten film on the entire structure where the contact hole is formed; Depositing a polymer on the entire structure in which the contact hole is buried so that the polymer is buried in a key hole of the tungsten film; And forming a tungsten plug by etching back the polymer and the tungsten film.
본 발명에서는 텅스텐 증착 후 매립 특성이 우수한 포토레지스트 또는 폴리머로 키홀 부분을 매립한 상태에서 텅스텐 에치백 공정을 실시함으로써 키홀 부분에서의 식각 속도를 지연시키고, 이로써 텅스텐 에치백 후의 이상 프로파일 발생을 방지한다.In the present invention, the tungsten etchback process is performed in a state in which the keyhole portion is embedded with a photoresist or polymer having excellent embedding characteristics after tungsten deposition, thereby delaying the etching rate in the keyhole portion, thereby preventing occurrence of an abnormal profile after tungsten etchback. .
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 텅스텐 플러그 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.3A to 3C illustrate a tungsten plug forming process according to an embodiment of the present invention, which will be described with reference to the following.
본 실시예에 따르면, 우선 도 3a에 도시된 바와 같이 실리콘 기판(30)에 대해 소정의 하부층(도시되지 않음) 공정을 마치고 평탄화된 층간절연막(31)이 형성된 상태에서, 층간절연막(31)을 선택 식각하여 금속 콘택홀을 형성하고, 전체 구조 표면을 따라 Ti/TiN과 같은 장벽금속층(32)을 형성하고, 텅스텐막(33)을 증착하여 콘택홀을 매립한다. 이때, 콘택홀 부분의 텅스텐막(33)에 키홀(A)이 발생한다.According to the present embodiment, first, as shown in FIG. 3A, the interlayer insulating film 31 is formed in a state where the planarized interlayer insulating film 31 is formed after completing a predetermined lower layer (not shown) process on the silicon substrate 30. Selectively etching to form a metal contact hole, to form a barrier metal layer 32 such as Ti / TiN along the entire structure surface, and to deposit a tungsten film 33 to fill the contact hole. At this time, a key hole A is generated in the tungsten film 33 in the contact hole portion.
다음으로, 도 3b에 도시된 바와 같이 텅스텐막(33) 상부에 포토레지스트(34)를 500∼2000 Å 두께(바람직하게는 1000 Å)로 얇게 도포한다. 이때, 키홀(A)에 포토레지스트(34)가 매립된다.Next, as shown in FIG. 3B, the photoresist 34 is thinly coated on the tungsten film 33 with a thickness of 500 to 2000 GPa (preferably 1000 GPa). At this time, the photoresist 34 is embedded in the keyhole A. FIG.
다음으로, 도 3c에 도시된 바와 같이 통상적인 텅스텐 에치백 공정을 통해 포토레지스트(34) 및 텅스텐막(33)을 식각함으로써 텅스텐 플러그를 형성한다.Next, as shown in FIG. 3C, the tungsten plug is formed by etching the photoresist 34 and the tungsten film 33 through a conventional tungsten etch back process.
상기와 같은 공정을 진행하는 경우, 텅스텐 에치백시 포토레지스트(34)가 식각되어 텅스텐이 노출된 이후에도 키홀(A) 부분에는 포토레지스트(34)가 잔류하여 식각 속도를 지연시키기 때문에 키홀(A)에 의한 텅스텐 플러그의 이상 프로파일은 나타나지 않게 된다. 따라서, 텅스텐 플러그의 이상 프로파일에 의해 유발되는 접합 스파이킹이나 보이드 등의 발생을 방지할 수 있다.When the above process is performed, the photoresist 34 is etched during the tungsten etchback, and even after the tungsten is exposed, the photoresist 34 remains in the keyhole A portion to delay the etching speed. The abnormal profile of the tungsten plug due to no longer appears. Therefore, it is possible to prevent the occurrence of junction spiking, voids, etc. caused by the abnormal profile of the tungsten plug.
본 발명의 다른 실시예는 상기의 일 실시예에서 포토레지스트를 대신하여 폴리머를 증착하는 것이다. 폴리머 증착을 위해서는 CHF3, CF4, O2가스를 플라즈마 소오스로 사용하며, 이 경우에도 포토레지스트 적용시와 같은 작용을 기대할 수 있다.Another embodiment of the present invention is to deposit a polymer in place of the photoresist in the above embodiment. For the deposition of polymers, CHF 3 , CF 4 , O 2 gas is used as the plasma source, and in this case, the same action as that of applying photoresist can be expected.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 실리콘 기판과의 콘택 형성을 일례로 들어 설명하였으나, 본 발명은 텅스텐 플러그를 금속배선 간의 수직배선인 비아(via) 매립에 적용하는 경우에도 적용할 수 있다.For example, in the above-described embodiment, the contact formation with the silicon substrate has been described as an example. However, the present invention can be applied to a case where the tungsten plug is applied to via filling, which is a vertical wiring between metal wirings.
전술한 본 발명은 텅스텐 에치백 공정시 키홀 부분에서의 텅스텐막의 과도한 식각을 방지할 수 있는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 개선하는 효과를 기대할 수 있다.The present invention described above has an effect of preventing excessive etching of the tungsten film in the keyhole portion during the tungsten etchback process, and thus, the effect of improving the reliability and yield of the semiconductor device can be expected.
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Patent Citations (2)
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