KR100505625B1 - Semiconductor device having air gap in interlevel insulating layer and manufacturing method thereof - Google Patents
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Abstract
본 발명의 반도체 소자는 하부 도전막이 형성되어 있는 반도체 기판 상에 상기 하부 도전막을 노출하는 비아홀을 갖고 상기 비아홀에 인접하여 에어갭을 갖는 층간절연막과, 상기 층간 절연막 상에 형성된 식각저지막과, 상기 비아홀의 양측벽 및 식각저지막 상에 형성된 라이너층과, 상기 비아홀의 바닥 및 상기 라이너층 상에 형성된 배리어 금속막과, 상기 배리어 금속막 상에 상기 비아홀을 매립하도록 형성된 상부 도전막을 포함한다. 상기 층간 절연막은 SOG막으로 구성할 수 있고, 상기 라이너층은 산화막으로 구성할 수 있다. 본 발명의 반도체 소자는 기계적 강도가 낮은 에어갭이 층간 절연막의 일부에만 형성되어 있어서 고집적시 구조적으로 안정되며, 이와 아울러서 유전율이 낮은 층간 절연막으로 SOG막을 채용하여 RC 지연 문제를 개선시킬 수 있고, 신호 전달 속도를 향상시킬 수 있다.The semiconductor device of the present invention includes an interlayer insulating film having a via hole exposing the lower conductive film on a semiconductor substrate having a lower conductive film and having an air gap adjacent to the via hole, an etch stop film formed on the interlayer insulating film, and And a liner layer formed on both sidewalls of the via hole and the etch stop layer, a barrier metal layer formed on the bottom of the via hole and the liner layer, and an upper conductive layer formed to fill the via hole on the barrier metal layer. The interlayer insulating film may be formed of an SOG film, and the liner layer may be formed of an oxide film. In the semiconductor device of the present invention, the air gap with low mechanical strength is formed only in a part of the interlayer insulating film, so that it is structurally stable at high integration. In addition, the SOG film is used as the interlayer insulating film with low dielectric constant to improve the RC delay problem. Can improve the delivery speed.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 층간 절연막에 에어갭(air gap)을 갖는 반도체 소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having an air gap in the interlayer insulating film and a method of manufacturing the same.
반도체 소자가 고집적화됨에 따라 라인/스페이스의 간격이 좁아지면서 도전막 간의 기생 커패시턴스에 의해 RC 지연 문제가 발생한다. 그리고, 반도체 소자는 보다 나은 성능을 얻기 위해 빠른 신호전달이 요구되고 있다. 빠르게 신호를 전달하고 RC 지연을 줄이기 위해서는 비저항이 낮은 도전막을 사용하여야 하고, 낮은 유전율의 유전막(절연막)을 사용하여야 한다. 비저항이 낮은 도전막으로는 구리가 많이 제안되고 있는데, 구리는 직접 패터닝하기가 어려운 단점이 있다. 그리고, 유전율이 낮은 물질로써는 SiOF 또는 폴리머 등이 제안되고 있는데, SiOF는 F에 의한 금속 부식의 문제점이 있고, 폴리머는 열적 불안정성 등의 문제점이 있다.As semiconductor devices become highly integrated, an RC delay problem occurs due to parasitic capacitance between conductive layers as the line / space spacing becomes narrower. In addition, fast signal transmission is required for semiconductor devices to obtain better performance. To transmit signals quickly and reduce the RC delay, a low resistivity conductive film should be used, and a low dielectric constant dielectric film (insulating film) should be used. Copper is proposed as a conductive film having a low specific resistance, but copper has a disadvantage in that it is difficult to directly pattern. As a material having a low dielectric constant, SiOF or a polymer has been proposed, but SiOF has a problem of metal corrosion due to F, and a polymer has a problem such as thermal instability.
이를 해결하고자, 이상적으로 유전율이 1.0인 에어 갭(air gap)를 유전막으로 채용하는 것이 제안되었다. 종래의 에어갭을 형성방법으로는 금속 및 층간 절연막으로 형성한 후 습식식각에 의해 층간절연막을 모두 제거하는 방법, 탄소 계열의 층간 절연막을 열처리 또는 애싱 방법을 이용하여 제거하는 방법, PECVD(plasma enhanced chemical vapor deposition)법의 증착 파라미터를 조절하여 오버행을 극대화함으로써 층간 절연막 사이의 보이드를 형성하여 에어갭을 만드는 방법 등이 있다. In order to solve this problem, it has been proposed to employ an air gap having a dielectric constant of 1.0 as the dielectric film. Conventional air gaps are formed of metal and interlayer insulating films, and then all of the interlayer insulating films are removed by wet etching, a carbon-based interlayer insulating film is removed using a heat treatment or ashing method, and plasma enhanced PECVD. There is a method of forming an air gap by forming voids between interlayer insulating films by maximizing overhang by adjusting deposition parameters of a chemical vapor deposition method.
그러나, 종래의 에어갭 형성 방법에 있어서, 습식식각이나 열처리 또는 애싱 방법에 의하여 층간 절연막을 모두 제거하는 경우, 후속되는 공정에서 에어갭 상의 절연막 또는 도전막이 주저않아(가라 않아) 고집적 반도체 소자는 구조적으로 안정성이 떨어지는 문제점이 있다. 그리고, PECVD법의 오버행을 조절하여 보이드를 형성하는 방법은 유전율이 4.3이상인 PECVD막에 의해 유전율 감소 효과가 떨어지는 문제점이 있다.However, in the conventional air gap forming method, when the interlayer insulating film is removed by wet etching, heat treatment, or ashing, the highly integrated semiconductor device is structural because the insulating film or the conductive film on the air gap does not hesitate in a subsequent step. There is a problem that the stability is poor. In addition, the method of forming voids by adjusting the overhang of the PECVD method has a problem in that the dielectric constant reduction effect is lowered by the PECVD film having a dielectric constant of 4.3 or more.
따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결하기 위하여 창안된 것으로써, 에어갭이 형성되어 있으면서도 구조적으로 안정한 저유전율의 유전막을 갖는 반도체 소자를 제공하는 데 있다. Accordingly, the technical problem of the present invention is to provide a semiconductor device having a low dielectric constant dielectric film that is structurally stable while having an air gap formed therein.
또한, 본 발명의 다른 기술적 과제는 상기 에어갭을 갖는 반도체 소자를 적합하게 제조하는 방법을 제공하는 데 있다. In addition, another technical problem of the present invention is to provide a method for properly manufacturing a semiconductor device having the air gap.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는 하부 도전막이 형성되어 있는 반도체 기판 상에 상기 하부 도전막을 노출하는 비아홀을 갖고 상기 비아홀에 인접하여 에어갭을 갖는 층간절연막과, 상기 층간 절연막 상에 형성된 식각저지막과, 상기 비아홀의 양측벽에 형성된 라이너층과, 상기 비아홀의 바닥, 라이너층 및 상기 식각 저지층 상에 형성된 배리어 금속막과, 상기 배리어 금속막 상에 상기 비아홀을 매립하도록 형성된 상부 도전막을 포함한다. 상기 층간 절연막은 SOG(spin on glass)막으로 구성할 수 있고, 상기 라이너층(liner layer)은 산화막으로 구성할 수 있다. 상기 배리어 금속(barrier layer)막은 금속 질화막 또는 실리사이드막으로 이루어지며, 상부 도전막은 알루미늄(Al), 알루미늄 합금(Al alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브덴(Mo) 중에서 선택된 어느 하나로 구성할 수 있다.In order to achieve the above technical problem, a semiconductor device of the present invention has an interlayer insulating film having a via hole exposing the lower conductive film on a semiconductor substrate on which a lower conductive film is formed and having an air gap adjacent to the via hole, and on the interlayer insulating film. An etch stop layer formed on the via hole, a liner layer formed on both sidewalls of the via hole, a barrier metal film formed on the bottom of the via hole, the liner layer, and the etch stop layer, and the via hole formed on the barrier metal film. An upper conductive film is included. The interlayer insulating film may be formed of a spin on glass (SOG) film, and the liner layer may be formed of an oxide film. The barrier layer layer may include a metal nitride layer or a silicide layer, and the upper conductive layer may include aluminum (Al), aluminum alloy (Al alloy), copper (Cu), gold (Au), silver (Ag), and tungsten (W). ) And molybdenum (Mo).
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 제조방법은 하부 도전막이 형성되어 있는 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간 절연막 상에 식각저지막을 형성하는 단계와, 상기 층간 절연막 및 식각 저지막을 패터닝하여 상기 하부 도전막을 노출시키는 비아홀을 형성하는 단계와, 상기 비아홀이 형성된 반도체 기판의 전면에 라이너층을 형성하는 단계와, 습식식각방법으로 상기 라이너층을 식각하여 두께를 얇게하면서 상기 비아홀에 인접한 층간 절연막에 에어갭을 형성하는 단계와, 상기 비아홀의 바닥 및 상기 식각저지막 상에 형성된 라이너층을 제거하는 단계와, 상기 비아홀의 바닥, 라이너층 및 식각 저지막 상에 배리어 금속막을 형성하는 단계와, 상기 배리어 금속막 상에 상기 비아홀을 매립하도록 상부 도전막을 형성하는 단계를 포함하여 이루어진다. In order to achieve the above technical problem, a method of manufacturing a semiconductor device of the present invention comprises the steps of forming an interlayer insulating film on a semiconductor substrate on which a lower conductive film is formed, forming an etch stop layer on the interlayer insulating film, Forming a via hole exposing the lower conductive layer by patterning an interlayer insulating film and an etch stop layer, forming a liner layer on the entire surface of the semiconductor substrate on which the via hole is formed, and etching the liner layer by a wet etching method Forming an air gap in the interlayer insulating layer adjacent to the via hole while thinning; removing a liner layer formed on the bottom of the via hole and the etch stop layer; and on the bottom of the via hole, the liner layer and the etch stop layer Forming a barrier metal layer and filling the via hole on the barrier metal layer; And forming a lock upper conductive film.
상기 층간 절연막은 SOG막으로 형성할 수 있고, 상기 라이너층은 산화막으로 형성할 수 있다. 상기 에어갭은 상기 라이너층을 버퍼 산화막 식각액 또는 희석 산화막 식각액을 이용하여 제거하면서 상기 라이너층 내의 핀홀을 따라 식각액이 침투하여 형성된다.The interlayer insulating film may be formed of an SOG film, and the liner layer may be formed of an oxide film. The air gap is formed by the etching solution penetrating along the pinholes in the liner layer while removing the liner layer using a buffer oxide film etchant or a diluted oxide film etchant.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 4 및 도 8을 이용하여 본 발명에 의하여 에어갭을 갖는 반도체 소자의 구조를 설명한다. 구체적으로, 도 4는 본 발명을 단일 다마슨 공정에 적용한 것이며, 도 8은 본 발명을 이중 다마슨 공정에 적용한 것이다. 도 8은 도 4와 비교하여 볼 때 제2 층간 절연막(28)이 형성되어 있는 것을 제외하고는 전체적으로 동일하다. 여기서는 도 4를 이용하여 본 발명의 반도체 소자를 설명한다. First, the structure of a semiconductor device having an air gap according to the present invention will be described with reference to FIGS. 4 and 8. Specifically, FIG. 4 applies the invention to a single damascene process and FIG. 8 applies the invention to a dual damascene process. FIG. 8 is generally the same except that the second interlayer insulating film 28 is formed in comparison with FIG. 4. Here, the semiconductor element of this invention is demonstrated using FIG.
도 4를 참조하면, 본 발명의 반도체 소자는 하부 도전막(3)이 형성되어 있는 반도체 기판(1) 상에 상기 하부 도전막(3)을 노출하는 비아홀을 갖고 상기 비아홀에 인접하여 에어갭(13)을 갖는 층간절연막(5)이 형성되어 있다. 상기 층간 절연막(5)은 유전율이 3.0 이하인 무기 또는 유기 SOG막을 이용하여 구성한다. 그리고, 상기 층간 절연막(5) 상에 형성된 식각저지막(7)이 형성되어 있고, 상기 비아홀의 양측벽에 라이너층(9)이 형성되어 있다. Referring to FIG. 4, the semiconductor device of the present invention has a via hole exposing the lower conductive film 3 on the semiconductor substrate 1 on which the lower conductive film 3 is formed, and has an air gap adjacent to the via hole. An interlayer insulating film 5 having 13 is formed. The interlayer insulating film 5 is composed of an inorganic or organic SOG film having a dielectric constant of 3.0 or less. An etch stop film 7 formed on the interlayer insulating film 5 is formed, and a liner layer 9 is formed on both sidewalls of the via hole.
그리고, 상기 비아홀의 바닥, 라이너층(9) 및 상기 식각저지막(7) 상에 형성된 배리어 금속막(15)이 형성되어 있고, 상기 배리어 금속막(15) 상에 상기 비아홀을 매립하는 상부 도전막(17)이 형성되어 있다. 특히, 상기 본 발명의 반도체 소자는 기계적 강도가 낮은 에어갭(13)이 층간 절연막(5)의 일부에만 형성되어 있어서 고집적시 구조적으로 안정되며, 이와 아울러서 유전율이 낮은 층간 절연막(5)으로 SOG막을 채용하여 RC 지연 문제를 개선시킬 수 있고, 신호 전달 속도를 향상시킬 수 있다.A barrier metal film 15 formed on the bottom of the via hole, the liner layer 9, and the etch stop film 7 is formed, and an upper conductive layer filling the via hole on the barrier metal film 15. The film 17 is formed. In particular, in the semiconductor device of the present invention, since the air gap 13 having low mechanical strength is formed only on a part of the interlayer insulating film 5, it is structurally stable at high integration, and the SOG film is formed by the interlayer insulating film 5 having low dielectric constant. Adoption can improve the RC delay problem and improve the signal transmission speed.
도 1 내지 도 4는 본 발명의 제1 실시예에 의하여 에어갭을 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device having an air gap in accordance with a first embodiment of the present invention.
도 1을 참조하면, 하부 도전막(3)이 형성되어 있는 반도체 기판(1) 상에 층간절연막(5)을 형성한다. 상기 하부 도전막(3)은 알루미늄(Al), 알루미늄 합금(Al alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브덴(Mo) 중에서 선택된 어느 하나로 구성할 수 있다. 상기 층간 절연막(5)은 유기 SOG(spin on glass) 또는 무기 SOG막을 이용할 수 있다. 이어서, 상기 층간 절연막(5) 상에 식각저지막(7, etch stoping layer)을 형성한다. 상기 식각 저지막(7)은 후에 형성되는 절연막과 식각선택비가 있는 막으로써, 예컨대 SiN막 또는 SiON막을 이용한다.Referring to FIG. 1, an interlayer insulating film 5 is formed on a semiconductor substrate 1 on which a lower conductive film 3 is formed. The lower conductive layer 3 may be made of any one selected from aluminum (Al), aluminum alloy (Al alloy), copper (Cu), gold (Au), silver (Ag), tungsten (W), and molybdenum (Mo). Can be. The interlayer insulating film 5 may use an organic spin on glass (SOG) or inorganic SOG film. Subsequently, an etch stop layer 7 is formed on the interlayer insulating layer 5. The etch stop film 7 is a film having an etching selectivity and an insulating film formed later, for example, using a SiN film or a SiON film.
도 2를 참조하면, 상기 층간 절연막(5) 및 식각 저지막(7)을 패터닝하여 상기 하부 도전막(3)을 노출시키는 비아홀(11, via hole)을 형성한다. 이어서, 상기 비아홀(11)이 형성된 반도체 기판(1)의 전면에 라이너층(9, liner layer), 예컨대 산화막을 1000Å 정도의 두께로 PECVD방법을 이용하여 형성한다. Referring to FIG. 2, the interlayer insulating layer 5 and the etch stop layer 7 are patterned to form via holes 11 exposing the lower conductive layer 3. Subsequently, a liner layer 9, for example, an oxide film, is formed on the entire surface of the semiconductor substrate 1 on which the via holes 11 are formed by a PECVD method.
도 3을 참조하면, 습식식각방법으로 상기 라이너층(9)을 300∼500Å 식각하여 두께를 얇게하면서 상기 비아홀(11)에 인접한 층간 절연막(5)에 에어갭(13, air gap)을 형성한다. 다시 말하면, 상기 에어갭(13)은 상기 라이너층(9)인 산화막을 버퍼 산화막 식각액(buffer oxide etchant) 또는 희석 산화막 식각액(diluted oxide etchant)을 이용하여 제거하면서 상기 라이너층(9) 내의 핀홀을 따라 식각액이 침투하여 형성되고, 상기 층간 절연막(5)은 일부 남는다. 이렇게 되면, 기계적 강도가 낮은 에어갭(13)이 층간 절연막(5)의 일부에만 형성되어 있어서 본 발명의 반도체 소자는 고집적시 구조적으로 안정하다. Referring to FIG. 3, an air gap 13 is formed in the interlayer insulating layer 5 adjacent to the via hole 11 by thinning the liner layer 9 by 300 to 500 Å by a wet etching method. . In other words, the air gap 13 removes the pinhole in the liner layer 9 while removing the oxide layer, which is the liner layer 9, using a buffer oxide etchant or a diluted oxide etchant. As a result, an etchant penetrates and is formed, and part of the interlayer insulating film 5 remains. In this case, the air gap 13 with low mechanical strength is formed only in a part of the interlayer insulating film 5, so that the semiconductor element of the present invention is structurally stable at high integration.
도 4를 참조하면, 상기 비아홀(11)의 바닥 및 식각저지막(7) 상에 형성된 라이너층(9)을 제거한다. 상기 라이너층(9)의 제거는 인시튜 스퍼터링을 이용하여 수행할 수 있다. 이어서, 상기 비아홀(11)의 바닥, 양측벽 및 식각저지막(7) 상에 배리어 금속막(15)을 형성한다. 상기 배리어 금속막(15)은 금속 질화막 또는 실리사이드막으로 구성할 수 있다. Referring to FIG. 4, the liner layer 9 formed on the bottom of the via hole 11 and the etch stop layer 7 is removed. Removal of the liner layer 9 can be performed using in-situ sputtering. Subsequently, a barrier metal layer 15 is formed on the bottom of the via hole 11, both side walls, and the etch stop layer 7. The barrier metal film 15 may be formed of a metal nitride film or a silicide film.
다음에, 상기 배리어 금속막(15) 상에 상기 비아홀(11)을 매립하도록 상부 도전막(17)을 형성한다. 상기 상부 도전막(17)은 알루미늄(Al), 알루미늄 합금(Al alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브덴(Mo) 중에서 선택된 어느 하나로 구성할 수 있다. 이어서, 도 4에 도시한 바와 같이 상기 상부 도전막(17)을 상기 비아홀(11) 내에만 남도록 화학기계적연마 등의 방법으로 평탄화하여 플러그 및 배선 라인으로 이용할 수 있다.Next, an upper conductive film 17 is formed on the barrier metal film 15 to fill the via hole 11. The upper conductive layer 17 may be formed of any one selected from aluminum (Al), aluminum alloy (Al alloy), copper (Cu), gold (Au), silver (Ag), tungsten (W), and molybdenum (Mo). Can be. Subsequently, as shown in FIG. 4, the upper conductive layer 17 may be flattened by a method such as chemical mechanical polishing so as to remain only in the via hole 11 and used as a plug and a wiring line.
도 5 내지 도 8은 본 발명의 제2 실시예에 의하여 에어갭을 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device having an air gap in accordance with a second embodiment of the present invention.
도 5을 참조하면, 하부 도전막(23)이 형성되어 있는 반도체 기판(21) 상에 제1 층간절연막(25)을 형성한다. 상기 하부 도전막(23)은 알루미늄(Al), 알루미늄 합금(Al alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브덴(Mo) 중에서 선택된 어느 하나로 구성할 수 있다. 상기 제1 층간 절연막(25)은 유기 또는 무기 SOG막을 이용할 수 있다. 이어서, 상기 제1 층간 절연막(25) 상에 식각저지막(27)을 형성한다. 상기 식각 저지막(27)은 후에 형성되는 절연막과 식각선택비가 있는 막으로써, 예컨대 SiN막 또는 SiON막을 이용한다. 다음에, 상기 식각 저지막(27) 상에 절연막을 형성한 후 패터닝하여 제2 층간 절연막(28)을 형성한다. 상기 제2 층간 절연막(28)은 유기 또는 무기 SOG막으로 형성하거나, CVD 절연막으로 형성할 수 있다.Referring to FIG. 5, a first interlayer insulating film 25 is formed on the semiconductor substrate 21 on which the lower conductive film 23 is formed. The lower conductive layer 23 may be formed of any one selected from aluminum (Al), aluminum alloy (Al alloy), copper (Cu), gold (Au), silver (Ag), tungsten (W), and molybdenum (Mo). Can be. The first interlayer insulating layer 25 may use an organic or inorganic SOG film. Subsequently, an etch stop layer 27 is formed on the first interlayer insulating layer 25. The etch stop layer 27 is a film having an etching selectivity and an insulating film formed later, for example, using a SiN film or a SiON film. Next, an insulating film is formed on the etch stop layer 27 and then patterned to form a second interlayer insulating film 28. The second interlayer insulating film 28 may be formed of an organic or inorganic SOG film or a CVD insulating film.
도 6를 참조하면, 상기 제1 층간 절연막(25) 및 식각 저지막(27)을 패터닝하여 상기 하부 도전막(23)을 노출시키는 비아홀(31)을 형성한다. 다음에, 상기 비아홀(31)이 형성된 반도체 기판(21)의 전면에 라이너층(29)을 형성한다. 상기 라이너층(29)는 산화막을 1000Å 정도의 두께로 PECVD방법을 이용하여 형성한다. Referring to FIG. 6, the first interlayer insulating layer 25 and the etch stop layer 27 are patterned to form a via hole 31 exposing the lower conductive layer 23. Next, the liner layer 29 is formed on the entire surface of the semiconductor substrate 21 on which the via holes 31 are formed. The liner layer 29 is formed using a PECVD method to form an oxide film having a thickness of about 1000 GPa.
도 7을 참조하면, 습식식각방법으로 상기 라이너층(29)인 산화막을 300∼500Å 식각하여 두께를 얇게하면서 상기 비아홀(31)에 인접한 제1 층간 절연막(25)에 에어갭(33)을 형성한다. 다시 말하면, 상기 에어갭(33)은 상기 라이너층(29)인 산화막을 버퍼 산화막 식각액 또는 희석 산화막 식각액을 이용하여 제거하면서 상기 라이너층(29) 내의 핀홀을 따라 식각액이 침투하여 형성되고, 상기 제1 층간 절연막(25)은 일부 남는다. 이렇게 되면, 기계적 강도가 낮은 에어갭(33)이 제1 층간 절연막(25)의 일부에만 형성되어 있어서 본 발명의 반도체 소자는 고집적시 구조적으로 안정하다. Referring to FIG. 7, an air gap 33 is formed in the first interlayer insulating layer 25 adjacent to the via hole 31 while the thickness of the oxide layer, which is the liner layer 29, is etched by 300 to 500 으로 by a wet etching method. do. In other words, the air gap 33 is formed by the etching solution penetrating along the pinhole in the liner layer 29 while removing the oxide film, which is the liner layer 29, using a buffer oxide film etching solution or a diluted oxide film etching solution. Part of the interlayer insulating film 25 remains. In this case, the air gap 33 with low mechanical strength is formed only in a part of the first interlayer insulating film 25, so that the semiconductor element of the present invention is structurally stable at high integration.
도 8를 참조하면, 상기 비아홀(31)의 바닥 및 제2 층간 절연막(28) 상에 형성된 라이너층(29)을 제거한다. 상기 라이너층(29)의 제거는 인시튜 스퍼터링을 이용하여 수행할 수 있다. 이어서, 상기 비아홀(31)의 바닥, 라이너층(29) 및 제2 층간 절연막(28) 상에 배리어 금속막(35)을 형성한다. 상기 배리어 금속막(35)은 금속 질화막 또는 실리사이드막으로 구성할 수 있다. Referring to FIG. 8, the liner layer 29 formed on the bottom of the via hole 31 and the second interlayer insulating layer 28 is removed. Removal of the liner layer 29 may be performed using in-situ sputtering. Subsequently, a barrier metal layer 35 is formed on the bottom of the via hole 31, the liner layer 29, and the second interlayer insulating layer 28. The barrier metal film 35 may be formed of a metal nitride film or a silicide film.
다음에, 상기 배리어 금속막(35) 상에 상기 비아홀(31)을 매립하도록 상부 도전막(37)을 형성한다. 상기 상부 도전막(37)은 알루미늄(Al), 알루미늄 합금(Al alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브덴(Mo) 중에서 선택된 어느 하나로 구성할 수 있다. 이어서, 도 8에 도시한 바와 같이 상기 상부 도전막(37)을 상기 비아홀(31) 내에만 남도록 화학기계적연마등의 방법으로 평탄화하여 플러그 및 배선 라인으로 이용할 수 있다. Next, an upper conductive layer 37 is formed on the barrier metal layer 35 to fill the via hole 31. The upper conductive layer 37 may be formed of any one selected from aluminum (Al), aluminum alloy (Al alloy), copper (Cu), gold (Au), silver (Ag), tungsten (W), and molybdenum (Mo). Can be. Subsequently, as shown in FIG. 8, the upper conductive layer 37 may be flattened by a method such as chemical mechanical polishing so that only the inside of the via hole 31 remains in the via hole 31.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다. As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
상술한 바와 같이 본 발명의 반도체 소자는 층간 절연막으로 유전율이 낮은 SOG막을 이용하고, 비아홀에 인접한 층간 절연막에 유전율이 낮은 에어갭을 구비한다. 이렇게 되면, 본 발명의 반도체 소자는 도전막 사이의 기생 커패시턴스를 줄여 RC지연을 줄일 수 있고 신호 전달 속도를 향상시킬 수 있고, 층간 절연막 일부에만 에어갭이 형성되어 기계적 스트레스에 의한 구조적인 불안정을 줄일 수 있다. As described above, the semiconductor device of the present invention uses a SOG film having a low dielectric constant as the interlayer insulating film, and has an air gap having a low dielectric constant in the interlayer insulating film adjacent to the via hole. In this case, the semiconductor device of the present invention can reduce the RC delay by improving the parasitic capacitance between the conductive films, improve the signal transmission speed, and reduce the structural instability caused by mechanical stress due to the formation of air gaps in only part of the interlayer insulating film. Can be.
도 1 내지 도 4는 본 발명의 제1 실시예에 의하여 에어갭을 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device having an air gap in accordance with a first embodiment of the present invention.
도 5 내지 도 8은 본 발명의 제2 실시예에 의하여 에어갭을 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device having an air gap in accordance with a second embodiment of the present invention.
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