KR100618794B1 - Method of forming contact hole for semiconductor device - Google Patents

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Abstract

반도체 소자의 콘택홀 형성 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 상측에 식각 종료막을 가지는 도전막 패턴을 형성하고, 식각 종료막 상에 도전막 패턴을 전기적으로 절연하는 절연막을 형성한 후, 식각 종료막을 식각 종료점으로 이용하여 절연막을 선택적으로 식각하여 콘택홀을 형성한다. 콘택홀에 의해서 노출되어 잔류하는 식각 종료막을 화학적 건식 식각(chemical dry etch) 방법을 사용하여 하부의 도전막 패턴에 대해서 선택적으로 제거한다. 이때, 식각 종료막은 실리콘 산화 질화막(silicon oxynitride layer)을 포함할 수 있고, 실리콘 산화 질화막과 함께 이중막을 이루는 실리콘 질화막(silicon nitride layer)을 더 포함할 수 있다. . A method of forming a contact hole in a semiconductor device is disclosed. According to an aspect of the present invention, after forming a conductive film pattern having an etch finish film on the semiconductor substrate and forming an insulating film for electrically insulating the conductive film pattern on the etch finish film, the etch finish film is used as an etching end point. The insulating film is selectively etched to form contact holes. The etch stop layer exposed by the contact hole is selectively removed with respect to the underlying conductive layer pattern using a chemical dry etch method. In this case, the etch stop layer may include a silicon oxynitride layer, and may further include a silicon nitride layer forming a double layer together with the silicon oxynitride layer. .

Description

반도체 소자의 콘택홀 형성 방법{Method of forming contact hole for semiconductor device}Method of forming contact hole for semiconductor device

도 1 내지 도 5는 본 발명의 실시예에 의한 반도체 소자의 콘택홀 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 5 are cross-sectional views schematically illustrating a method for forming a contact hole in a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>

100; 반도체 기판, 300; 도전막 패턴,100; Semiconductor substrate, 300; Conductive pattern,

400; 반사 방지막, 500; 식각 종료막,400; Antireflection film, 500; Etch stop,

600; 절연막, 650; 콘택홀,600; An insulating film, 650; Contact Hall,

본 발명은 반도체 소자에 관한 것으로, 특히, 절연막을 선택적으로 식각하여 하부의 도전막을 노출하는 콘택홀 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a contact hole in which an insulating film is selectively etched to expose a lower conductive film.

반도체 소자가 집적화 되면서 전기적 신호를 전달하는 금속 배선의 구조가 다층화 되고 있다. 최근에는 5층 또는 6층의 배선 구조가 일반화되면서 배선 저항을 감소시키는 노력이 많이 이루어지고 있다. 배선 저항에 영향을 줄 수 있는 요소의 하나로 배선과 배선 사이를 연결하는 비아 콘택(via contact) 저항을 들 수 있 다. 이는 특히 배선의 신뢰성에 매우 큰 영향을 줄 수 있다.  As semiconductor devices are integrated, a structure of a metal wiring for transmitting an electrical signal is becoming multilayered. Recently, as the wiring structure of 5 or 6 layers is generalized, much efforts have been made to reduce wiring resistance. One of the factors that can affect the wiring resistance is via contact resistance connecting the wiring to the wiring. This can especially have a very large influence on the reliability of the wiring.

금속 배선을 덮는 CVD(Chemical Vapor Deposition) 산화물 또는 SOG(Spin On Glass) 등의 절연막을 선택적으로 식각하여 비아 홀을 형성할 때, 제거하기 어려운 폴리머(polymer) 등이 발생할 수 있다. 상기한 바와 같은 식각 공정은 건식 식각 공정을 이용하고 있다. 이러한 건식 식각 공정은 반도체 기판의 후면에 바이어스(bias)를 인가하여 식각 에천트(etchant)가 방향성을 지니도록 유도하고 있다. 이에 따라, 플라즈마(plasma)에 함유된 이온 등이 반도체 기판 상에 이온 피격(ion bombardment)을 유발할 수 있다. When a via hole is formed by selectively etching an insulating film such as CVD (Chemical Vapor Deposition) oxide or spin on glass (SOG) covering a metal wire, a polymer or the like may be difficult to remove. The etching process as described above uses a dry etching process. In the dry etching process, a bias is applied to the rear surface of the semiconductor substrate to induce the etching etchant to have a direction. As a result, ions or the like contained in the plasma may cause an ion bombardment on the semiconductor substrate.

만일 금속 배선을 덮는 캐핑막(capping layer)으로 이용되는 티타늄 질화막(TiN layer)이 콘택홀의 오픈(open)을 확인하는 과도 식각(overetch)에 의해서 식각되어 하부의 금속 배선이 노출되며, 상기한 금속 배선에 이온 피격이 발생할 수 있다. 이러한 이온 피격은 금속 배선에 식각 손상(etch damage)을 유발한다. 따라서, 상기한 폴리머를 제거하기 위해서 후속 공정으로 도입되는 유기 스트리퍼(stripper)를 이용하는 세정 공정에서 상기한 금속 배선에 불량이 발생할 수 있다.If a titanium nitride layer (TiN layer) used as a capping layer covering the metal wiring is etched by an overetch to confirm the opening of the contact hole, the lower metal wiring is exposed. Ion deposition may occur in the wiring. Such ion bombardment causes etch damage to the metallization. Therefore, a defect may occur in the metal wiring in a cleaning process using an organic stripper introduced in a subsequent process to remove the polymer.

예를 들어, 상기한 세정 공정에 의해서 노출된 하부 배선이 침식되거나 부식될 수 있다. 심하면, 갈바닉 부식(galvanic corrosion) 등에 의해서 노출되는 금속 배선이 손실될 수도 있다. 따라서, 상기한 금속 배선이 건식 식각 공정에 노출되지 않도록 건식 식각 공정을 제어하는 것이 요구된다. For example, the lower wiring exposed by the above cleaning process may be eroded or corroded. If severe, the metal wiring exposed by galvanic corrosion or the like may be lost. Therefore, it is required to control the dry etching process so that the metal wiring is not exposed to the dry etching process.

그러나, 티타늄 질화막이 반사 방지막(anti-reflection layer)으로 이용될 때, 대략 수백Å 정도의 얇은 두께로 형성된다. 따라서, 이러한 티타늄 질화막의 캐핑막을 침해하지 않을 정도로 식각 공정 마진(etching process margin)을 확보하기는 매우 어렵게 된다. 또는, 상기한 과도 식각에 의해서 티타늄 질화막이 침식되어 하부의 금속 배선이 노출되는 것을 방지하기가 어렵다. However, when the titanium nitride film is used as an anti-reflection layer, it is formed to a thin thickness of about several hundred micrometers. Therefore, it is very difficult to secure an etching process margin such that the capping film of the titanium nitride film is not impaired. Alternatively, it is difficult to prevent the titanium nitride film from being eroded by the excessive etching and thus exposing the lower metal wires.

본 발명이 이루고자 하는 기술적 과제는, 하부 배선을 노출하는 콘택홀을 형성할 때 식각 공정 마진을 보다 확보할 수 있어 배선의 부식 또는 소모를 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는 데 있다. An object of the present invention is to provide a method for forming a contact hole in a semiconductor device that can further secure the etching process margin when forming a contact hole exposing the lower wiring to prevent corrosion or consumption of the wiring. have.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 상측에 식각 종료막을 가지는 도전막 패턴을 형성하고, 상기 식각 종료막 상에 상기 도전막 패턴을 전기적으로 절연하는 절연막을 형성한 후, 상기 식각 종료막을 식각 종료점으로 이용하여 상기 절연막을 선택적으로 식각하여 콘택홀을 형성한다. 상기 콘택홀에 의해서 노출되어 잔류하는 상기 식각 종료막을 화학적 건식 식각 방법을 사용하여 하부의 도전막 패턴에 대해서 선택적으로 제거한다. 이때, 상기 식각 종료막은 실리콘 산화 질화막을 포함할 수 있고, 상기 실리콘 산화 질화막과 함께 이중막을 이루는 실리콘 질화막을 더 포함할 수 있다. An aspect of the present invention for achieving the above technical problem is to form a conductive film pattern having an etch finish film on the semiconductor substrate on the upper side, and to form an insulating film for electrically insulating the conductive film pattern on the etch finish film After that, the insulating layer is selectively etched using the etch stop layer as an etch stop to form a contact hole. The etch stop layer exposed and exposed by the contact hole is selectively removed with respect to the lower conductive layer pattern using a chemical dry etching method. In this case, the etch stop layer may include a silicon oxynitride layer, and may further include a silicon nitride layer forming a double layer together with the silicon oxynitride layer.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, the layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. May be interposed.

도 1 내지 도 5는 본 발명의 실시예에 의한 반도체 소자의 콘택홀 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 5 are cross-sectional views schematically illustrating a method for forming a contact hole in a semiconductor device according to an embodiment of the present invention.

도 1은 도전막(300) 상에 식각 종료막(etching stop layer;500)으로 실리콘 산화 질화막(silicon oxynitride layer)을 형성하는 단계를 개략적으로 나타낸다. FIG. 1 schematically illustrates a step of forming a silicon oxynitride layer as an etching stop layer 500 on the conductive layer 300.

구체적으로, 반도체 기판(100) 상에 하부 절연막(200)을 개재하여 배선으로 사용될 도전막(300)을 알루미늄(Al) 또는 텅스텐(W), 구리(Cu) 등을 이용하여 형성한다. 이후에, 도전막(300) 상에 실리콘 산화 질화막을 식각 종료막(500)으로 형성한다. 실리콘 산화 질화막의 상측 또는 하측에 실리콘 질화막(Si3N4 layer)을 더 형성할 수 있다. Specifically, the conductive film 300 to be used as the wiring is formed on the semiconductor substrate 100 by using the lower insulating film 200 using aluminum (Al), tungsten (W), copper (Cu), or the like. Thereafter, a silicon oxynitride film is formed as the etch finish film 500 on the conductive film 300. A silicon nitride film (Si 3 N 4 layer) may be further formed above or below the silicon oxynitride film.

실리콘 질화막만으로 식각 종료막을 형성할 경우, 실리콘 질화막의 상대적으로 높은 유전 상수 특성은 반도체 소자의 고속 동작을 저해할 수 있다. 따라서, 실리콘 질화막보다는 낮은 유전 상수를 가지는 실리콘 산화 질화막(500)을 이용하는 것이 바람직하다. 그러나, 필요에 따라, 실리콘 산화 질화막(500) 상측 또는 하측 에 실리콘 질화막을 얇은 두께로 도입할 수 있다. 이에 따라, 실리콘 질화막의 두께를 최소화할 수 있는 부대 효과를 얻을 수 있다. 이와 같이 실리콘 산화 질화막 등을 포함하는 식각 종료막(500)은 대략 1000Å 정도의 두께로 형성되는 것이 바람직하다. When the etch stop layer is formed only by the silicon nitride layer, the relatively high dielectric constant characteristic of the silicon nitride layer may inhibit the high speed operation of the semiconductor device. Therefore, it is preferable to use the silicon oxynitride film 500 having a lower dielectric constant than the silicon nitride film. However, if necessary, a silicon nitride film may be introduced in a thin thickness above or below the silicon oxynitride film 500. Accordingly, a side effect of minimizing the thickness of the silicon nitride film can be obtained. As such, it is preferable that the etching finish film 500 including the silicon oxynitride film or the like is formed to have a thickness of about 1000 GPa.

이때, 도전막(300) 상에 상기 식각 종료막(500)의 하부에 도전막(300)을 패터닝할 때 이용되는 반사 방지막(400)을 더 형성할 수 있다. 반사 방지막(400)으로는 티타늄 질화막 또는 티타늄/티타늄 질화막을 이용할 수 있다. 이와 같이 반사 방지막(400)으로 이용되는 티타늄 질화막은 수백 Å 정도의 얇은 두께로 형성될 수 있다.In this case, an anti-reflection film 400 used for patterning the conductive film 300 may be further formed on the conductive film 300 under the etching finish film 500. As the anti-reflection film 400, a titanium nitride film or a titanium / titanium nitride film may be used. As such, the titanium nitride film used as the anti-reflection film 400 may be formed to a thin thickness of about several hundred microseconds.

도 2는 선택적 패턴닝을 이용하여 도전막 패턴(300)을 형성하는 단계를 개략적으로 나타낸다. 2 schematically illustrates forming a conductive film pattern 300 using selective patterning.

구체적으로, 식각 종료막(500), 반사 방지막(400) 및 도전막(300)을 순차적으로 패터닝한다. 이때, 사진 식각 공정을 이용하여 선택적으로 식각함으로써, 도전막 패턴(300)을 형성한다. 이에 따라, 도전막 패턴(300)의 상측에는 반사 방지막(400) 및 식각 종료막(500)이 잔존하게 된다. Specifically, the etching finish film 500, the anti-reflection film 400, and the conductive film 300 are sequentially patterned. At this time, by selectively etching using a photolithography process, the conductive film pattern 300 is formed. Accordingly, the anti-reflection film 400 and the etch finish film 500 remain on the conductive film pattern 300.

도 3은 도전막 패턴(300)을 절연하는 절연막(600)을 형성하는 단계를 개략적으로 나타낸다. 3 schematically illustrates a step of forming an insulating film 600 that insulates the conductive film pattern 300.

구체적으로, CVD(Chemical Vapor Deposition) 산화물 또는 SOG(Spin On Glass), HSQ(Hydrogen SilsesQuioxane) 등과 같은 절연 물질을 증착하여 도전막 패턴(300) 등을 덮는 절연막(600)을 형성한다. 이러한 절연막(600)은 금속간 절연막 으로 배선간을 절연시키는 역할을 한다. Specifically, an insulating material 600 covering the conductive film pattern 300 may be formed by depositing an insulating material such as CVD (Chemical Vapor Deposition) oxide or spin on glass (SOG), Hydrogen SilsesQuioxane (HSQ), or the like. The insulating film 600 serves to insulate the wires with an intermetallic insulating film.

도 4는 절연막(600)을 패터닝하여 콘택홀(650)을 형성하는 단계를 개략적으로 나타낸다. 4 schematically illustrates a step of forming the contact hole 650 by patterning the insulating film 600.

구체적으로, 절연막(600)을 선택적으로 식각하여 하부의 식각 종료막(500)인 실리콘 산화 질화막 또는 실리콘 질화막을 노출시키는 콘택홀(650)을 형성한다. 이러한 선택적 식각은 사진 공정을 수반하는 일반적인 방향성 건식 식각을 이용할 수 있다. 이때, 실리콘 산화 질화막 등의 식각 종료막(500)을 식각 종료점으로 이용함으로써, 하부의 도전막 패턴(300)의 표면이 상기한 콘택홀(650)을 형성하는 식각 공정에 의해서 노출되는 것을 방지할 수 있다. 즉, 상기한 방향성 건식 식각이 상기한 식각 종료막(500) 상에서 종료될 수 있다.In detail, the insulating layer 600 is selectively etched to form a contact hole 650 exposing a silicon oxynitride layer or a silicon nitride layer, which is a lower etching finish layer 500. Such selective etching may utilize a general directional dry etching involving a photographic process. At this time, by using the etching finish film 500, such as silicon oxynitride film as the etching end point, it is possible to prevent the surface of the lower conductive film pattern 300 is exposed by the etching process for forming the contact hole 650. Can be. That is, the directional dry etching may be terminated on the etch finish layer 500.

이와 같은 식각 종료막을 사용함으로써 상기한 콘택홀(650)을 형성하는 식각 공정 마진을 보다 더 확보할 수 있다. 또한, 식각 선택비의 증가도 확보할 수 있다. 즉, 상기한 방향성 건식 식각 공정에 도입되는 플라즈마 등의 식각 에천트에 하부의 도전막 패턴(300)이 노출되는 것을 방지할 수 있다. By using the etching finish layer, the etching process margin for forming the contact hole 650 may be further secured. In addition, it is possible to secure an increase in the etching selectivity. That is, the lower conductive film pattern 300 may be prevented from being exposed to the etching etchant such as plasma introduced into the directional dry etching process.

도 5는 잔류하는 식각 종료막(500)을 제거하는 단계를 개략적으로 나타낸다. 5 schematically illustrates a step of removing the remaining etch finish film 500.

구체적으로, 화학적 건식 식각(CDE;Chemical Dry Etching)을 이용하여 콘택홀(650)의 측벽을 이루는 절연막(600)과 높은 선택비를 가지고, 선택적으로 노출된 식각 종료막(500)을 제거한다. CDE 방법은, 여기된 플라즈마와 반도체 기판(100)과의 거리가 일반적인 건식 식각 방법에 비해 멀고, 반도체 기판(100)에 바이어스를 걸어주지 않는다. 이에 따라, 여기된 플라즈마에 포함된 래디컬(radical)만이 실질 적으로 반도체 기판(100) 상에 도달할 수 있다. 이에 따라, 실재, 식각 작용은 래디컬의 화학 작용에 의존하므로, 등방성 식각이 이루어진다. 따라서, 플라스마에 함유되는 여기된 이온 등에 반도체 기판(100) 상에 도달하는 것이 억제되므로, 이온 피격 효과의 발생이 억제된다. Specifically, by using chemical dry etching (CDE), the etching finish layer 500 having a high selectivity with the insulating layer 600 forming the sidewall of the contact hole 650 is removed. In the CDE method, the distance between the excited plasma and the semiconductor substrate 100 is farther than that of the general dry etching method, and does not bias the semiconductor substrate 100. Accordingly, only radicals included in the excited plasma may substantially reach the semiconductor substrate 100. Accordingly, since the actual and etching actions depend on the chemical action of radicals, isotropic etching is performed. Therefore, since reaching on the semiconductor substrate 100 in the excited ion etc. which are contained in a plasma is suppressed, generation | occurrence | production of an ion deposition effect is suppressed.

이와 같은 CDE 방법을 적용할 경우, 상기한 식각 종료막(500)으로 이용되는 실리콘 산화 질화막 또는 실리콘 질화막을, 하부의 반사 방지막(400)으로 이용되는 티타늄 질화막 등에 대해서 대략 30 내지 40 정도의 선택비로 제거할 수 있다. 이때, 실리콘 산화 질화막 등을 제거하는 데 사용되는 반응 가스로는 불소(F)를 함유하는 가스 및 산소를 함유하는 가스를 포함하는 반응 가스를 이용할 수 있다. 이때, 불소(F)를 함유하는 가스는 산소를 함유하는 가스에 대해서 부피 비로 대략 10% 내지 15% 정도 공급할 수 있다. 또한, 질소 가스 또는 수소 가스 등과 같은 첨가 가스를 더 공급할 수 있다. 이때, 이와 같은 반응 가스로부터 리모트 플라즈마(remote plasma) 방식으로 플라즈마가 여기되어, 반도체 기판(100) 상에 래디컬이 공급될 수 있다. In the case of applying the CDE method, the silicon oxynitride film or silicon nitride film used as the etch stop film 500 is selected at a selectivity of about 30 to 40 with respect to the titanium nitride film used as the anti-reflection film 400 on the lower side. Can be removed. At this time, a reaction gas containing a gas containing fluorine (F) and a gas containing oxygen may be used as the reaction gas used to remove the silicon oxynitride film or the like. At this time, the gas containing fluorine (F) may be supplied to approximately 10% to 15% by volume relative to the gas containing oxygen. In addition, an additional gas such as nitrogen gas or hydrogen gas may be further supplied. At this time, the plasma may be excited from the reaction gas in a remote plasma manner, and radicals may be supplied onto the semiconductor substrate 100.

한편, 이에 따라, 식각 종료막으로 이용되는 실리콘 산화 질화막 등의 식각 종료막(500)이 제거됨에 따른 하부의 반사 방지막(400) 또는 도전막 패턴(300)의 이온 피격 등에 의한 식각 손상을 방지할 수 있다. 이는 상기한 CDE 방식이 반도체 기판(100)의 후면에 바이어스를 도입하지 않으므로, 실질적으로 래디컬에 의한 화학적인 식각 작용만으로 이루어지는 데 기인한다. 즉, 플라즈마에 함유될 수 있는 여기된 이온들이 반도체 기판(100) 상에 다다르지 못함에 기인한다.Accordingly, the etching damage due to the ion anti-reflection of the lower anti-reflection film 400 or the conductive film pattern 300 may be prevented as the etching stop film 500 such as the silicon oxynitride film used as the etching stop film is removed. Can be. This is because the CDE method does not introduce a bias on the back surface of the semiconductor substrate 100, and thus is substantially made of only chemical etching by radicals. That is, it is because the excited ions which may be contained in the plasma do not reach the semiconductor substrate 100.

또한, 상기한 바와 같은 CDE 방식은 주로 실리콘 산화물로 이루어지는 절연막(600)에 대해서 높은 선택비를 얻을 수 있다. 이에 따라, 식각 종료막(500)이 제거될 때, 콘택홀(650)의 측벽이 손상되는 것을 방지할 수 있다. 이와 같이 식각 종료막(500)의 노출된 부분을 제거하여, 하부의 반사 방지막(400)으로 이용된 티타늄 질화막을 노출한다. In addition, the CDE method as described above can obtain a high selectivity with respect to the insulating film 600 mainly made of silicon oxide. Accordingly, when the etch stop layer 500 is removed, the sidewalls of the contact hole 650 may be prevented from being damaged. As such, the exposed portion of the etch stop layer 500 is removed to expose the titanium nitride layer used as the anti-reflection layer 400 at the bottom.

이후에, 잔류하는 폴리머 등을 제거하기 위한 세정 공정을 수행한다. 이때, 하부의 도전막 패턴(300)은, 상기한 바와 같이 이온 피격 등에 의한 손상을 입지 않았으므로, 상기한 세정 공정에 의해서 침식되거나 부식 또는 손실되는 것이 억제될 수 있다.Thereafter, a cleaning process for removing residual polymer or the like is performed. At this time, since the lower conductive film pattern 300 is not damaged by an ion bombardment or the like as described above, it can be suppressed from being eroded, corroded or lost by the cleaning process.

한편, 상기한 바와 같이 본원 발명을 선택적인 건식 식각 공정을 도입하여 형성된 도전막 패턴(300)으로 이루어지는 배선 공정에 적용하는 실시예를 통해서 설명하였으나, 다마신 공정(damascene process)을 이용하는 배선 공정에도 적용될 수 있다. 예를 들어, 다마신 공정을 이용하는 구리 등의 도전막 패턴 상에는 상기한 바와 실리콘 산화 질화막 또는 실리콘 질화막 등으로 이루어지는 식각 종료막이 직접 접촉하여 형성될 수 있다. Meanwhile, as described above, the present invention has been described through an embodiment in which the present invention is applied to a wiring process including a conductive film pattern 300 formed by introducing a selective dry etching process, but the wiring process using a damascene process is also described. Can be applied. For example, on the conductive film pattern of copper or the like using the damascene process, the etching finish film made of the above-described silicon oxide nitride film or silicon nitride film may be formed in direct contact with each other.

이와 같은 경우에도 도전막 패턴을 덮는 절연막을 선택적으로 식각하여 콘택홀을 형성하는 건식 식각 공정은 상기한 식각 종료막에서 종료될 수 있다. 또한, 상기한 바와 같이 CDE 방법을 이용하여 잔류하는 식각 종료막을 제거함으로써, 도전막 패턴에 이온 피격 등에 의한 손상이 발생하는 것을 방지할 수 있다. 이에 따라, 후속하는 세정 공정에서 도전막 패턴이 부식되거나 손실되는 것을 방지할 수 있다. 또한, 이러한 CDE 방법을 이용함으로써, 상술한 바와 같이 콘택홀의 측벽의 프로파일이 손상되는 것을 억제할 수 있다. Even in such a case, the dry etching process of selectively etching the insulating layer covering the conductive layer pattern to form the contact hole may be terminated at the etching finish layer. In addition, as described above, by removing the remaining etching finish film by using the CDE method, it is possible to prevent damage caused by ion deposition or the like on the conductive film pattern. Accordingly, the conductive film pattern can be prevented from being corroded or lost in the subsequent cleaning process. In addition, by using such a CDE method, it is possible to suppress the damage of the profile of the sidewall of the contact hole as described above.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

상술한 본 발명에 따르면, 식각 종료막을 도입함으로써, 절연막을 선택적으로 식각하는 공정으로 방향성 건식 식각 공정을 도입할 수 있다. 이때, 상기한 방향성 건식 식각 공정은 식각 종료막에서 종료되므로, 식각 종료막에 의해서 차폐되는 하부의 배선으로 이용되는 도전막 패턴에 이온 피격 등에 의한 손상이 발생하는 것이 억제될 수 있다. 이후에, 플라즈마에 함유된 래디컬만이 반도체 기판에 다다르게 하여 래디컬의 화학적 작용에 의해서 식각 종료막을 제거할 수 있다. 이에 따라, 노출되는 도전막 패턴에 이온 피격 등이 발생하는 것이 억제된다. 따라서, 후속의 세정 공정에서 도전막 패턴이 부식되거나 손실되는 것을 방지할 수 있다. According to the present invention described above, by introducing an etching finish film, a directional dry etching process can be introduced into the process of selectively etching the insulating film. In this case, since the directional dry etching process is terminated at the etching finish film, damage caused by ion bombardment or the like may be suppressed in the conductive film pattern used as the lower wiring shielded by the etching finish film. Thereafter, only the radicals contained in the plasma may reach the semiconductor substrate to remove the etch stop layer by chemical action of the radicals. This suppresses the occurrence of ion bombardment or the like on the exposed conductive film pattern. Therefore, the conductive film pattern can be prevented from being corroded or lost in the subsequent cleaning process.

Claims (6)

반도체 기판상에 티타늄 질화막으로 이루어진 반사 방지막과, 상기 반사 방지막 상의 실리콘 산화 질화막, 실리콘 질화막, 및 이들의 이중막으로 이루어진 군에서 선택되는 어느 하나로 이루어진 식각 종료막을 갖는 도전막 패턴을 형성하는 단계; Forming a conductive film pattern on the semiconductor substrate, the conductive film pattern having an anti-reflection film made of a titanium nitride film and an etching termination film made of any one selected from the group consisting of a silicon oxynitride film, a silicon nitride film, and a double film thereof on the anti-reflection film; 상기 식각 종료막 상에 상기 도전막 패턴을 전기적으로 절연하는 절연막을 형성하는 단계;Forming an insulating layer on the etching finish layer to electrically insulate the conductive layer pattern; 상기 식각 종료막을 식각 종료점으로 이용하여 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 및Selectively etching the insulating layer using the etch stop layer as an etch stop to form a contact hole; And 상기 콘택홀에 의해서 노출되어 잔류하는 상기 식각 종료막을 화학적 건식 식각 방법을 사용하여 하부의 반사 방지막에 대해서 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법. And selectively removing the etch stop layer exposed and exposed by the contact hole with respect to the lower anti-reflection film by using a chemical dry etching method. 삭제delete 삭제delete 제 1 항에 있어서, 상기 절연막을 선택적으로 방향성 건식 식각 하여 콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법. The method of claim 1, wherein the insulating hole is selectively oriented dry-etched to form a contact hole. 제 1 항에 있어서, 상기 화학적 건식 식각 방법은 불소를 함유하는 가스 및 산소를 함유하는 가스를 포함하는 반응 가스를 이용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법. The method of claim 1, wherein the chemical dry etching method comprises using a reaction gas including a gas containing fluorine and a gas containing oxygen. 제 5 항에 있어서, 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법. 6. The method of claim 5, wherein the insulating film is a silicon oxide film.
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