KR100772719B1 - A method for metal wire using dual damascene process - Google Patents
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Abstract
본 발명은 식각방지막으로 사용된 질화막을 제거하여 소자의 특성을 향상시킨 금속배선 형성방법에 관한 것으로 이를 위한 본 발명은, 듀얼다마신 공정에 의한 배선형성방법에 있어서, 듀얼다마신 공정에 의한 배선형성방법에 있어서,도전층상에 제1 절연막과 식각방지막을 적층하는 단계; 비아홀 형성영역과 배선패턴 형성 외 영역을 동시에 오픈시키는 의 제1 포토레지스트 패턴을 사용하여 상기 식각방지막을 식각하는 단계; 상기 식각된 식각방지막을 포함하는 전체구조상에 제2 절연막을 형성하는 단계; 배선패턴 형성영역을 오픈시키는 제2 포토레지스트 패턴을 사용하여 상기 제2 절연막과 상기 식각방지막 및 제1 절연막을 식각하여 비아홀과 배선패턴을 형성하는 단계를 포함하여 이루어진다.The present invention relates to a method for forming a metal wiring by removing the nitride film used as an etching prevention film to improve the characteristics of the device. To this end, the present invention provides a method for forming a wiring by a dual damascene process. In the forming method, Laminating a first insulating film and an etching prevention film on the conductive layer; Etching the etch stop layer by using a first photoresist pattern of which simultaneously opens a via hole formation region and an area outside the wiring pattern formation; Forming a second insulating film on the entire structure including the etched anti-etching film; Etching the second insulating layer, the etch stop layer and the first insulating layer by using a second photoresist pattern to open a wiring pattern forming region to form a via hole and a wiring pattern.
듀얼다마신공정, 질화막, 식각방지막, RC 지연Dual damascene process, nitride, etch stop, RC delay
Description
도1a 내지 도1d는 종래기술에 따른 금속배선 형성공정을 도시한 도면, 1A to 1D illustrate a metal wiring forming process according to the prior art;
도2a 내지 도2e는 본 발명에 따른 금속배선 형성공정을 도시한 도면.
2A to 2E are views illustrating a metal wiring forming process according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20 : 제1 절연막20: first insulating film
21 : 하부 금속배선21: lower metal wiring
22 : 제1 식각방지막22: first etching prevention film
23 : 제2 절연막23: second insulating film
24 : 제2 식각방지막24: second etching prevention film
25 : 감광막 패턴25 photosensitive film pattern
26 : 제3 절연막26: third insulating film
27 : 감광막 패턴
27: photosensitive film pattern
본 발명은 반도체 소자 제조공정중에서 다층금속배선 형성방법에 관한 것으로, 특히 듀얼 다마신 공정을 이용한 다층금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a multilayer metal wiring in a semiconductor device manufacturing process, and more particularly to a method for forming a multilayer metal wiring using a dual damascene process.
일반적으로, 다마신(Damascene) 공정은 사진 식각(photo-lithography)기술을 이용하여, 하부 절연막질을 배선 모양으로 일정 깊이 식각하여 홈을 형성하고, 상기 홈에 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 도전 물질을 채워 넣고, 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 기술을 이용하여 제거함으로써 처음에 형성한 홈 모양으로 배선을 형성하는 기술이다.In general, the damascene process uses a photo-lithography technique to form grooves by etching the lower insulating film in a wire shape to a predetermined depth, and aluminum (Al) and copper (Cu) in the grooves. Alternatively, the first groove shape formed by filling a conductive material such as tungsten (W) and removing conductive materials other than necessary wiring using techniques such as etchback or chemical mechanical polishing (CMP) This is a technique for forming wiring.
이 기술은 주로 DRAM 등의 비트 라인(bit line) 또는 워드라인(Wordline) 형성에 이용되는데, 언급한 다마신방식을 적용하여 DRAM의 비트 라인을 형성하는 통상의 방법은 다음과 같다. 즉, 비트 라인 형성을 위한 홈을 하부 절연막질에 형성한 후, 비트 라인을 반도체 기판에 접속시키기 위한 콘택홀을 비트 라인 중간에 사진 식각 기술을 이용하여 형성하고, 이후, 텅스텐, 알루미늄 또는 구리 등의 도전 물질을 상기 비트 라인 형성을 위한 홈과 콘택홀을 완전히 채우도록 증착한 후 화학적기계적연마나 에치백 공정을 진행하여 하부 절연막질 상의 필요없는 도전 물질을 제거한다. This technique is mainly used for the formation of bit lines or word lines, such as DRAM. The conventional method of forming the bit lines of DRAM by applying the damascene method mentioned above is as follows. That is, after forming a groove for forming the bit line in the lower insulating film, a contact hole for connecting the bit line to the semiconductor substrate is formed using a photolithography technique in the middle of the bit line, and then tungsten, aluminum, copper, or the like. The conductive material is deposited to completely fill the grooves and contact holes for forming the bit lines, and then the chemical mechanical polishing or etch back process is performed to remove the unnecessary conductive material on the lower insulating film.
상기와 같이 다마신 방식으로 비트 라인을 형성할 경우, 비트 라인과 비트 라인과 하부의 반도체 기판과의 접속(Interconnection)을 동시에 완성할 수 있을 뿐만아니라, 비트 라인에 의해 발생하는 단차(Step)를 없앨 수 있으므로 후속 공정을 용이하게 한다.When the bit line is formed in the damascene manner as described above, the connection between the bit line and the bit line and the lower semiconductor substrate can be completed simultaneously, and the step generated by the bit line can be eliminated. This can be eliminated to facilitate subsequent processing.
듀얼 다마신 공정은 크게 비아 퍼스트(Via first)법과 트렌치 퍼스트(Trench first)법과 자기정렬(Self Aligned)법으로 구분되는데, 비아 퍼스트법은 절연막(Dielectric layer)을 사진 및 식각하여 비아홀(via hole)을 먼저 형성한 후, 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다.The dual damascene process is largely divided into a via first method, a trench first method, and a self aligned method. The via first method photographs and etches an insulating layer to form a via hole. After forming the first, the insulating film is etched again to form a trench in the upper portion of the via hole.
그리고, 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이며, 자기정렬 듀얼다마신법은 트렌치 구조하부에 비아홀이 정렬되어 형성되면 트렌치 식각시에 비아홀도 동시에 형성되는 방법이다.In addition, the trench first method is a method of forming a via hole after forming a trench first, and the self-aligning dual damascene method is a method in which via holes are simultaneously formed at the time of trench etching when the via holes are aligned and formed under the trench structure.
알루미늄(Al)은 콘택 매립 특성이 우수하지 못함에도 불구하고, 비저항이 2.7μΩcm 정도로 낮고 공정이 비교적 용이하기 때문에 금속 배선 물질로서 가장 널리 사용되어 왔다. 그러나, 디자인 룰이 0.25㎛ 급으로 축소되면서 스텝 커버리지(step coverage)가 열악한 물리기상증착(Physical Vapor Deposition, PVD) 방식의 알루미늄 증착을 통해 충분한 콘택 매립을 이룰 수 없고, 일렉트로마이그레이션(Electro Migration) 특성 등에 의해 열화되는 문제점이 있었다.Aluminum (Al) has been most widely used as a metal wiring material because its resistivity is low as low as 2.7 μΩcm and relatively easy to process, although the contact embedding property is not excellent. However, due to the design rule being reduced to 0.25㎛, physical contact deposition (PVD) -based aluminum deposition with poor step coverage cannot achieve sufficient contact filling and electromigration characteristics. There was a problem of deterioration due to the back.
이러한 알루미늄 금속배선의 한계를 고려하여 알루미늄에 비해 콘택 매립 특성이 우수하며 RC 지연 등을 개선할 수 있고, 일렉트로마이그레이션 (Electro Migration) 또는 스트레스마이그레이션(Stress Migration) 특성이 우수한 구리를 금속배선 재료로 사용하는 기술에 대한 관심이 높아가고 있다. Considering the limitations of the aluminum metal wiring, it is possible to improve the contact embedding characteristics, improve the RC delay, and the like, and to use copper having excellent electromigration or stress migration characteristics as the metal wiring material. There is a growing interest in technology.
하지만 구리배선은 내산화성이 취약한 단점이 있으며, 원자의 크기가 매우 작기때문에 절연막으로 쉽게 침투하여 소자의 기생정전용량(parastic capacitance)을 증가시키는 등의 문제점을 야기하는 바, 이를 고려한 제조방법을 필요로 하고 있다.However, copper wiring has a disadvantage in that oxidation resistance is weak, and since the size of atoms is very small, it easily penetrates into an insulating film and causes problems such as increasing parasitic capacitance of the device. I am doing it.
도 1a 내지 도 1d는 종래기술에 따른 다마신 공정을 이용한 다층 금속배선의 제조 방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a multilayer metal wiring using a damascene process according to the prior art.
도 1a에 도시된 바와 같이, 제1 절연막(12) 내에 매립되는 제1 금속배선(11)을 형성한 후, 제1 금속배선 (11)상에 제2 절연막(13), 식각방지막으로서 질화막(14)을 차례로 적층하여 형성한다. 이후에 비아홀(via hole)을 형성하기 위한 감광막(15)을 도포하고 이를 노광 및 현상하여 비아홀이 형성될 부분의 식각방지막(14)을 노출시키고, 노출된 상기 식각방지막(14)을 식각하고 감광막(15)을 제거한다.As shown in FIG. 1A, after the
다음으로 도1b 내지 도1c에서와 같이, 식각방지막(14)을 포함하는 제2 절연막(13) 상에 제3 절연막(16)을 증착한 후, 트렌치를 형성하기 위한 감광막(17)을 상기 제3 절연막(16) 상에 도포하고 노광/현상한다. 트렌치를 형성하기 위한 감광막(17) 패턴은 비아홀보다 넓은 폭을 갖게 설정된다.Next, as shown in FIGS. 1B to 1C, after the third
다음으로, 제3 절연막(16)과 제2 절연막(13)을 식각하여, 제2 금속배선(19)이 놓일 홈을 형성하는 트렌치와 비아홀을 동시에 형성한다. 이후에 건식 또는 습식세정을 실시하고나서 제2 금속배선을 트렌치와 비아홀에 매립하고 화학기계연마을 수행하여 평탄화시키면 금속배선공정이 완료된다.
Next, the third
한편, 구리(Cu)는 층간절연막과 직접 접촉될 경우 구리의 확산에 의해 소자 특성 저하가 발생하기 때문에 층간절연막과 구리 배선 사이에 구리확산방지막(18)을 필수로 사용되고 있으며, 현재 구리확산방지막으로 주로 TaN막을 사용하고 있다.On the other hand, since the copper (Cu) is in direct contact with the interlayer insulating film, deterioration of device characteristics occurs due to diffusion of copper, a copper
이와 같은 종래의 듀얼다마신 공정을 이용한 다층 금속배선형성방법은, 금속배선 형성공정이 완료된 이후에도 도1d에 도시된 바와 같이 식각방지막으로 사용된 질화막(14)이 남아있어 소자특성의 저하를 가져왔다. In the conventional multi-layer metal wiring forming method using the dual damascene process, the
즉, 금속배선간의 피치(pitch)가 감소함에 따라, 질화막에 의한 기생캐패시턴스가 증가하여 RC 지연이 심화되는 문제가 있으며 또한, 트렌치를 형성하기 위한 식각시에 식각 깊이(depth) 가 남아있기 때문에, 오버 식각타겟이 많아져서 하부층의 과도한 손상을 유발하는 문제가 있었다.
That is, as the pitch between metal wires decreases, parasitic capacitance caused by the nitride film increases, so that the RC delay is intensified. Also, since the etching depth remains during the etching to form the trench, There was a problem causing excessive damage of the lower layer by increasing the over-etch target.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 식각방지막으로 사용된 질화막을 제거하여 소자특성을 향상시킨, 다층 금속배선 형성방법을 제공함을 그 목적으로 한다.
An object of the present invention is to provide a method of forming a multi-layered metal wiring, which improves device characteristics by removing a nitride film used as an etch stopper.
상기한 목적을 달성하기 위한 본 발명은, 듀얼다마신 공정에 의한 배선형성방법에 있어서, 듀얼다마신 공정에 의한 배선형성방법에 있어서,도전층상에 제1 절연막과 식각방지막을 적층하는 단계; 비아홀 형성영역과 배선패턴 형성 외 영역을 동시에 오픈시키는 의 제1 포토레지스트 패턴을 사용하여 상기 식각방지막을 식각하는 단계; 상기 식각된 식각방지막을 포함하는 전체구조상에 제2 절연막을 형성하는 단계; 배선패턴 형성영역을 오픈시키는 제2 포토레지스트 패턴을 사용하여 상기 제2 절연막과 상기 식각방지막 및 제1 절연막을 식각하여 비아홀과 배선패턴을 형성하는 단계를 포함하여 이루어진다.In accordance with another aspect of the present invention, there is provided a wiring forming method using a dual damascene process, the wiring forming method using a dual damascene process comprising: stacking a first insulating film and an etch stop layer on a conductive layer; Etching the etch stop layer by using a first photoresist pattern of which simultaneously opens a via hole formation region and an area outside the wiring pattern formation; Forming a second insulating film on the entire structure including the etched anti-etching film; Etching the second insulating layer, the etch stop layer and the first insulating layer by using a second photoresist pattern to open a wiring pattern forming region to form a via hole and a wiring pattern.
본 발명은 비아홀 형성을 위한 감광막 패턴을 변경하여, 최소한의 질화막만을 남겨두고, 이를 후속공정에서 제거하여, 질화막으로 인한 소자특성의 저하을 억제한 발명이다. The present invention is to change the photoresist pattern for forming the via hole, leaving only a minimum nitride film, and removing it in a subsequent step, thereby suppressing the deterioration of device characteristics due to the nitride film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2a 내지 도2e는 본 발명에 따른 금속배선 형성공정을 도시한 도면을 이를 참조하여 설명한다. 먼저, 도2a는 제1 절연막(20) 내에 매립되어 있는 하부 금속배선(21)과, 상기 하부 금속배선(21)을 포함한 제1 절연막(20) 상에 형성된 제1 식각방지막(22)과, 제1 식각방지막(22) 상에 형성된 제2 절연막(23)과, 제2 절연막(23) 상에 형성된 제2 식각방지막(24)과, 제2 식각방지막(24) 상에 형성되며 비아홀 형성을 위한 감광막 패턴(25)이 형성되어 있다.2A to 2E will be described with reference to the drawings showing a metal wiring forming process according to the present invention. First, FIG. 2A illustrates a
본 발명의 일실시예에 따른, 비아홀 형성을 위한 감광막 패턴(25)은 종래기술과는 달리, 비아홀 형성영역을 오픈시킬 뿐 만아니라, 후속 트렌치 형성을 위한 절연막 식각시에 제2 식각방지막(24)을 필요로 하는 부분 이외의 지역도 오픈시키 는 패턴을 갖고 있다. 또한, 스텝커버리지(step coverage) 특성을 향상시키기 위해, 비아홀 형성을 위한 마스크 모양이 트렌치 방향으로 10% ∼ 30% 정도 더 크게 형성할 수도 있다.Unlike the prior art, the
제2 절연막(23)으로는 일반적인 산화막 이외에도 저유전율절연막을 사용할 수도 있으며, 일반적인 산화막을 사용하는 경우에는, HDP(High Density Plasma)산화막, APL(Adevanced Planarization Layer)산화막, TEOS(Tetra Ethyl Ortho Silicate)산화막, PSG(Phospho Silicate Glass)막 또는 BPSG(Boro Phospho Silicate Glass)막 등을 사용하며 1000 ∼ 20000Å 의 두께를 갖는다. APL 산화막은 예컨대, LPCVD 방법으로 형성된 유동성 산화막을 일컫는다.In addition to the general oxide film, a low dielectric constant insulating film may be used as the second
저유전율절연막을 사용하는 경우에는 유기물계통이나 또는 무기물계통의 저유전율절연막을 사용하며 유기물계통인 경우에는 실크(Silk), 플레어(flare)등의 재료를 이용하며, 무기물계통인 경우에는 HOSP, HSQ 등의 재료를 이용한다.In case of using low dielectric constant insulation film, organic dielectric material or inorganic material low dielectric constant insulation film is used. In case of organic material, materials such as silk and flare are used. In case of inorganic material, HOSP and HSQ are used. Materials such as these are used.
제2 절연막(23)이 유기물 저유전율절연막 또는 SiO2 인 경우에는, 제2 식각방지막(24)으로 SiN 또는 SiON을 사용한다.When the second insulating
전술한 바와 같은 감광막 패턴에 따라 제2 식각방지막(24)까지만 플라즈마 식각하면 도2b에 도시된 바와 같이, 비아홀 주위의 제2 식각방지막(24)만이 남아있는 형태를 얻을 수 있다.Plasma etching up to the second
다음으로, 도2c에서 처럼, 제2 식각방지막(24)을 포함하는 제2 절연막(23) 상에 제3 절연막(26)을 형성한다.Next, as shown in FIG. 2C, a third insulating
제3 절연막(26)으로는 일반적인 산화막 이외에도 저유전율절연막을 사용할 수도 있으며, 일반적인 산화막을 사용하는 경우에는, HDP(High Density Plasma)산화막, APL(Adevanced Planarization Layer)산화막, TEOS(Tetra Ethyl Ortho Silicate)산화막, PSG(Phospho Silicate Glass)막 또는 BPSG(Boro Phospho Silicate Glass)막 등을 사용하며 1000 ∼ 20000Å 의 두께를 갖는다. APL 산화막은 예컨대, LPCVD 방법으로 형성된 유동성 산화막을 일컫는다.In addition to the general oxide film, a low dielectric constant insulating film may be used as the third insulating
저유전율절연막을 사용하는 경우에는 유기물계통이나 또는 무기물계통의 저유전율절연막을 사용하며 유기물계통인 경우에는 실크(silk), 플레어(flare)등의 재료를 이용하며, 무기물계통인 경우에는 HOSP, HSQ등의 재료를 이용한다.In the case of using a low dielectric constant insulating film, a low dielectric constant insulating film of an organic material or an inorganic material is used. In the case of an organic material, a material such as silk or flare is used. In the case of an inorganic material, HOSP and HSQ are used. Materials such as these are used.
다음으로 도2c에 도시된 바와 같이, 트렌치 형성을 위한 감광막 패턴(27)을 형성하고, 제3 절연막(26), 제2 절연막(23)을 식각하여 트렌치 구조와 비아홀을 동시에 형성한다. 이때, 비아홀 주위에 남아있는 제2 식각방지막(24)이 식각되는 동안에 비아홀 형성영역의 제2 절연막(23)이 식각되어, 하부 금속배선(21)의 표면이 노출되도록 한다.Next, as shown in FIG. 2C, the
트렌치 구조와 비아홀을 동시에 형성하기 위한 식각공정에서, 제2 내지 제3 절연막이 무기물 저유전율절연막인 경우에는 식각기체로 불소계 기체를 주 식각기체로 하고 아르곤, 질소 또는 탄소 등의 가스를 캐리어 가스로 사용한다.In the etching process for simultaneously forming the trench structure and the via hole, when the second to third insulating films are inorganic low dielectric constant insulating films, the fluorine-based gas is used as the etching gas, and the gas such as argon, nitrogen, or carbon is used as the carrier gas. use.
트렌치 구조와 비아홀을 동시에 형성하기 위한 식각공정에서, 제2 내지 제3 절연막이 유기물 저유전율절연막인 경우에는, 식각기체로 산소계 플라즈마 기체를 주 식각기체로 하고 미량( 20% 미만)의 불소계 기체를 혼합하여 사용하며, 아르곤, 질소 또는 탄소 등의 가스를 캐리어 가스로 사용한다. In the etching process for simultaneously forming the trench structure and the via hole, when the second to third insulating films are organic low dielectric constant insulating films, the etch gas is used as the main etching gas and the oxygen-based plasma gas is used as the main etching gas. It is used by mixing, and gas such as argon, nitrogen or carbon is used as carrier gas.
본 발명은 비아홀 형성을 위한 감광막 패터닝시에, 식각방지막으로 사용되는 질화막을 비아홀 주위에만 남기고, 나머지 영역의 질화막은 제거하여, 후속 식각공정에서 상기 질화막의 제거가 용이하도록 한 것이다. 또한 본 발명은, 트렌치와 비아홀 형성을 동시에 하기 위한 식각공정에서, 비아홀 주위에 존재하는 식각방지막도 같이 식각되어 제거됨으로써, 금속배선 형성공정이 완료된 이후에도 식각방지막으로 사용된 질화막이 남아있지 않아서, 이로 인한 소자특성의 저하를 방지한 발명이다 In the present invention, during the photoresist patterning for forming the via holes, the nitride film used as the etch stop layer is left only around the via hole, and the nitride film in the remaining region is removed to facilitate the removal of the nitride film in a subsequent etching process. In addition, the present invention, in the etching process for forming the trench and the via hole at the same time, by removing the etching prevention film existing around the via hole as well, even after the metal wiring forming process is completed, the nitride film used as the etching prevention film is not left, so The invention prevents the deterioration of device characteristics.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 다층금속배선 형성에 적용하게 되면, 금속배선 공정이 완료된 이후에는 식각방지막으로 사용된 질화막이 잔존하지 않아, 소자의 기생캐패시턴스가 증가함에 따른 특성열화를 억제하며, 하부층에 과도한 식각 타겟을 설정할 필요가 없어, 비하저항을 포함한 전기적특성의 개선 및 신뢰성 있는 공정확보가 가능한 효과가 있다.When the present invention is applied to the formation of the multi-layer metal wiring, since the nitride film used as the etch stop layer does not remain after the metal wiring process is completed, the deterioration of characteristics due to the increase of parasitic capacitance of the device is suppressed, and the excessive etching target is applied to the lower layer. There is no need to set, it is possible to improve the electrical characteristics including the resistivity and to secure a reliable process.
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Citations (3)
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| KR20000072897A (en) * | 1999-05-03 | 2000-12-05 | 윤종용 | method of manufacturing semiconductor device |
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| KR20010078942A (en) * | 2001-05-08 | 2001-08-22 | 정병희 | the method and system of counseling using internet |
-
2001
- 2001-12-31 KR KR1020010088681A patent/KR100772719B1/en not_active IP Right Cessation
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