KR100770533B1 - Semiconductor device and method for manufacturing the semiconductor device - Google Patents

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Abstract

A semiconductor device is provided to improve interconnection of metal wirings by smoothing interlayer connection of metal wirings even if an F-doped silicon oxide is used. A silicon substrate(100) is prepared which includes a first metal wiring(110). An interlayer dielectric is formed on the silicon substrate. A first diffusion barrier layer(130) is formed on the interlayer dielectric, including silane. A contact plug for interlayer connection is formed in the interlayer dielectric and the first diffusion barrier layer. A second metal wiring(170) is formed on the first diffusion barrier layer and the contact plug. The contact plug in the interlayer dielectric and the first diffusion barrier layer can be formed by sequentially forming a second diffusion barrier layer(140) and a metal layer(160).

Description

반도체 소자 및 이를 제조하는 방법{Semiconductor device and method for manufacturing the semiconductor device}Semiconductor device and method for manufacturing the same

도 1은 종래기술에 따라 제조된 반도체 소자의 구조를 보여주는 도면.1 is a view showing the structure of a semiconductor device manufactured according to the prior art.

도 2는 종래기술에 의할 경우에 발생되는 문제점을 보여주기 위한 SEM사진.Figure 2 is a SEM photograph for showing the problems caused when the prior art.

도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면.3 to 8 are views for explaining the manufacturing method of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자 및 이의 제조 방법에 대한 것으로서, 상세하게는, 금속 배선간 접속을 향상시킬 수 있는 금속 배선에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a metal wiring capable of improving the connection between metal wirings.

현재, 반도체 소자의 집적도가 증가함에 따라, 반도체 소자의 컨택홀은 크기가 작아지고 어스펙트 비율(aspect ratio)은 증가하게 되어 하부 배선과 상부 배선의 전기적인 연결을 하는 컨택 플러그의 제조 공정시 우수한 단차 도포성을 가지면서, 낮은 컨택저항을 갖도록 요구하고 있다.Currently, as the degree of integration of semiconductor devices increases, the contact holes of the semiconductor devices become smaller and the aspect ratio increases, which is excellent in the manufacturing process of contact plugs for electrical connection between the lower wiring and the upper wiring. It is required to have a low contact resistance while having a step coating property.

이와 같은 견지에서, 새로운 물질 개발 및 보다 미세한 공정을 필요로 하게 되고, 층간 절연막(Inter-Metal-Dielectric)도 기존의 도핑(doping)되지 않은 실리 콘 산화물에서 Low-k 물질인 F이 도핑된 실리콘 산화물(FSG)로 변경하여, RC 딜레이(delay)를 줄이고자 노력하고 있다.In view of this, new material development and finer processes are required, and inter-metal-dielectric is also doped with F-doped silicon, which is a low-k material in conventional undoped silicon oxide. Efforts have been made to reduce the RC delay by changing to oxide (FSG).

도 1은 종래기술에 따라 제조된 반도체 소자의 구조를 보여주는 도면이고, 도 2는 종래기술에 의할 경우에 발생되는 문제점을 보여주기 위한 SEM사진이다.1 is a view showing the structure of a semiconductor device manufactured according to the prior art, Figure 2 is a SEM photograph for showing the problems that occur when according to the prior art.

먼저, 도 1을 참조하면, 제 1 금속 배선(미도시)을 갖는 실리콘 기판(10)제 1 층간 절연막(12)을 CVD방식으로 증착하여 형성한다. First, referring to FIG. 1, a first interlayer insulating film 12 of a silicon substrate 10 having a first metal wiring (not shown) is formed by vapor deposition.

여기서, 상기 제 1 층간 절연막(12)은 Low-l물질인 F가 도핑된 실리콘 산화물(FSG)이 주로 사용된다.In this case, the first interlayer insulating layer 12 is mainly made of silicon oxide (FSG) doped with F, a low-l material.

이어, 포토 및 식각 공정을 이용하여 상기 실리콘 기판(10)의 표면이 소정 부분 노출되도록 상기 제 1 층간 절연막(12)을 선택적으로 식각하여 컨택홀을 형성하고, 상기 컨택홀을 포함한 제 1 층간 절연막(12) 상에 베리어 금속막(13)을 형성한다. Subsequently, the first interlayer insulating layer 12 is selectively etched to form a contact hole so that the surface of the silicon substrate 10 is partially exposed by using a photo and etching process, and a first interlayer insulating layer including the contact hole is formed. The barrier metal film 13 is formed on (12).

그 다음, 상기 베리어 금속막(13) 상부에 컨택홀을 갭필(Gap fill)할 때까지 텅스텐(W)을 증착시켜 텅스텐 플러그(14)를 형성시킨다.Next, tungsten (W) is deposited to form a tungsten plug 14 on the barrier metal layer 13 until the contact hole is gap filled.

그리고, 상기 텅스텐 플러그(14)를 포함한 실리콘 기판(10)의 전면에 금속막을 증착 및 패터닝하여, 상기 텅스텐 플러그(14)를 통해 실리콘 기판(10)과 전기적으로 연결되는 제 2 금속배선(15)을 형성한다.The second metal wire 15 is electrically connected to the silicon substrate 10 through the tungsten plug 14 by depositing and patterning a metal film on the entire surface of the silicon substrate 10 including the tungsten plug 14. To form.

그 다음, 상기 제 2 금속배선(15)을 포함한 실리콘 기판(10)의 전면에 제 2 층간 절연막(11)을 형성한다. Next, a second interlayer insulating film 11 is formed on the entire surface of the silicon substrate 10 including the second metal wiring 15.

상기와 같은 방법에 의하여 제조되는 반도체 소자의 경우에는 다음과 같은 문제점이 발생한다.In the case of a semiconductor device manufactured by the above method, the following problems occur.

상기 제 1 층간 절연막(12)으로서 Low-k 물질인 F이 도핑된 실리콘 산화물(FSG)를 사용함에 따라 도핑되어 있던 F가 텅스텐 플러그를 쏠리게 되어 층간 접속을 방해하게 된다.As the low-k material doped silicon oxide (FSG) is used as the first interlayer insulating film 12, the doped F may cause the tungsten plug to be pulled to interfere with the interlayer connection.

즉, RC-딜레이를 감소시키기 위하여 사용하였던 F 도핑이 오히려 층간 접속에 불량을 일으키게 되는 원인이 되며, 도 2에 도시된 바와 같이 텅스텐 플러그가 하부 금속배선에 접촉되지 못하는 문제점이 발생하게 된다.In other words, the F doping used to reduce the RC-delay causes a defect in the interlayer connection. As shown in FIG. 2, the tungsten plug does not come into contact with the lower metal wiring.

따라서, 반도체 소자의 신뢰성을 향상시키기 위하여 이와 같은 문제점을 반드시 해결해야할 것이다. Therefore, this problem must be solved in order to improve the reliability of the semiconductor device.

본 발명은 상기되는 문제점을 해결하기 위하여 제안되는 것으로서, F가 도핑된 실리콘 산화물을 사용하더라도 금속 배선의 층간 접속이 원활히 이루어질 수 있도록 하는 반도체 소자 및 이의 제조 방법을 제안하는 것을 목적으로 하며, 나아가 이를 통해 반도체 소자의 신뢰성을 향상시킬 수 있도록 하기 위함이다. The present invention has been proposed to solve the above problems, and an object of the present invention is to propose a semiconductor device and a method for manufacturing the same, which facilitate the interlayer connection of metal wiring even when using F-doped silicon oxide. This is to improve the reliability of the semiconductor device through.

본 발명의 실시예에 따른 반도체 소자는 제 1 금속 배선을 포함하는 실리콘 기판; 상기 실리콘 기판 상에 형성되는 제 1 층간 절연막; 상기 층간 절연막 상에 형성되는 제 1 확산 방지층; 상기 층간 절연막 및 제 1 확산 방지층 내에 형성되어, 층간 상호 접속을 위한 컨택 플러그; 및 상기 제 1 확산 방지층 및 컨택 플러그 상에 형성되는 제 2 금속배선;이 포함된다.A semiconductor device according to an embodiment of the present invention includes a silicon substrate comprising a first metal wiring; A first interlayer insulating film formed on the silicon substrate; A first diffusion barrier layer formed on the interlayer insulating film; A contact plug formed in said interlayer insulating film and said first diffusion barrier layer, said contact plug for interlayer interconnection; And a second metal wiring formed on the first diffusion barrier layer and the contact plug.

또한, 본 발명의 반도체 소자는 제 1 금속배선층과 제 2 금속배선층의 층간 절연을 위한 층간 절연막과, 상기 층간 절연막 상에 형성되어 상기 층간 절연막에 도핑되어 있는 물질의 확산을 방지하기 위한 제 1 확산 방지층과, 상기 층간 절연막 내에 형성되어, 층간 접속을 위한 금속층이 포함된 컨택 플러그가 포함되고, 상기 컨택 플러그에는 상기 층간 절연막에 도핑되어 있는 물질의 확산을 방지하기 위한 제 2 확산 방지층과, 상기 금속층의 확산을 방지하기 위한 베리어 금속막이 포함되는 것을 특징으로 한다.In addition, the semiconductor device of the present invention includes an interlayer insulating film for interlayer insulation between the first metal wiring layer and the second metal wiring layer, and a first diffusion for preventing diffusion of a material formed on the interlayer insulating film and doped into the interlayer insulating film. And a contact plug formed in the interlayer insulating layer and including a metal layer for interlayer connection, wherein the contact plug includes a second diffusion preventing layer for preventing diffusion of a material doped into the interlayer insulating layer, and the metal layer. Barrier metal film is included to prevent the diffusion of.

다른 측면에 따른 본 발명의 반도체 소자의 제조 방법은 제 1 금속 배선을 갖는 실리콘 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 제 1 확산 방지층을 형성하는 단계; 상기 층간 절연막 및 제 1 확산 방지층을 식각하여 컨택홀을 형성하는 단계; 상기 컨택홀 내부 및 상기 제 1 확산 방지층 상에 소정 두께의 제 2 확산 방지층을 형성하는 단계; 및 상기 제 2 확산 방지층 상에 베리어 금속막 및 금속층을 차례로 형성하는 단계;가 포함된다.According to another aspect of the present invention, a method of manufacturing a semiconductor device includes forming an interlayer insulating film on a silicon substrate having a first metal wiring; Forming a first diffusion barrier layer on the interlayer insulating film; Etching the interlayer insulating layer and the first diffusion barrier layer to form a contact hole; Forming a second diffusion barrier layer having a predetermined thickness inside the contact hole and on the first diffusion barrier layer; And sequentially forming a barrier metal film and a metal layer on the second diffusion barrier layer.

제안되는 바와 같은 본 발명의 실시예에 의해서, F가 도핑된 실리콘 산화물을 사용하더라도 금속 배선의 층간 접속이 원활히 이루어질 수 있으며, 이를 통해 반도체 소자의 신뢰성을 향상되는 장점이 있다. According to the embodiment of the present invention, even when using F-doped silicon oxide, the interlayer connection of the metal wiring can be made smoothly, thereby improving the reliability of the semiconductor device.

이하에서는 본 발명의 바람직한 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상이 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 부가, 변경, 삭제, 추가등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나 이 또 한 본 발명의 사상의 범위 내에 든다고 할 것이다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail. However, the spirit of the present invention is not limited to the embodiments in which the present invention is presented, and those skilled in the art who understand the spirit of the present invention easily suggest other embodiments by adding, changing, deleting, and adding components within the scope of the same idea. Although this may be done, it will also be said to fall within the scope of the spirit of the present invention.

도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.3 to 8 are diagrams for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도 3을 참조하면, 실리콘 기판(100) 위에 제 1 금속배선(110)을 형성하고, 상기 실리콘 기판(100) 및 상기 제 1 금속배선(110) 전면에 제 1 층간 절연막(120)을 증착시킨다.First, referring to FIG. 3, a first metal interconnection 110 is formed on a silicon substrate 100, and a first interlayer insulating layer 120 is formed on the entire surface of the silicon substrate 100 and the first metal interconnection 110. Deposit.

여기서, 상기 제 1 금속배선(110)이 상기 실리콘 기판(100) 위에 형성되어 있는 것으로 도시되어 있으나, 실제의 소자 제조에 있어서는 상기 실리콘 기판(100) 내에 상기 제 1 금속 배선(110)이 형성될 수 있음은 물론이다.Here, although the first metal wiring 110 is illustrated as being formed on the silicon substrate 100, in the actual device fabrication, the first metal wiring 110 may be formed in the silicon substrate 100. Of course it can.

그리고, 상기 제 1 금속배선(110)의 하부의 층과 상부의 층간의 전기적 접속이 이루어지도록 하는 역할을 수행하는 것으로서, 상기 제 1 금속 배선(110)은 TiN(113),Al(112),TiN(111)으로 이루어질 수 있다. 다만, 상기 Al(112)의 상부 및 하부에 형성되는 TiN 대신에 ONO막등을 사용할 수도 있다.In addition, the first metal interconnection 110 serves to make electrical connection between the lower layer and the upper layer of the first metal interconnection 110. The first metal interconnection 110 is formed of TiN 113, Al 112, It may be made of TiN (111). However, an ONO film or the like may be used instead of TiN formed on the upper and lower portions of the Al 112.

상기 제 1 금속 배선(110)은 금속배선으로 그 명칭을 칭하고 있으나, 실리사이드(Silicide) 또는 폴리실리콘등이 될 수 있음은 물론이다. The first metal wire 110 is referred to as a metal wire, but may be, for example, silicide or polysilicon.

그리고, 상기 제 1 층간 절연막(120)은 Low-k인 F가 도핑된 실리콘 산화물(FGS)이 사용되고, 상기 제 1 층간 절연막(120)의 상부에는 도핑된 F에 의한 확산을 1차적으로 방지할 수 있는 제 1 확산 방지층(130)이 증착된다.In addition, silicon oxide (FGS) doped with F, which is low-k, is used for the first interlayer insulating layer 120, and diffusion of doped F on the first interlayer insulating layer 120 may be primarily prevented. A first diffusion barrier layer 130 may be deposited.

특히, 상기 제 1 층간 절연막(120)은 실리콘 산화물 또는 도핑된 실리콘 산화물을 포함하는 단층막 또는 다층막이 바람직하다. In particular, the first interlayer insulating film 120 is preferably a single layer film or a multilayer film containing silicon oxide or doped silicon oxide.

여기서, 상기 제 1 확산 방지층(130)은 F의 확산을 효과적으로 방지할 수 있는 SiH4가 사용될 수 있다. Here, the first diffusion barrier layer 130 may be SiH 4 that can effectively prevent the diffusion of F.

그 다음, 도 4를 참조하면, 컨택홀을 형성을 위한 식각 공정이 수행되며, 포토 리소그라피 공정에 의하여 형성되는 PR 패턴(미도시)을 따라 상기 제 1 층간 절연막(120) 및 제 1 확산 방지층(130)을 식각한다.Next, referring to FIG. 4, an etching process for forming a contact hole is performed, and the first interlayer insulating layer 120 and the first diffusion barrier layer are formed along a PR pattern (not shown) formed by a photolithography process. Etch 130).

이 경우, 상기 제 1 층간 절연막(120) 및 제 1 확산 방지층(130)의 식각은 제 1 금속배선(110)의 상부면이 노출될 때까지 수행되며, 이러한 식각 공정에 의하여 후술하게 될 컨택 플러그를 형성할 공간이 확보된다.In this case, etching of the first interlayer insulating layer 120 and the first diffusion barrier layer 130 is performed until the upper surface of the first metal wiring 110 is exposed, and the contact plug will be described later by this etching process. Space is formed to form.

그 다음 도 5를 참조하면, 상기 컨택홀 및 상기 제 1 확산 방지층(130) 상부에 상기 제 1 층간 절연막(120)에 도핑되어 있는 F의 확산을 방지하기 위한 제 2 확산 방지층(140)을 증착한다.5, a second diffusion barrier layer 140 is deposited on the contact hole and the first diffusion barrier layer 130 to prevent diffusion of F doped in the first interlayer insulating layer 120. do.

여기서, 상기 제 2 확산 방지층(140)은 상기 제 1 확산 방지층(130)의 두께 보다는 작은 두께로 증착시키며, 특히 상기 제 2 확산 방지층(140)은 SiH4를 100 내지 500Å 범위의 두께로 증착시킴으로서 형성한다. Here, the second diffusion barrier layer 140 is deposited to a thickness smaller than the thickness of the first diffusion barrier layer 130, in particular the second diffusion barrier layer 140 by depositing SiH 4 to a thickness in the range of 100 to 500Å Form.

그 다음, 도 6을 참조하면, 상기 제 2 확산 방지층(140)의 일부를 에치백 또는 평탄화시키는 공정을 수행하며, 컨택홀 내부에 형성되어 있는 제 2 확산 방지층(140)을 제외한 나머지의 제 2 확산 방지층(140)을 제거하기 위한 공정이 수행된다.Next, referring to FIG. 6, a process of etching back or planarizing a portion of the second diffusion barrier layer 140 is performed, and the remaining second portions other than the second diffusion barrier layer 140 formed inside the contact hole are performed. A process for removing the diffusion barrier layer 140 is performed.

즉, 상기 제 1 확산 방지층(130)의 상부면에 형성되어 있는 제 2 확산 방지 층(140)을 제거하기 위한 공정이 수행된다.That is, a process for removing the second diffusion barrier layer 140 formed on the upper surface of the first diffusion barrier layer 130 is performed.

그 다음, 도 7을 참조하면, 컨택홀 내부에 형성되어 있는 제 2 확산 방지층(140) 상에 소정 두께의 베리어 금속막(150)과 금속층(160)을 차례로 형성한다.Next, referring to FIG. 7, the barrier metal film 150 having the predetermined thickness and the metal layer 160 are sequentially formed on the second diffusion barrier layer 140 formed in the contact hole.

그리고, 상기 베리어 금속막(150)과 금속층(160)을 연마하여 도 7에 도시된 바와 같은 형태의 컨택 플러그가 형성되도록 한다.The barrier metal layer 150 and the metal layer 160 are polished to form a contact plug as shown in FIG. 7.

상세히, 상기 베리어 금속막(150)은 주로 Ti과 TiN이 연속 증착시킴으로써 형성될 수 있으며, 상기 금속층(160)은 텅스텐(W)이 사용된다.In detail, the barrier metal layer 150 may be formed by continuously depositing Ti and TiN, and the metal layer 160 may be tungsten (W).

상기 베리어 금속막(150)과 금속층(160)을 증착한 다음에는 CMP공정을 통해 평탄화시키게 되며, 상기의 CMP 공정이 수행된 다음에는 RF 스퍼터 식각(RF sputter etch)을 실시하여 상기 베리어 금속막(150)과 금속층(160)에 형성될 수 있는 잔류물을 제거할 수 있다.After the barrier metal layer 150 and the metal layer 160 are deposited, the barrier metal layer 150 and the metal layer 160 are planarized by a CMP process. After the CMP process is performed, an RF sputter etch is performed to perform the barrier metal layer ( 150 and the residues that may be formed on the metal layer 160 may be removed.

여기서, 상기 제 1 확산 방지층(130)은 CMP 공정의 연마를 정지시키는 역할 또한 수행하므로, 컨택 플러그를 형성하기 위한 CMP 공정에서 상기 제 1 층간 절연막(120)이 손상을 입지 않게 된다. Here, since the first diffusion barrier layer 130 also serves to stop polishing of the CMP process, the first interlayer insulating layer 120 is not damaged in the CMP process for forming the contact plug.

그 다음 도 8을 참조하면, 컨택 플러그(제 2 확산 방지층, 베리어 금속막 및 금속층으로 이루어짐)와 제 1 확산 방지층(130) 상부에 상부층의 접속을 위한 제 2 금속 배선(170)을 형성한다.Next, referring to FIG. 8, a second metal wire 170 is formed on the contact plug (composed of the second diffusion barrier layer, the barrier metal layer and the metal layer) and the upper layer on the first diffusion barrier layer 130.

그리고, 상기 제 1 확산 방지층(130) 및 제 2 금속 배선(170) 상부에 제 2 층간 절연막(180)을 증착한다.In addition, a second interlayer insulating layer 180 is deposited on the first diffusion barrier layer 130 and the second metal wire 170.

상기 제 2 금속 배선(170) 역시 그의 명칭에 제한되는 것은 아니며, 상기 제 2 층간 절연막(180) 역시 Low-k 물질인 F가 도핑된 실리콘 산화물로 이루어질 수 있다. The second metal interconnection 170 is not limited to its name, and the second interlayer insulating layer 180 may also be made of silicon oxide doped with F, which is a low-k material.

이러한 방법에 의하여, 상기 제 2 확산 방지층(140), 베리어 금속막(150) 및 금속층(160)으로 이루어진 컨택 플러그는 상기 제 1 금속배선(110)과 제 2 금속배선(170)간의 층간 접속이 이루어지도록 한다. According to this method, the contact plug including the second diffusion barrier layer 140, the barrier metal layer 150, and the metal layer 160 may have an interlayer connection between the first metal wire 110 and the second metal wire 170. To be done.

전술한 바와 같은 본 발명의 실시예에 의해서, RC-딜레이를 줄이기 위하여 사용되는 Low-k 물질인 F가 도핑된 실리콘 산화물을 제 1 층간 절연막으로 사용하는 경우에도, 제 1 확산 방지층 및 제 2 확산 방지층에 의하여 F의 확산이 방지되는 효과가 있다. According to the embodiment of the present invention as described above, even when using a silicon oxide doped with F, a low-k material used to reduce the RC-delay as the first interlayer insulating film, the first diffusion barrier layer and the second diffusion The diffusion layer has the effect of preventing the diffusion of F.

제안되는 바와 같은 본 발명의 실시예에 의해서, F가 도핑된 실리콘 산화물을 사용하더라도 금속 배선의 층간 접속이 원활히 이루어질 수 있으며, 이를 통해 반도체 소자의 신뢰성을 향상되는 장점이 있다. According to the embodiment of the present invention, even when using F-doped silicon oxide, the interlayer connection of the metal wiring can be made smoothly, thereby improving the reliability of the semiconductor device.

Claims (9)

제 1 금속 배선을 포함하는 실리콘 기판;A silicon substrate comprising a first metal wiring; 상기 실리콘 기판 상에 형성되는 층간 절연막;An interlayer insulating film formed on the silicon substrate; 상기 층간 절연막 상에 형성되며, 실란을 포함하는 제 1 확산 방지층;A first diffusion barrier layer formed on the interlayer insulating layer and including silane; 상기 층간 절연막 및 제 1 확산 방지층 내에 형성되어, 층간 상호 접속을 위한 컨택 플러그; 및A contact plug formed in said interlayer insulating film and said first diffusion barrier layer, said contact plug for interlayer interconnection; And 상기 제 1 확산 방지층 및 컨택 플러그 상에 형성되는 제 2 금속배선;이 포함되는 반도체 소자.And a second metal wiring formed on the first diffusion barrier layer and the contact plug. 제 1 항에 있어서,The method of claim 1, 상기 컨택 플러그는 상기 층간 절연막 및 제 1 확산 방지층 내에서, 제 2 확산 방지층과 금속층이 순차적으로 형성된 것을 특징으로 하는 반도체 소자. The contact plug may include a second diffusion barrier layer and a metal layer sequentially formed in the interlayer insulating layer and the first diffusion barrier layer. 제 1 항에 있어서,The method of claim 1, 상기 컨택 플러그는 소정 두께의 제 2 확산 방지층을 포함하고, 상기 제 2 확산 방지층은 100 내지 500Å 범위의 두께를 가지는 것을 특징으로 하는 반도체 소자.The contact plug may include a second diffusion barrier layer having a predetermined thickness, and the second diffusion barrier layer has a thickness in a range of 100 to 500 microseconds. 제 1 금속배선층과 제 2 금속배선층의 층간 절연을 위한 층간 절연막과,An interlayer insulating film for interlayer insulation between the first metal wiring layer and the second metal wiring layer; 상기 층간 절연막 상에 형성되어 상기 층간 절연막에 도핑되어 있는 물질의 확산을 방지하기 위한 제 1 확산 방지층과,A first diffusion barrier layer formed on the interlayer insulating layer to prevent diffusion of a material doped into the interlayer insulating layer; 상기 층간 절연막 내에 형성되어, 층간 접속을 위한 금속층이 포함된 컨택 플러그가 포함되고,A contact plug formed in the interlayer insulating film and including a metal layer for interlayer connection; 상기 컨택 플러그에는 상기 층간 절연막에 도핑되어 있는 물질의 확산을 방지하기 위한 제 2 확산 방지층과, 상기 금속층의 확산을 방지하기 위한 베리어 금속막이 포함되는 것을 특징으로 하는 반도체 소자.The contact plug may include a second diffusion barrier layer for preventing diffusion of a material doped into the interlayer insulating layer, and a barrier metal layer for preventing diffusion of the metal layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 층간 절연막은 F가 도핑되어 있는 실리콘 산화물이고, 상기 제 1 확산 방지층 및 제 2 확산 방지층은 상기 F의 확산을 방지하기 위한 SiH4인 것을 특징으로 하는 반도체 소자. Wherein the interlayer insulating film is silicon oxide doped with F, and the first diffusion barrier layer and the second diffusion barrier layer are SiH 4 for preventing diffusion of the F layer. 제 1 금속 배선을 갖는 실리콘 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the silicon substrate having the first metal wiring; 상기 층간 절연막 상에 상기 층간 절연막에 도핑되어 있는 물질의 확산을 방지하기 위한 제 1 확산 방지층을 형성하는 단계;Forming a first diffusion barrier layer on the interlayer insulating layer to prevent diffusion of a material doped with the interlayer insulating layer; 상기 층간 절연막 및 제 1 확산 방지층을 식각하여 컨택홀을 형성하는 단계;Etching the interlayer insulating layer and the first diffusion barrier layer to form a contact hole; 상기 컨택홀 내부 및 상기 제 1 확산 방지층 상에, 상기 층간 절연막에 도핑되어 있는 물질의 확산을 방지하기 위한 제 2 확산 방지층을 형성하는 단계; 및Forming a second diffusion barrier layer within the contact hole and on the first diffusion barrier layer to prevent diffusion of a material doped into the interlayer insulating layer; And 상기 제 2 확산 방지층 상에 베리어 금속막 및 금속층을 차례로 형성하는 단계;가 포함되는 반도체 소자의 제조 방법.And sequentially forming a barrier metal film and a metal layer on the second diffusion barrier layer. 제 6 항에 있어서,The method of claim 6, 상기 제 2 확산 방지층을 형성한 다음에는, 상기 제 1 확산 방지층의 상에서 노출되는 있는 제 2 확산 방지층의 일부를 제거한 다음에 상기 베리어 금속막 및 금속층을 차례로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.After forming the second diffusion barrier layer, a part of the second diffusion barrier layer exposed on the first diffusion barrier layer is removed, and then the barrier metal film and the metal layer are sequentially formed. . 제 6 항에 있어서,The method of claim 6, 상기 층간 절연막은 Low-k 물질인 F가 도핑된 실리콘 산화물이고, 상기 제 1 확산 방지층 및 제 2 확산 방지층은 상기 F의 확산을 방지하기 위한 SiH4인 것을 특징으로 하는 반도체 소자의 제조 방법. The interlayer insulating film is a silicon oxide doped with a low-k material F doped, and the first diffusion barrier layer and the second diffusion barrier layer is SiH 4 for preventing the diffusion of the F. 제 6 항에 있어서,The method of claim 6, 상기 제 2 확산 방지층은 SiH4를 100 내지 500Å 범위의 두께로 증착시킴으로써 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. The second diffusion barrier layer is formed by depositing SiH 4 to a thickness in the range of 100 to 500 kV.
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