KR100598640B1 - 자기 저항 메모리 셀이 배치된, 교차하는 워드 라인과비트 라인을 가진 반도체 메모리 장치 - Google Patents

자기 저항 메모리 셀이 배치된, 교차하는 워드 라인과비트 라인을 가진 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 메모리 셀 필드에서, 자기저항 효과를 가진 메모리 소자 또는 메모리 셀(1)이 교차하는 약한 자화 축(30, 31)을 가진 강한 자성의 메모리 층(10) 및 약한 자성의 센서 층(11)을 특징으로 하는 반도체 메모리에 관한 것이다. 강한 자성 층(10)의 자화 축(30)은 그것에 인접한 라인, 예컨대 비트 라인(9)에 평행하고, 자화 축(31)은 그것에 인접한 라인, 예컨대 워드 라인(8)에 평행하다. 바람직하게는 각각 평행한 라인을 가진 상기 축들은 실질적으로 서로 수직이다. 교류 전압원(51) 또는 교류 전류원(50)을 통해 전압 신호 또는 전류 신호가 선택된 라인, 예컨대 워드 라인(8)에 인가된다. 따라서, 약한 자성 층(11)의 자화 방향(21)은 약한 자화 축(31)으로부터 사인형태로 편향된다. 이로 인해, 인가된 신호 외에, 메모리 셀의 자기 저항성 저항도 변한다. 강한 자성 층(10)의 자화 방향(20)에 따라 신호가 가변 저항에 의해 동위상 또는 역위상으로 변조됨으로써, 결과하는 측정 신호의 성분으로서 예컨대 부호를 가진 직류 전압 및 고조파가 검출될 수 있다. 상기 부호는 메모리 정보를 제공한다.

Description

자기 저항 메모리 셀이 배치된, 교차하는 워드 라인과 비트 라인을 가진 반도체 메모리 장치 {SEMICONDUCTOR STORAGE UNIT PROVIDED WITH INTERSECTING WORD AND BIT LINES WHEREON ARE ARRANGED MAGNETORESISTIVE MEMORY CELLS}
본 발명은 제 1 자화 축을 가진 하나 이상의 제 1 자성 층, 절연 층 및 제 2 자화 축을 가진 제 2 자성 층으로 이루어진 일련의 층을 포함하는 자기 저항 메모리 셀이 배치된, 교차하는 워드 라인과 비트 라인을 가진 반도체 메모리 장치, 및 상기 메모리 셀의 정보 내용을 평가하기 위한 방법 및 회로에 관한 것이다.
자기 저항성 저항을 가진 비휘발성 메모리 셀(MRAM 메모리 셀이라 함)은 통상적으로 강자성 재료의 조합체와 그 사이에 놓인 절연체 층으로 이루어진 일련의 층들을 갖는다. 상기 절연체 층은 터널 유전체라고도 한다. 메모리 효과는 메모리 셀(들)의 자기적으로 변하는 전기 저항에 있다.
강자성 재료들은 층마다 서로 평행하게 배치된 자화 축을 갖기 때문에, 층마다 자화 방향의 2개의 가능한 설정이 이루어진다. 메모리 셀의 자화 상태에 따라 자성 층에서의 자화 방향이 평행하거나 역평행(antiparallel)할 수 있다. 상대적 인 배향에 따라 메모리 셀은 상이한 전기 저항을 갖는다. 평행한 자화 방향은 메모리 셀 내에서 낮은 전기 저항을 야기하는 한편, 역평행 자화 방향은 높은 저항을 야기한다.
일반적으로 층들은, 2개의 강자성 층 중 단 하나만이 유도 자계(induced magnetic field)의 영향 하에 그 자화 상태를 변경시키는 한편, 다른 층은 일시적으로 변하지 않는 상태를 갖도록, 즉 그것이 셀에 대한 기준 자화 방향으로서 사용되도록 실시된다.
절연체 층은 예컨대 약 1 내지 3 nm의 두께를 가질 수 있다. 상기 층 시스템의 도전성은 상기 절연체 층을 통한 터널 효과에 의해 결정된다. 터널 절연체의 두께 변동은 도전성의 심한 변동을 야기하는데, 그 이유는 절연체 두께가 근사적으로 지수적으로 터널 전류로 되기 때문이다.
이러한 메모리 셀의 기록은 전류에 의해 이루어진다. 이를 위해, 메모리 셀은 2개의 교차하는 전기 도체(이하, 워드 라인 또는 비트 라인이라 함)를 갖도록 구성된다. 상기 도체의 교차점에는 전술한 바와 같은, 자성 층 및 터널 유전체 층을 포함하는 일련의 층이 제공된다. 각각 자계를 형성하는 전류가 2개의 도체를 통해 흐른다. 상기 필드의 중첩에 의해 생기는 자계는 개별 자성 층에 작용한다. 상기 자계의 세기가 각각 충분히 크면, 필드에 노출된 자성 층의 자화가 전환된다.
메모리 셀 내용을 평가하기 위한 판독 방법으로는 여러가지 가능성이 있다. 예컨대 셀 저항의 직접적인 평가 및 경우에 따라 다른 셀의 기준 저항과의 비교가 이루어질 수 있다. 그러나, 이 경우에는 인접한 셀의 터널 산화물 두께 자체의 상기 변동이 10 - 20% 크기의, 측정될 자기 저항성 저항의 차이를 초과할 수 있는 파라미터 변동을 일으킬 수 있다는 문제점이 발생된다.
대안으로서, 직접 스위칭 판독도 적용될 수 있다. 이 경우, 메모리 셀 저항 을 결정하기 위한 전류 측정 동안, 상기 저항에는 셀 내용의 자화 전환, 즉 프로그래밍 전환이 이루어질 정도의 전류가 공급된다. 공지된 자화 상태에서 저항의 변동으로 인해 전류 세기가 변하면, 전류 공급 전에 어떤 상태였는지가 공지된다. 상응하는 것이 변동이 없는 경우에도 적용된다. 그러나, 이 경우에는 낮은 전압에서 높은 셀 저항에 의해, 예상되는 전류 변동이 천분율의 범위이기 때문에 검출되기 어렵다는 단점이 있다. 특히, 상기 판독 방법은 파괴적이다. 즉 저항 변동시, 판독 과정 전 메모리 셀 내용이 다시 형성되어야 한다.
다른 가능성은 DE 199 47 118 A1호에 개시되어 있다. 2개의 전압이 차례로 커패시터 내에 저장되며, 그 값은 프로그래밍 또는 스위칭 시도 전후 메모리 셀 내의 저항에 의존한다. 상기 전압은 예컨대 차동 증폭기에서의 비교를 가능하게 하기 위해, 부가의 저항에 의해 정의될 수 있다. 성공적인 프로그래밍 시도의 경우에만 커패시터에 저장된 상이한 전압이 얻어진다. 그러나, 여기서도 파괴 판독 방법에 의해 원래의 메모리 내용이 다시 기록되어야 하고, 재판독에 의해 시간 및 에너지가 소비되어야 한다. 또한, 이 해결책에서는 선택되지 않은 워드 라인 및 비트 라인을 통해 흐르는 전류가 기생 효과를 감소시킬 수 있기는 하지만, 그로 인해 셀 필드 크기가 필연적으로 제한된다는 단점이 있다.
본 발명의 목적은 상기 선행 기술을 기초로, 전술한 단점을 갖지 않는 자기 저항 메모리 셀을 가진 반도체 메모리 장치, 및 상기 반도체 메모리 장치의 작동 방법을 제공하는 것이다. 특히, 기생 효과를 피하면서 메모리 셀 또는 메모리 셀 필드의 신속하고, 정확하며 확실한 평가가 가능해야 한다.
상기 목적은 제 1 자화 축을 가진 제 1 자성 층, 그 사이에 배치된 절연 층 및 제 2 자화 축을 가진 제 2 자성 층을 포함하는 자기 저항 메모리 셀이 배치된, 교차하는 워드 라인과 비트 라인을 가진 반도체 메모리 장치에 있어서, 상기 제 1 자성 층은 강한 강자성 재료로 형성되고, 상기 제 2 자성 층은 약한 강자성 재료로 형성되며, 상기 제 1 및 제 2 자화 축은 워드 라인과 비트 라인에 의해 생성되는(spanned) 평면 내로 투사시 교차되는 것을 특징으로 하는 반도체 메모리 장치, 및 상기 메모리 장치의 작동 방법에 의해 달성된다.
본 발명의 바람직한 실시예는 종속 청구항에 제시된다.
자기 저항 메모리 셀은 메모리 셀 필드에서 워드 라인과 비트 라인의 교차점에서 상기 라인들 사이에 배치된 TMR 소자(tunnel magnetoresistive) 또는 GMR 소자(giant magnetroresistive) 또는 유사한 메모리 소자를 포함한다. 상기 소자는 본 발명에 따라 절연체 층으로서 얇은 터널 산화물 배리어에 의해 분리된 강한 자성 층과 약한 자성 층을 포함한다. 강한 자성의 강자성 층은 외부로부터 인가되는 자계의 차단시 소위 잔류 자기를 갖는, 즉 자기 히스테리시스가 주어지는 잔류 자화의 특성을 갖는다.
약한 자성의 강자성 층은 좁은 히스테리시스 곡선, 단지 적은 잔류 자기 및 상응하는 작은 보자력에 의해 결정된다. 따라서, 상기 약한 자성의 강자성 층은 강한 자성 층과 같이 자계의 인가에 의해, 예컨대 워드 라인 및/또는 비트 라인을 통한 전류 흐름에 의해, 전환될 수 있는 메모리 층으로 사용되는 것이 아니라, 강 한 자성 층 내에 저장된 정보를, 즉 상기 층 내의 (잔류) 자화의 배향을 판독하기 위한 센서 층으로 사용된다. 약한 자성 층 내의 가능한, 적은 잔류 자화는 판독 결과에 영향을 주지 않는다. 따라서, 외부 간섭 필드에 의한 약한 자성 층 내의 자화 변동은 바람직하게는 아무런 역할을 하지 않는다.
상기 자성 층들은 단축의 이방성, 즉 각각 약한 자화 축을 가지며, 상기 자화 축에서 실제 자화 방향은 한 방향의 또는 이것에 대해 정확히 반대인 방향의 축을 따라 나타난다. 본 발명에 따라 상기 두 층의 두 축은 비트 라인과 워드 라인들에 의해 규정된 평면에서 교차된다. 즉, 종래의 경우에서와 같이 서로 평행하지 않다. 바람직하게는 상기 축들은 서로 수직이다. 약한 자성 층의 자화 축은 관련 자화 방향이 전류 흐름에 의해 예컨대 워드 라인에 유도되는 외부 자계에 의해 영향을 받을 수 있도록 배향된다. 상기 영향은 약한 자성 층 내의 자화 방향이 자화 축을 따른 안정한 배치로부터 편향, 즉 회전되는 것이다. 이 경우, 자화 방향은 자화의 불안정한 배치를 나타내는 약한 또는 강한 자화 축과 일정한 각도를 형성한다.
따라서, 본 발명의 바람직한 실시예에서 약한 자성 층의 자화 축은 실질적으로 접속된 워드 라인에 대해 평행하게 배치된다. 경사각 배치도 가능하다. 워드 라인에 대한 자화 축의 수직 배치는 강한 자화 축에 대한 각도 방향으로 실제 자화의 편향을 불가능하게 한다.
논리적으로 본 발명은 상기 비트 라인과 워드 라인의 기능이 서로 바뀐 배치로도 실시될 수 있다. 이러한 경우도 본 발명에 포함된다.
메모리 층의 단축 이방성은 자계에서의 디포지션/템퍼링 및/또는 메모리 소자의 형태에 의해 결정된다. 특히 소위 피닝 층(pinning layer)인 반강자성체는 필요 없다.
본 발명의 작용은 예컨대 워드 라인에 전류의 인가 및 그로 인한 자계 변동시 강한 자성 층 내의 자화 방향에 따라 정보 내용의 판독 동안 메모리 소자 내의 상이한 저항의 검출을 기초로 한다. 상기 자계 변동은 약한 자성 층의 자화 방향에 직접 영향을 주기 때문에, 약한 자성 층의 자화 방향은 편향된다. 즉, 강한 자성 층의 자화 방향에 대해 평행한 또는 역평행한 방향으로 편향된다. 상대적인 배향에 따라 전류 측정 또는 전압 측정에 의해 검출될 수 있는 소자의 자기 저항성 저항이 변동된다.
본 발명의 또 다른, 특히 바람직한 실시예에서, 워드 라인을 통해 인가되는 전류가 일시적으로 변동된다. 바람직하게는 사인 곡선을 따른 교류 전류로 변동된다. 상기 전류는 센서 층의 강한 자화 방향에 대해 평행한 교류 자계를 발생시킨다. 따라서, 약한 자성 층의 자화는 상기 자계와 동위상으로 약한 자화 방향으로부터 일정한 각 만큼 편향된다. 상기 각은 약한 자성 층의 자화 축과 워드 라인의 평행 배치시 최대 90°일 수 있다.
강한 자화 방향으로 자화 변동이 선형이며 히스테리시스를 갖지 않기 때문에, 약한 자성 층의 자화 방향과 외부 자계는 동위상이다. 약한 자성 층의 자화는 포화 필드 세기(보자력, 이방성 필드 세기) 미만의 필드 진폭에서는 마찬가지로 사인형으로 변하지만, 상기 힘을 초과하는 필드 진폭에서는 포화로 되기 때문에(참 고: 도 3), 직사각형 자화 곡선이 생긴다. 본 발명에 의해, 직사각형 신호가 평가될 수 있지만, 상기 힘을 초과하는 자계의 필드 진폭에서는 측정될 전류 신호 또는 전압 신호의 진폭이 더 이상 증가될 수 없다.
그 때문에, 교류 전류의 주파수에 의해 자기 저항성 저항 RMR도 변한다:
Figure 112004014381117-pct00001
상기 식에서, 부호 + 및 -는 강한 자성 층의 자화 방향의 2가지 가능한 상태에 상응한다. α는 강한 및 약한 자성 층의 자화 방향에 의해 형성되는 각이고, φ=(π/2)-α는 외부 자계의 위상 각이며, ΔR은 자화의 평행한 그리고 역평행한 배향 상태 간의 자기 저항성 저항의 차이이고, 통상적으로 RMR의 10% 내지 30%의 값 범위에 놓인다.
강한 자성 층의 메모리 정보를 얻는 것은 상기 층의 보자력 미만인 교류 자계의 필드 진폭이 주어질 때 이루어진다. 강한 자성 층의 보자력은 바람직하게는 필드 진폭이 선택되는 약한 자성 층의 보자력 보다 크기 때문에, 그리고 본 발명에 따른 판독 방법에서는 다른 자계가 메모리 소자에 작용하지 않기 때문에, 상기 조건은 쉽게 실현될 수 있다.
가변 전압 또는 가변 전류는 판독을 위해 예컨대 실제로 선택된 워드 라인에 인가되고, 메모리 셀의 자기 저항성 저항 보다 훨씬 낮은, 적합하게 선택된 부가의 저항에 의해 기준 전위에 접속된다. 이를 위해 반도체 메모리는 적합한 교류 전압원 및 교류 전류원을 포함한다. 상기와 같은 부가 저항의 선택에 의해, 워드 라인 및 메모리 소자에서 신호에 대한 메모리 소자에서의 전압 강하 또는 전류 흐름의 반작용이 가급적 작아질 수 있다.
식 UMR = IMR·RMR 의 성립으로 인해, 반도체 메모리에서 전압 측정 장치에 의해 측정된, 워드 라인과 비트 라인 간의 전압(UMR) 또는 메모리 소자에 인가된 전압이 메모리 소자를 통해 흐르는 전류(IMR)의 변동에 의해 그리고 선택된 메모리 소자의 자기 저항성 저항(RMR)의 변동에 의해 변한다. 그러나, 상기 변동은 자화의 평행한 또는 역평행한 배향에 따라 동위상이거나 역위상이다. 따라서, 2가지 배향 가능성 각각에 대해 상이한 전압 신호가 생긴다. 자기 저항성 메모리 셀의 메모리 소자를 통해 흐르는 전류가 예컨대 비트 라인에 있는 전류 측정 장치에 의해 측정되는 경우에도 유사한 식이 적용된다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 메모리 셀 필드의 본 발명에 따른 실시예.
도 2는 자계 및 자화 축의 배향을 나타낸 메모리 셀의 평면도(a) 및 약한 자성 층의 자화의 본 발명에 따른 편향 및 조절 가능성을 나타낸 사시도(b).
도 3은 약한 자성 층의 자화에 대한 외부 가변 자계를 나타내기 위한 다이어그램.
도 4는 워드 라인에 공급된 교류 전류(a) 또는 교류 전압(b)을 가진 본 발명에 따른 실시예의 회로도.
도 5는 강한 자성 층의 자화의 2개의 상이한 배향에 있어 본 발명에 따라 워드 라인에 공급된 교류 전류로부터 결과되는, 메모리 소자에서 측정된 교류 전압의 다이어그램.
도 1은 반도체 메모리(2)에서 워드 라인(8)과 비트 라인(9) 사이에 배치된 메모리 셀(1)의 본 발명에 따른 배치를 나타낸다. 터널 자기저항성 저항(TMR 소자)를 가진 메모리 셀 또는 메모리 소자는 강한 강자성 층(10), 절연체 층(12), 즉 터널 산화물, 및 약한 강자성 층(11)을 포함한다. 자화(20, 21)의 방향은 자계가 작용하지 않으면 상기 층에 접속된 워드 라인 또는 비트 라인에 대해 평행하다. 워드 라인(8)은 비트 라인(9)에 대해 수직이므로, 자화의 실제 방향에 따른, 강한 강자성 층(10)과 약한 강자성 층(11)의 약한 자화 축(30, 31)은 서로 수직이다.
정보는 강한 강자성 층(10)의 자화 방향으로 저장된다. 예컨대, 논리 "1"은 도 2b에서 좌측을 향한 방위에 상응하고, 논리 "0"은 우측으로 향한 방위에 상응한다. 약한 강자성 층(11)에서 작은 자화의 배향(21)은 전류가 없는 경우에 우연히 발생하며, 메모리 정보에 중요치 않다.
메모리 내용을 판독하기 위해 교류 전류원(50)으로부터 워드 라인(8)으로 공급되는 교류 전류(IY)의 영향은 도 2a에 메모리 셀(1) 중 하나의 평면도로 도시된다. 이 실시예에서, 워드 라인(8)의 배향은 Y-좌표를 의미한다. 전류 흐름(IY)은 특히 평면도에서 워드 라인(8)아래에 배치된 약한 강자성 층(11)내에 자계(
Figure 112005076977263-pct00002
)를 발생시킨다. 약한 자성 층(11)의 자화 축(31)이 워드 라인(8)에 대해 평행하기 때문에, 자계 방향은 약한 자화 축에 대해 수직이다. 도 2b에서 우측에 있는 사시도에 나타나는 바와 같이, 외부 자계(
Figure 112005076977263-pct00003
)에 의해 약한 자성 층의 자화 방향(21)이 약한 자화축(31)의 위치로부터 각(φ)만큼 편향된다.
도 3에는 2가지 경우에 사인형 교류 자계(
Figure 112005076977263-pct00004
)에 대한, 센서 층으로 작용하는 약한 자성 층의 강한 자화 성분(Mx)의 의존도가 도시되어 있다. 첫번째 경우(굵게 도시된 사인 곡선), 자계의 진폭(HXO)은 약한 자성 층의 보자력 보다 작으며 HXO ≤ HCW, 즉 단축 이방성에서 이방성 필드 세기와 동일하다. 이 경우에도 자화의 편향 세기는 사인형이다.
두번째 경우(가늘게 도시된 사인 곡선), HXO > HCW 이고, 자화가 포화됨으로써, 직사각형 자화 곡선(profile)이 생긴다.
도 4a에는 상기 실시예의 TMR 셀 필드의 일부가 개략적인 회로도로 도시되어 있다. 메모리에 정보 기록을 위해, 선행 기술에서와 같이 충분한 크기 및 일정한 방향의 직류 펄스가 선택된 소자에서 교차되는 상호접속부를 통해 인가된다. 기록을 위한 조건은 결과하는 자계가 강한 자성 층의 스위칭 한계치를 초과하는 것이다.
선택된 메모리 셀의 정보 내용 판독은 상응하는 워드 라인(8)을 통해 일정한 진폭(IYO)을 가진 교류 전류
IY = IYO·sin ωt
의 인가 및 선택된 메모리 셀에서 교차되는 워드 라인(8)과 비트라인(9) 사이의 전압 분석에 의해 이루어진다. 선택되지 않은 라인은 교류 전류원(50)으로부터 그리고 전압 측정 장치를 포함하는 판독 회로로부터 분리된다.
전류(IY)에 의해 약한 자성 층(11)의 자화 방향(21)이 변조되기 때문에, 약한 자성 층(11)과 강한 자성 층(10)의 자화 방향(20, 21) 사이의 가변 각에 의해 자기 저항성 저항(RMR)이 사인 형태로 변한다. 예컨대, 도 4a에서 하부에 도시된 부가의 저항이 회로에서 적합한 크기로 고려되면, 실제로 메모리 소자를 통해 흐르는 전류(IMR)는 인가된 전류(IY)에 대해 일정한 비율을 갖는다. 따라서, 메모리 소자에서 강하하는 전압은
UMR = c·IY·RMR
이다. 상기 식에서 c
Figure 112004014381117-pct00005
RL/R0 이고, 상호접속저항 값 RL
Figure 112004014381117-pct00006
1kΩ 이며 자기 저항성 저항의 평균값 R0
Figure 112004014381117-pct00007
100kΩ이다.
상기 등식에 의해, 3개의 가산될 전압 성분
Figure 112004014381117-pct00008
을 가진 하기 식이 성립된다:
Figure 112004014381117-pct00009
상기 식에서 U1 은 일정한 전압값을, U2는 기본파를 그리고 U3는 고조파를 나타낸다. 비선형 자기 저항성 저항에 의해 정류기 효과가 발생하는데, 이 효과에 의해 직류 전압 성분(U1)이 생기고, 상기 직류 전압 성분의 부호는 강한 자성 메모리 층(10)내의 자화 방향, 즉 저장된 정보에 의존한다. 관련 값의 시간 및 위상 의존도는 도 5에서 HXO ≤HCW의 경우에 대해 도시되어 있다.
메모리 소자에 인가된 전압(UMR)은 제 1 및 제 2 절반 주기 동안 상이한 진폭을 가지며, 결과하는 직류 전압 성분의 부호는 강한 자성의 메모리 층(10)내의 자화 방향(20)에 의해 결정된다. 이것은 도 5에 진한 또는 흐린 곡선으로 도시되어 있다.
HCH > HXo > HCW를 가진 큰 자계 HX가 인가되면(상기 HCH는 강한 자성 층(10)의 보자력임), 약한 자성 층(11)의 자화 방향(21)의 자화 성분(Mx)이 X-방향으로, 즉 비트 라인(9)의 방향으로 포화된다. 그러면, 전술한 바와 같이 자화 성분(Mx)과 자기 저항성 저항(RMR)의 직사각형 곡선이 생긴다. 이 경우, 신호는 보다 많은 수의 다른 고조파로 분해될 수 있다. 그러나, 본 발명에 따라 상기 직사각형 곡선 또는 임의의 다른 주기적 교류 신호가 평가될 수 있다.
U1의 부호의 결정에 의해, 바람직하게는 셀의 정보 내용이 추론될 수 있다. 평균 셀 저항(R0)과 자기 저항성 저항 효과(ΔR)를 정확히 알 필요는 없다. 실시예에서는 검출을 위해, 도 4a에 도시된 전압 측정 장치가 사용된다.
전압 성분(U2)은 메모리 셀(1)의 메모리 내용에 대한 정보를 포함하지 않는다.
이에 반해, 기본 파에 비해 2배의 주파수를 가진 제 1 고조파(U3)는 강한 자성 층(10)의 자화 방향(20)에 의존하는 부호를 갖는다. U1에서와 같이, 평균 셀 저항(Ro)과 자기 저항성 저항 효과(ΔR)를 정확히 알 필요는 없다. 본 발명에 따라 부호 또는 IY에 대한 위상 위치를 검출하기만 하면 된다.
진폭 IYO = 1 mA 및 비율 ΔR/R0 = 20% 를 가진 사인파형 교류 전류의 인가에 의해, 전압 강하의 성분에 대해 하기 값이 주어진다:
U1 = 50 mV
U2 = 1.1 V
U3 = 50 mV
따라서, 검출될 신호의 값이 기본 파의 5% 내에 놓인다. 따라서, 이러한 측 정은 기술적으로 쉽게 실시될 수 있다.
직류 전압 성분(U1)은 하나 또는 소수의 진동 주기의 측정 지속시간으로 적분함으로써 교류 전압 성분(U2)으로부터 분리되거나, 또는 이것에 의해 전체 신호로부터 UMR이 유도된다. 교류 주파수가 100 Mhz일 때, 본 실시예에서 측정 지속 시간은 10 나노초이다. RC-최소화된 상호접속부(interconnect)에 의해, 측정 지속 시간이 더 짧게 설계될 수 있다. 또한, 긴 적분 시간에 의해 신호 대 잡음 비 및 판독 안전성이 증가될 수 있다. 정보 내용의 판독을 위해 전압 측정 장치 내에 저역 필터, 증폭기 및/또는 비교기를 사용하는 것이 바람직하다.
제 1 고조파 U3은 예컨대 소위 록-인-테크닉(Lock-in-Technic)으로 위상 선택적 증폭에 의해 검출될 수 있다. 또한, 상기 기술에 의해 높은 신호 대 잡음 비가 얻어진다.
도 4b에는 상기 실시예와 유사한 또 다른 실시예에 있어서 반도체 메모리의 회로도가 도시되어 있다. 여기서는 전압원(51)이 교류 전압을 워드 라인(8)에 공급하는 한편, 전류 측정 장치(61)는 메모리 셀을 통해 흐르는 전류를 측정한다. 전압 신호에서와 유사한 방식으로, 여기서도 측정될 전류 신호에 대해 도 5에서와 같이 직류, 기본 파 및 고조파로 이루어진 전류가 얻어진다. 직류 성분 또는 고조파 성분은 강한 자성 층(10)의 자화 방향(20)에 따라 부호를 가지며, 상기 실시예와 유사하게 이 실시예에서 판독된 다음, 전체 신호로부터 UMR이 유도되고(예컨대 적분, 저역 필터링, 비교 등에 의해) 평가된다.
본 발명에 의해, 기생 효과가 메모리 셀 필드의 저항 매트릭스 내의 메모리 소자(1)의 커플링에 의해 배제된다는 또 다른 장점이 얻어진다. 분로 저항을 통해 흐르는 전류는 TMR 소자의 높은 저항에 의해 현저히 감소된다.
본 발명을 요약하면 다음과 같다:
반도체 메모리(2)의 메모리 셀 필드에서 자기 저항 효과를 가진 메모리 소자 또는 메모리 셀(1)은 약한 자화 축(30, 31)이 교차되는 강한 자성의 메모리 층(10)과 약한 자성의 센서 층(11)을 특징으로 한다. 강한 자성 층(10)의 자화 축(30)은 그것에 접속된 라인, 예컨대 비트 라인(9)에 대해 평행하고, 약한 자성 층의 자화 축(31)은 그것에 접속된 라인, 예컨대 워드 라인(8)에 대해 평행하다. 바람직하게는 각각 평행한 라인을 가진 상기 축들은 실질적으로 서로 수직이다.
교류 전압원(51) 또는 교류 전류원(50)을 통해 전압 신호 또는 전류 신호가 각각 선택된 라인, 예컨대 워드 라인(8)에 인가된다. 따라서, 약한 자성 층(11)의 자화 방향(21)은 약한 자화 축(31)으로부터 사인형으로 편향된다. 이로 인해, 인가된 신호와 더불어 메모리 셀의 자기 저항성 저항이 변한다. 강한 자성 층(10)의 자화 방향(20)에 따라 신호와 저항의 동위상 또는 역위상 중첩이 이루어짐으로써, 상기신호의 성분으로서 에컨대 부호를 가진 직류 전압 및 제 1 고조파가 검출될 수 있다. 상기 부호는 메모리 정보를 제공한다.

Claims (23)

  1. a) 강한 강자성 재료로 형성되며 제 1 자화 축(30)을 가진 하나 이상의 제 1 자성 층(10),
    b) 약한 강자성 재료로 형성되며 제 2 자화 축(31)을 가진 제 2 자성 층(11),
    c) 상기 자성 층(10, 11) 사이에 배치된 절연 층(12)
    을 포함하는 자기 저항 메모리 셀(1)이 배치된, 교차하는 워드 라인(8)과 비트 라인(9)을 가진 반도체 메모리 장치(2)에 있어서,
    - 상기 제 1 및 제 2 자화 축(30, 31)은 워드 라인(8)과 비트 라인(9)에 의해 생성되는(spanned) 평면 내로 투사시 교차되고,
    - 상기 제 2 자성 층(11)의 제 2 자화 축(31)은 제 1 워드 라인(8) 또는 비트 라인(9)에 대해 평행하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 자기 저항성 저항이 층 재료의 조합의 터널 자기 저항성(TMR) 효과에 기인하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 자기 저항성 저항이 층 재료의 조합의 자이언트 자기 저항성(GMR) 효과에 기인하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 1 자성 층(10)의 제 1 자화 축(30)이 제 2 자화 축(31)에 대해 수직으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 자기 저항 메모리 셀(1) 중 하나 이상의 정보 내용을 평가하기 위한 회로가
    - 워드 라인(8)을 통해 메모리 셀(1)에 접속된 교류 전류원(50), 및
    - 전압의 측정을 위해 워드 라인(8)에 접속되며 비트 라인(9)을 통해 메모리 셀(1)에 접속되는 전압 측정 장치(60)을 포함하고, 상기 메모리 셀(1)은 워드 라인(8)과 비트 라인(9) 사이의 자기 저항성 저항에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    - 상기 교류 전류원(50)에 접속된 워드 라인(8)은 부가의 저항을 통해 기준 전위에 접속되고, 및
    - 상기 자기 저항 메모리 셀의 저항은 적어도 상기 부가 저항의 값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    - 상기 워드 라인(8)은 상호접속저항(interconnect resistance)을 가지며,
    - 상기 부가 저항의 값은 적어도 상기 상호접속저항의 값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5항에 있어서,
    상기 전압 측정 장치(60)는 직류 전압 성분의 검출을 위한 유닛을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 직류 전압 성분의 검출을 위한 유닛은 저역 필터, 증폭기, 비교기, 적분 유닛으로 이루어진 한 그룹의 소자들 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 5항에 있어서,
    상기 전압 측정 장치(60)는 전압 고조파의 위상 선택적 측정을 위한 유닛을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 자기 저항 메모리 셀(1) 중 하나 이상의 정보 내용을 평가하기 위한 회로는
    - 워드 라인(8)를 통해 메모리 셀(1)에 접속된 교류 전압원(51), 및
    - 전류 흐름을 측정하기 위해 비트 라인(9)과 기준 전위 사이에 접속된 전류 측정 장치(61)를 포함하며, 상기 메모리 셀(1)은 워드 라인(8)과 비트 라인(9) 사이의 자기 저항성 저항에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    - 상기 교류 전압원(51)에 접속된 상기 워드 라인(8)은 부가의 저항을 통해 기준 전위에 접속되고,
    - 상기 메모리 셀의 자기 저항성 저항은 적어도 상기 부가 저항의 값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    - 상기 워드 라인(8)이 상호접속저항을 가지며,
    - 상기 부가의 저항은 적어도 상기 상호접속저항의 값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11항에 있어서,
    상기 전류 측정 장치(61)는 직류 성분의 검출을 위한 유닛을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 직류 성분의 검출을 위한 유닛은 저역 필터, 증폭기, 비교기, 적분 유닛으로 이루어진 한 그룹의 소자들 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 11항에 있어서,
    상기 전류 측정 장치(61)는 전압 고조파의 위상 선택적 측정을 위한 유닛을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 자기 저항 메모리 셀(1) 중 하나 이상의 정보 내용을 평가하기 위한 제 1항 내지 제 16항 중 어느 한 항에 따른 반도체 메모리 장치(2)의 작동 방법에 있어서,
    - 평가될 메모리 셀(1)에 접속된 워드 라인(8)내로 일정한 주파수 및 진폭을 가진 교류 전류 또는 교류 전압을 인가하는 단계,
    - 측정 지속 시간 동안
    a) 전류 측정 장치(61)에 의해 자기 저항성 저항을 가진 메모리 셀(1)의 일련의 층들(10, 11, 12)을 통한 전류 흐름의 세기로 부터
    b) 또는 전압 측정 장치(60)에 의해 비트 라인(9)과 워드 라인(8) 사이의 전압으로 부터 유도된 신호를 측정하는 단계,
    - 상기 측정 지속 시간 동안 신호의 파형에 따라 메모리 셀(1)의 정보 내용을 평가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 작동 방법.
  18. 제 17항에 있어서,
    - 상기 전류 측정 장치(61) 또는 전압 측정 장치(60)에서 측정으로부터 유도된 신호가 측정된 교류 전류 또는 교류 전압 파형의 직류 전류 또는 직류 전압 성분을 포함하고,
    - 상기 평가가 직류 전류 성분 또는 직류 전압 성분의 부호에 따라 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 작동 방법.
  19. 제 17항 또는 제 18항에 있어서,
    - 상기 전류 측정 장치(61) 또는 전압 측정 장치(60)에서 측정으로부터 유도된 신호가 인가된 교류 전류 또는 교류 전압 주파수의 2배의 주파수를 가진 교류 전류 또는 교류 전압 파형의 제 1 고조파를 포함하고,
    - 상기 평가가 미리 주어진 위상에서 고조파의 부호에 따라 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 작동 방법.
  20. 제 19항에 있어서,
    위상 선택적 록-인-테크닉이 사용되는 것을 특징으로 하는 반도체 메모리 장치의 작동 방법.
  21. 제 17항 또는 제 18항에 있어서,
    상기 측정 지속 시간이 20 나노초 보다 작은 것을 특징으로 하는 반도체 메모리 장치의 작동 방법.
  22. 제 17항 또는 제 18항에 있어서,
    상기 교류 전류 또는 교류 전압 주파수가 100 Mhz 보다 큰 것을 특징으로 하는 반도체 메모리 장치의 작동 방법.
  23. 삭제
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