TWI559450B - 記憶體結構及其操作方法 - Google Patents

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Description

記憶體結構及其操作方法
本發明是有關於一種記憶體結構及其操作方法，且特別是有關於一種具有雙向三極體的記憶體結構及其操作方法。
習知技術發展出一種由記憶胞與二極體所組成的記憶體結構。以磁性隨機存取記憶體(magnetoresistance random access memory cell，MRAM)為例，磁性隨機存取記憶體由磁性隨機存取記憶記憶胞(MRAM cell)與二極體所組成，且能夠執行非揮發性記憶體操作。磁性隨機存取記憶記憶胞用以儲存資訊。磁性隨機存取記憶體的二極體作為選擇性元件，用於防止磁性隨機存取記憶記憶胞被磁性隨機存取記憶體陣列中之其他磁性隨機存取記憶記憶胞所影響。磁性隨機存取記憶體具有高速度、低功率消耗以及高積集度的優點。
然而，在由記憶胞與二極體所組成的記憶體陣列結構中，在對選定的記憶胞進行寫入、抹除或讀取等操作時，仍然對其他非選定的記憶胞造成干擾，而造成非選定的記憶胞錯誤的寫入、抹除，或選定的記憶胞錯誤的讀取。
本發明提供一種記憶體結構，其具有較佳的電性表現。
本發明提供一種記憶體結構的操作方法，可使用雙向三極體對記憶體結構進行操作。
本發明提出一種記憶體結構，包括雙向三極體(triode for alternating current，TRIAC)與記憶胞。記憶胞電性連接於雙向三極體。
依照本發明的一實施例所述，在上述之記憶體結構中，記憶胞例如是雙向操作記憶胞或單向操作記憶胞。
依照本發明的一實施例所述，在上述之記憶體結構中，雙向三極體包括第一端子、半導體層、第二端子及閘極。半導體層設置於第一端子上，且包括第一摻雜層、第二摻雜層、第三摻雜層、第一摻雜區、第二摻雜區與第三摻雜區。第一摻雜層、第二摻雜層與第三摻雜層依序設置於第一端子上。第一摻雜區設置於第一摻雜層中。第二摻雜區與第三摻雜區分離設置於第三摻雜層中。第一摻雜層與第三摻雜層為第一導電型，且第二摻雜層、第一摻雜區、第二摻雜區與第三摻雜區為第二導電型，且第一導電型與第二導電型為不同導電型態。第一端子電性連接第一摻雜層與第一摻雜區。第二端子設置於半導體層上，且電性連接第三摻雜層與第二摻雜區。閘極設置於半導體層上，且電性連接第三摻雜層與第三摻雜區。
依照本發明的一實施例所述，在上述之記憶體結構中， 第一導電型例如是P型與N型中的一者，且第二導電型例如是P型與N型中的另一者。
依照本發明的一實施例所述，在上述之記憶體結構中，第二端子例如是記憶胞中的導體層。
依照本發明的一實施例所述，在上述之記憶體結構中，第二摻雜區例如是位於第三摻雜層的上表面，第三摻雜區例如是位於第三摻雜層的側面，且第三摻雜區的上表面例如是低於第二摻雜區的上表面。
依照本發明的一實施例所述，在上述之記憶體結構中，第二摻雜區與第三摻雜區例如是皆位於第三摻雜層的上表面。
依照本發明的一實施例所述，在上述之記憶體結構中，更包括第一導線，電性連接於第一端子。
依照本發明的一實施例所述，在上述之記憶體結構中，更包括導體層，藉由記憶胞電性連接於第二端子。
依照本發明的一實施例所述，在上述之記憶體結構中，更包括第二導線，電性連接於導體層。
依照本發明的一實施例所述，在上述之記憶體結構中，更包括第三導線，電性連接於閘極。
本發明提出一種記憶體結構的操作方法，其中記憶體結構包括雙向三極體、記憶胞及導體層。雙向三極體包括第一端子、第二端子與閘極。導體層藉由記憶胞電性連接於第二端子。記憶體結構的操作方法包括對記憶胞進行寫入操作，包括以下步驟。 對第一端子施加第一電壓。對導體層施加第二電壓。對閘極施加第三電壓。其中，第一電壓與第二電壓之間的電壓差不為0，而產生通過記憶胞的第一電流。第三電壓大於第一電壓與第二電壓中的一者。
依照本發明的一實施例所述，在上述之記憶體結構的操作方法中，更包括對記憶胞進行抹除操作，包括以下步驟。對第一端子施加第四電壓。對導體層施加第五電壓。對閘極施加第六電壓。其中，第四電壓與第五電壓之間的電壓差不為0，而產生通過記憶胞的第二電流。第六電壓大於第四電壓與第五電壓中的一者。當第一電壓大於第二電壓時，第四電壓小於第五電壓。當第一電壓小於第二電壓時，第四電壓大於第五電壓。
依照本發明的一實施例所述，在上述之記憶體結構的操作方法中，更包括對記憶胞進行讀取操作，包括以下步驟。對第一端子施加第七電壓。對導體層施加第八電壓。對閘極施加第九電壓。其中，第七電壓與第八電壓之間的電壓差不為0，而產生通過記憶胞的第三電流。第七電壓大於第一電壓與第二電壓中的一者且小於第一電壓與第二電壓中的另一者。第九電壓大於第七電壓與第八電壓中的一者。
本發明提出另一種記憶體結構的操作方法，其中記憶體結構包括多條第一導線、多條第二導線、多條第三導線、多個記憶胞與多個雙向三極體。各雙向三極體包括第一端子、第二端子與閘極。第一導線電性連接於第一端子，第二導線藉由記憶胞電 性連接於第二端子，且第三導線電性連接於閘極。記憶體結構的操作方法包括對選定的記憶胞進行寫入操作，包括以下步驟。對電性連接於選定的記憶胞的第一導線施加第一電壓。對電性連接於選定的記憶胞的第二導線施加第二電壓。對電性連接於選定的記憶胞的第三導線施加第三電壓。其中，第一電壓與第二電壓之間的電壓差不為0，而產生通過選定的記憶胞的第一電流。第三電壓大於第一電壓與第二電壓中的一者。
依照本發明的另一實施例所述，在上述之記憶體結構的操作方法中，寫入操作更包括以下步驟。對電性連接於非選定的記憶胞的第一導線施加第四電壓。對電性連接於非選定的記憶胞的第二導線施加第五電壓。對電性連接於非選定的記憶胞的第三導線施加第六電壓。其中，第三電壓大於第六電壓。第四電壓與第五電壓之間的電壓差通常小於第一電壓與第二電壓之間的電壓差。
依照本發明的另一實施例所述，在上述之記憶體結構的操作方法中，更包括對選定的記憶胞進行抹除操作，包括以下步驟。對電性連接於選定的記憶胞的第一導線施加第七電壓。對電性連接於選定的記憶胞的第二導線施加第八電壓。對電性連接於選定的記憶胞的第三導線施加第九電壓。其中，第七電壓與第八電壓之間的電壓差不為0，而產生通過選定的記憶胞的第二電流。第九電壓大於第七電壓與第八電壓中的一者。當第一電壓大於第二電壓時，第七電壓小於第八電壓。當第一電壓小於第二電壓時， 第七電壓大於第八電壓。
依照本發明的另一實施例所述，在上述之記憶體結構的操作方法中，抹除操作更包括下列步驟。對電性連接於非選定的記憶胞的第一導線施加第十電壓。對電性連接於非選定的記憶胞的第二導線施加第十一電壓。對電性連接於非選定的記憶胞的第三導線施加第十二電壓。其中，第九電壓小於第十二電壓。第十電壓與第十一電壓之間的電壓差通常小於第七電壓與第八電壓之間的電壓差。
依照本發明的另一實施例所述，在上述之記憶體結構的操作方法中，更包括對選定的記憶胞進行讀取操作，包括下列步驟。對電性連接於選定的記憶胞的第一導線施加第十三電壓。對電性連接於選定的記憶胞的第二導線施加第十四電壓。對電性連接於選定的記憶胞的第三導線施加第十五電壓。其中，第十三電壓與第十四電壓之間的電壓差不為0，而產生通過選定的記憶胞的第三電流。第十三電壓大於第一電壓與第二電壓中的一者且通常小於第一電壓與第二電壓中的另一者。第十五電壓大於第十三電壓與第十四電壓中的一者且小於第十三電壓與第十四電壓中的另一者。
依照本發明的另一實施例所述，在上述之記憶體結構的操作方法中，讀取操作更包括下列步驟。對電性連接於非選定的記憶胞的第一導線施加第十六電壓。對電性連接於非選定的記憶胞的第二導線施加第十七電壓。對電性連接於非選定的記憶胞的 第三導線施加第十八電壓。其中，第十五電壓大於十八電壓。第十六電壓與第十七電壓之間的電壓差通常小於第十三電壓與第十四電壓之間的電壓差。
基於上述，由於本發明所提出的記憶體結構是以雙向三極體作為開關，因此具有較佳的電性表現。此外，在本發明所提出的記憶體結構的操作方法中，可藉由雙向三極體對記憶體結構進行操作。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20‧‧‧記憶體結構
100‧‧‧基底
102‧‧‧雙向三極體
104‧‧‧記憶胞
106‧‧‧磁性自由層
108‧‧‧絕緣層
110‧‧‧磁性固定層
112、116‧‧‧端子
114‧‧‧半導體層
118、118a‧‧‧閘極
120、136、138‧‧‧導線
122、124、126‧‧‧摻雜層
128、130、132、132a‧‧‧摻雜區
134‧‧‧導體層
140‧‧‧介電層
BLn、BLn+1、BLn+2‧‧‧位元線
C1~C6‧‧‧電流
D1、D2‧‧‧電流方向
D3、D4‧‧‧方向
GLn、GLn+1、GLn+2‧‧‧閘極線
SLn、SLn+1、SLn+2‧‧‧源極線
V1~V27、VG、VT1、VT2‧‧‧電壓
圖1A為本發明的一實施例的記憶體結構的剖面圖。
圖1B為圖1A的立體圖。
圖1C為對圖1A的記憶體結構進行寫入操作的示意圖。
圖1D為對圖1A的記憶體結構進行抹除操作的示意圖。
圖1E為對圖1A的記憶體結構進行讀取操作的示意圖。
圖2A為本發明的另一實施例的記憶體結構的剖面圖。
圖2B為圖2A的立體圖。
圖3A為對記憶體結構進行寫入操作的電路圖。
圖3B為對記憶體結構進行抹除操作的電路圖。
圖3C為對記憶體結構進行讀取操作的電路圖。
圖1A為本發明的一實施例的記憶體結構的剖面圖。圖1B為圖1A的立體圖。圖1C為對圖1A的記憶體結構進行寫入操作的示意圖。圖1D為對圖1A的記憶體結構進行抹除操作的示意圖。圖1E為對圖1A的記憶體結構進行讀取操作的示意圖。
請同時參照圖1A與圖1B，記憶體結構10包括雙向三極體102與記憶胞104。記憶胞104電性連接於雙向三極體102。雙向三極體102可設置於基底100上，而記憶胞104可設置於雙向三極體102上。基底100例如是矽基底。在另一實施例中，雙向三極體102亦可設置於半導體後段製程的金屬介電層上。記憶胞104例如是雙向操作記憶胞或單向操作記憶胞，如磁阻式隨機存取記憶胞或電阻式隨機存取記憶胞等，但本發明並不限於此，只要是應用雙向三極體102作為開關的記憶胞104均屬於本發明所保護的範圍。
舉例來說，記憶胞104例如是自旋傳輸力矩磁阻式隨機存取記憶胞(spin-transfer torque magnetic random access memory cell，STT-MRAM cell)，且包括堆疊設置的磁性自由層(free magnetic layer)106、絕緣層(insulating layer)108與磁性固定層(fixed magnetic layer)110。磁性固定層110在一預定方向具有固定的磁化向量(magnetization)或是總磁矩(total magnetic moment)。由於磁性自由層106的磁化方向可翻轉，因此磁性記憶胞104藉由絕緣層108兩側的磁性自由層106與磁性固定層110的磁化方向 平行或反平行，以決定儲存「0」或「1」的資料。自旋傳輸力矩磁阻式隨機存取記憶胞的操作細節以及各膜層的材料為此技術領域具有通常知識者所週知，故於此省略其說明。
雙向三極體102包括端子112、半導體層114、端子116及閘極118。端子112可設置於基底100上。在另一實施例中，端子112亦可設置於半導體後段製程的金屬介電層上。端子112的材料例如是導體材料，如銅、鎢或鋁。記憶體結構10更可包括導線120，導線120電性連接於端子112，用以施加電壓至端子112。在此實施例中，導線120例如是作為源極線使用。端子112例如是導線120的一部分，然而本發明並不限於此。在其他實施例中，端子112亦可為獨立於導線120之外的其他導電構件，只要端子112可電性連接摻雜層122與摻雜區128即可。
半導體層114設置於端子112上，且包括摻雜層122、摻雜層124、摻雜層126、摻雜區128、摻雜區130與摻雜區132。半導體層114的材料例如是多晶矽。其中，摻雜層122、摻雜層124與摻雜層126依序設置於端子112上。摻雜區128設置於摻雜層122中。摻雜區130與摻雜區132分離設置於摻雜層126中。摻雜區130例如是位於摻雜層126的上表面，摻雜區132例如是位於摻雜層126的側面，且摻雜區132的上表面例如是低於摻雜區130的上表面。在此實施例中，摻雜區128與摻雜區132是以位於半導體層114的不同側為例進行說明，然而本發明並不以此為限。在其他實施例中，摻雜區128與摻雜區132亦可位於半導 體層114的同一側。
摻雜層122與摻雜層126為第一導電型，且摻雜層124、摻雜區128、摻雜區130與摻雜區132為第二導電型，且第一導電型與第二導電型為不同導電型態。第一導電型可為P型與N型中的一者，且第二導電型可為P型與N型中的另一者。在此實施例中，第一導電型與第二導電型分別是以P型與N型為例進行說明。
端子116設置於半導體層114上，且電性連接摻雜層126與摻雜區130。端子116的材料例如是導體材料，如鈷鐵硼。在此實施例中，端子116例如是記憶胞104中的導體層，如磁性自由層106。亦即，雙向三極體102可使用記憶胞104的磁性自由層106作為端子116，然而本發明並不限於此。在其他實施例中，端子116亦可為獨立於記憶胞104之外的其他導電構件，只要端子116可電性連接摻雜層126與摻雜區130即可。
此外，記憶體結構10更可包括導體層134，導體層134藉由記憶胞104電性連接於端子116，用以施加電壓至記憶胞104及端子116。導體層134的材料例如是導體材料，如_銅、鎢或鋁。另外，記憶體結構10更可包括導線136，導線136電性連接於導體層134。在此實施例中，導線136例如是作為位元線使用。導體層134例如是導線136的一部分，然而本發明並不限於此。在其他實施例中，導體層134亦可為獨立於導線136之外的其他導電構件，只要導體層134可將電壓施加傳至記憶胞104及雙向三極體102即可。
閘極118設置於半導體層114上，且電性連接摻雜層126與摻雜區132。在此實施例中，閘極118設置於半導體層114的側面。記憶體結構10更可包括導線138，導線138電性連接於閘極118，用以施加電壓至閘極118。導線138例如是作為閘極線使用。閘極118例如是導線138的一部分，然而本發明並不限於此。在其他實施例中，閘極118亦可為獨立於導線138之外的其他導電構件，只要導線138可將電壓施加至閘極118即可。
另外，請參照圖1A，記憶體結構10更可包括介電層140，至少設置於半導體層114、記憶胞104及導線134兩側，但本發明並不限於此，此技術領域具有通常知識者可依照產品設計需求調整介電層140的設置方式。此外，為了清楚表現圖1B中各構件的配置關係，在圖1B中省略介電層140的繪示。
以下，藉由圖1A來簡述藉由雙向三極體102的動作模式而操作記憶體結構10的方法。請參照圖1A，在端子112施加電壓VT1，在導體層134施加電壓VT2，且在閘極118施加電壓VG。當施加於端子112的電壓VT1大於施加於導體層134的電壓VT2時，可使得端子112與端子116之間的電壓差不為0，而使雙向三極體102產生動作。此時，藉由雙向三極體102的動作，電流會沿著電流方向D1從端子112通過摻雜層122、摻雜層124、摻雜層126、摻雜區130而流至端子116，再使得電流從端子116通過記憶胞104而流至導體層134。因此，可藉由沿著電流方向D1通過記憶胞104的電流對記憶胞104進行操作。
此外，當施加於端子112的電壓VT1小於施加於導體層134的電壓VT2時，端子112與端子116之間的電壓差不為0，而使雙向三極體102產生動作。此時，藉由雙向三極體102的動作，電流會沿著電流方向D2從導體層134通過記憶胞104而流至端子116，再使得電流從端子116通過摻雜層126、摻雜層124、摻雜層122、摻雜區128而流至端子112。因此，可藉由沿著電流方向D2通過記憶胞104的電流對記憶胞104進行操作。
請參照圖1C，對記憶體結構10的記憶胞104進行寫入操作的方法，包括以下步驟。對端子112施加電壓V1。對導體層134施加電壓V2。對閘極118施加電壓V3。其中，電壓V1與電壓V2之間的電壓差不為0，而產生通過記憶胞的電流C1。電壓V3大於電壓V1與電壓V2中的一者。
在此實施例中，電壓V1、電壓V2與電壓V3分別是以1.2V、0V與0.5V為例進行說明。此時，藉由電壓V1與電壓V2之間1.2V的電壓差，可使雙向三極體102的開啟，因此電流C1會從端子112通過摻雜層122、摻雜層124、摻雜層126、摻雜區130而流至端子116，再使得電流C1從端子116通過記憶胞104而流至導體層134，而對記憶胞104進行寫入。因此，當記憶胞104為自旋傳輸力矩磁阻式隨機存取記憶胞時，可藉由通過記憶胞104的電流C1改變記憶胞104的磁阻，以寫入記憶胞104，而在記憶胞104中儲存「1」的資料。
請參照圖1D，對記憶體結構10的記憶胞104進行抹除 操作的方法，包括以下步驟。對端子112施加電壓V4。對導體層134施加電壓V5。對閘極118施加電壓V6。其中，電壓V4與電壓V5之間的電壓差不為0，而產生通過記憶胞的C2。電壓V6大於電壓V4與電壓V5中的一者。當圖1C中的電壓V1大於電壓V2時，圖1D中的電壓V4小於電壓V5。當圖1C中的電壓V1小於電壓V2時，圖1D中的電壓V4大於電壓V5。
在此實施例中，電壓V4、電壓V5與電壓V6分別是以0V、1.2V與0.7V為例進行說明。此時，藉由電壓V4與電壓V5之間1.2V的電壓差，可使雙向三極體102的開啟，因此電流C2會從導體層134通過記憶胞104而流至端子116，再使得電流C2從端子116通過摻雜層126、摻雜層124、摻雜層122、摻雜區128而流至端子112，而對記憶胞104進行抹除。因此，當記憶胞104為自旋傳輸力矩磁阻式隨機存取記憶胞時，可藉由通過記憶胞104的電流C2改變記憶胞104的磁阻，以抹除記憶胞104，而在記憶胞104中儲存「0」的資料。
請參照圖1E，對記憶體結構10的記憶胞104進行讀取操作的方法，包括以下步驟。對端子112施加電壓V7。對導體層134施加電壓V8。對閘極118施加電壓V9。其中，電壓V7與電壓V8之間的電壓差不為0，而產生通過記憶胞的電流C3。圖1E中的電壓V7大於圖1C中的電壓V1與電壓V2中的一者。電壓V9大於電壓V7與電壓V8中的一者。
在此實施例中，電壓V7、電壓V8與電壓V9分別是以 1V、0V與0.5V為例進行說明。此時，藉由電壓V7與電壓V8之間1V的電壓差，可使雙向三極體102開啟，因此電流C3會從端子112通過摻雜層122、摻雜層124、摻雜層126、摻雜區130而流至端子116，再使得電流C3從端子116通過記憶胞104而流至導體層134。因此，可藉由通過記憶胞104的電流C3讀取記憶胞104中儲存的資料。
在上述實施例中，由於記憶體結構10是使用雙向三極體102作為開關，因此具有較佳的電性表現，如可抑制漏電流的產生。此外，在對選定的記憶胞104進行操作時，記憶體結構10的雙向三極體102可有效地防止對於非選定的記憶胞104所產生的干擾。另外，當半導體層114中的摻雜區132的上表面低於摻雜區130的上表面且閘極118設置於半導體層114的側面時，可有效地縮小記憶體單元的尺寸並有效地提升元件積集度。另外，藉由上述實施例的記憶體結構的操作方法，上述實施例對記憶體結構10的操作方法可藉由雙向三極體102對記憶體結構10進行操作。
圖2A為本發明的另一實施例的記憶體結構的剖面圖。圖2B為圖2A的立體圖。
請同時參照圖1A、圖1B、圖2A及圖2B，圖2A及圖2B的記憶體結構20與圖1A及圖1B的記憶體結構10的差異在於：摻雜區132a位於摻雜層126的上表面(亦即，摻雜區130與摻雜區132a皆位於摻雜層126的上表面)，且閘極118a設置於半 導體層114的上表面。此外，由於記憶體結構20的其他構件的設置方式、材料、功能與操作方法等與記憶體結構10相似，故於此不再贅述。此外，為了清楚表現圖2B中各構件的配置關係，在圖2B中省略介電層140的繪示。
在上述實施例中，由於記憶體結構20是使用雙向三極體102作為開關，因此具有較佳的電性表現，如可抑制漏電流的產生。此外，在對選定的記憶胞104進行操作時，記憶體結構20的雙向三極體102可有效地防止對於非選定的記憶胞104所產生的干擾。
圖3A為對記憶體結構進行寫入操作的電路圖。圖3B為對記憶體結構進行抹除操作的電路圖。圖3C為對記憶體結構進行讀取操作的電路圖。
圖3A至圖3C的記憶體結構可為記憶體結構10或記憶體結構20。在此實施例中，是以操作記憶體結構10為例進行說明，記憶體結構10中各構件已於上述實施例中進行詳盡地描述，故於此不再贅述。此外，下述實施例的操作方法雖然是以操作記憶體結構10為例進行說明，然而以下的操作方法亦可適用於操作記憶體結構20。
請參照圖1A、圖1B、圖3A至圖3C，記憶體結構10包括多條導線120、多條導線136、多條導線138、多個記憶胞104與多個雙向三極體102。各雙向三極體102包括端子112、端子116與閘極118。導線120可形成多條源極線SLn、SLn+1、SLn+2…， 導線136可形成多條位元線BLn、BLn+1、BLn+2…，且導線138可形成多條閘極線GLn、GLn+1、GLn+2…。
以下，以三條源極線SLn、SLn+1、SLn+2、三條位元線BLn、BLn+1、BLn+2以及三條閘極線GLn、GLn+1、GLn+2進行說明。SLn、SLn+1、SLn+2電性連接於端子112，位元線BLn、BLn+1、BLn+2藉由記憶胞104電性連接於端子116，且閘極線GLn、GLn+1、GLn+2電性連接於閘極118，而形成記憶體陣列結構。其中，源極線SLn、SLn+1、SLn+2例如是沿方向D3延伸，位元線BLn、BLn+1、BLn+2與閘極線GLn、GLn+1、GLn+2例如是交錯設置且沿方向D4延伸。方向D3與方向D4例如是相交。
請參照圖3A至圖3C，可將記憶胞104分為選定的記憶胞104a、非選定的記憶胞104b、104c、104d。其中，非選定的記憶胞104b與選定的記憶胞104a未共用閘極線GLn、GLn+1、GLn+2、源極線SLn、SLn+1、SLn+2與位元線BLn、BLn+1、BLn+2。非選定的記憶胞104c與選定的記憶胞104a未共用閘極線GLn、GLn+1、GLn+2與位元線BLn、BLn+1、BLn+2，且共用源極線SLn、SLn+2。非選定的記憶胞104d與選定的記憶胞104a共用閘極線GLn+1與位元線BLn+1，且未共用源極線SLn、SLn+1、SLn+2。
請參照圖3A，對記憶體結構10中選定的記憶胞104a進行寫入操作的方法，包括以下步驟。對電性連接於選定的記憶胞104a的源極線SLn、SLn+2施加電壓V10。對電性連接於選定的記憶胞104a的位元線BLn+1施加電壓V11。對電性連接於選定的記 憶胞104a的閘極線GLn+1施加電壓V12。其中，電壓V10與電壓V11之間的電壓差不為0，而產生通過選定的記憶胞104a的電流C4。電壓V12大於電壓V10與電壓V11中的一者。
在此實施例中，電壓V10、電壓V11與電壓V12分別是以1.2V、0V與0.5V為例進行說明。此時，藉由電壓V10與電壓V11之間1.2V的電壓差，可使連接於選定的記憶胞104a的雙向三極體102的呈現開啟狀態(on-state)，因此電流C4會從源極線SLn、SLn+2通過雙向三極體102與選定的記憶胞104a而流至字元線BLn+1，而對選定的記憶胞104a進行寫入。因此，當選定的記憶胞104a為自旋傳輸力矩磁阻式隨機存取記憶胞時，可藉由通過選定的記憶胞104a的電流C4改變選定的記憶胞104a的磁阻，而在選定的記憶胞104a中儲存「1」的資料。
此外，對記憶體結構10的寫入操作更可包括以下步驟。對電性連接於非選定的記憶胞104b的源極線SLn+1施加電壓V13。對電性連接於非選定的記憶胞104b的字元線BLn、BLn+2施加電壓V14。對電性連接於非選定的記憶胞104b的閘極線GLn、GLn+2施加電壓V15。其中，電壓V12大於電壓V15，且電壓V13與電壓V14之間的電壓差通常小於電壓V10與電壓V11之間的電壓差，因此可使得連接於非選定的記憶胞104b的雙向三極體102呈現關閉狀態(off-state)。
在此實施例中，電壓V13、電壓V14與電壓V15分別是以0V、0.6V與0.3V為例進行說明。就非選定的記憶胞104b、104c 而言，雖然在電壓V13與電壓V14之間以及電壓V10與電壓V14之間具有0.6V的電壓差，然而由於施加於閘極線GLn、GLn+2的電壓V15(如，0.3V)小於施加於閘極線GLn+1的電壓V12(如，0.5V)，且電壓V13與電壓V14之間以及電壓V10與電壓V14之間的電壓差(如，0.6V)小於電壓V10與電壓V11之間的電壓差(如，1.2V)，所以可流過連接於非選定的記憶胞104b、104c的雙向三極體102的電流極小，而使得連接於非選定的記憶胞104b、104c的雙向三極體102呈現關閉的狀態。因此，在對選定的記憶胞104a進行寫入操作時，不會對非選定的記憶胞104b、104c產生干擾而造成寫入或抹除動作。
在此實施例中，就非選定的記憶胞104d而言，電壓V13與電壓V11之間的電壓差(如，0V)小於電壓V10與電壓V11之間的電壓差(如，1.2V)，而使連接於非選定的記憶胞104d的雙向三極體102呈現關閉的狀態。在此實施例中，由於電壓V13與電壓V11的電壓值相同，而使得電壓V13與電壓V11之間的電壓差為0V，因此沒有電流通過連接於非選定的記憶胞104c的雙向三極體102，亦即連接於非選定的記憶胞104d的雙向三極體102呈現關閉的狀態。因此，在對選定的記憶胞104a進行寫入操作時，不會對非選定的記憶胞104d產生干擾而造成寫入或抹除動作。
請參照圖3B，對記憶體結構10中選定的記憶胞104a進行抹除操作的方法，包括以下步驟。對電性連接於選定的記憶胞104a的源極線SLn、SLn+2施加電壓V16。對電性連接於選定的記 憶胞104a的位元線BLn+1施加電壓V17。對電性連接於選定的記憶胞104a的閘極線GLn+1施加電壓V18。其中，電壓V16與電壓V17之間的電壓差不為0，而產生通過選定的記憶胞104a的電流C5。電壓V18大於電壓V16與電壓V17中的一者。當圖3A中的電壓V10大於電壓V11時，圖3B中的電壓V16小於電壓V17。當圖3A中的電壓V10小於電壓V11時，圖3B中的電壓V16大於電壓V17。
在此實施例中，電壓V16、電壓V17與電壓V18分別是以0V、1.2V與0.7V為例進行說明。此時，藉由電壓V16與電壓V17之間1.2V的電壓差，可使連接於選定的記憶胞104a的雙向三極體102的呈現開啟狀態(on-state)，因此電流C5會從字元線BLn+1通過選定的記憶胞104a與雙向三極體102而流至源極線SLn、SLn+2，而對選定的記憶胞104a進行抹除。因此，當選定的記憶胞104a為自旋傳輸力矩磁阻式隨機存取記憶胞時，可藉由通過選定的記憶胞104a的電流C5改變選定的記憶胞104a的磁阻，以抹除選定的記憶胞104a，而在選定的記憶胞104a中儲存「0」的資料。
對記憶體結構10的抹除操作更可包括以下步驟。對電性連接於非選定的記憶胞104b的源極線SLn+1施加電壓V19。對電性連接於非選定的記憶胞104b的字元線BLn、BLn+2施加電壓V20。對電性連接於非選定的記憶胞104b的閘極線GLn、GLn+2施加電壓V21。其中，電壓V18小於電壓V21，且電壓V19與電 壓V20之間的電壓差通常小於電壓V16與電壓V17之間的電壓差，因此可使得連接於非選定的記憶胞104b的雙向三極體102呈現關閉狀態(off-state)。
在此實施例中，電壓V19、電壓V20與電壓V21分別是以1.2V、0.6V與0.9V為例進行說明。就非選定的記憶胞104b、104c而言，雖然在電壓V19與電壓V20之間以及電壓V16與電壓V20之間具有0.6V的電壓差，然而由於施加於閘極線GLn、GLn+2的電壓V21(如，0.9V)大於施加於閘極線GLn+1的電壓V18(如，0.7V)，且電壓V19與電壓V20之間以及電壓V16與電壓V20之間的電壓差(如，0.6V)小於電壓V16與電壓V17之間的電壓差(如，1.2V)，所以可流過連接於非選定的記憶胞104b、104c的雙向三極體102的電流極小，而使得連接於非選定的記憶胞104b、104c的雙向三極體102呈現關閉的狀態。因此，在對選定的記憶胞104a進行抹除操作時，不會對非選定的記憶胞104b、104c產生干擾而造成寫入或抹除動作。
在此實施例中，就非選定的記憶胞104d而言，電壓V19與電壓V17之間的電壓差(如，0V)小於電壓V16與電壓V17之間的電壓差(如，1.2V)，而使連接於非選定的記憶胞104d的雙向三極體102呈現關閉的狀態。在此實施例中，由於電壓V19與電壓V17的電壓值相同，而使得電壓V19與電壓V17之間的電壓差為0V，因此沒有電流通過連接於非選定的記憶胞104c的雙向三極體102，亦即連接於非選定的記憶胞104d的雙向三極體102 呈現關閉的狀態。因此，在對選定的記憶胞104a進行抹除操作時，不會對非選定的記憶胞104d產生干擾而造成寫入或抹除動作。
請參照圖3C，對記憶體結構10中選定的記憶胞104a進行讀取操作的方法，包括以下步驟。對電性連接於選定的記憶胞104a的源極線SLn、SLn+2施加電壓V22。對電性連接於選定的記憶胞104a的位元線BLn+1施加電壓V23。對電性連接於選定的記憶胞104a的閘極線GLn+1施加電壓V24。其中，電壓V22與電壓V23之間的電壓差不為0，而產生通過選定的記憶胞104a的電流C6。圖3C中的電壓V22大於圖3A中的電壓V10與電壓V11中的一者且小於電壓V10與電壓V11中的另一者。電壓V24大於電壓V22與電壓V23中的一者且通常小於電壓V22與電壓V23中的另一者。
在此實施例中，電壓V22、電壓V23與電壓V24分別是以1V、0V與0.5V為例進行說明。此時，藉由電壓V22與電壓V23之間1V的電壓差，可使連接於選定的記憶胞104a的雙向三極體102的呈現開啟狀態(on-state)，因此電流C6會從源極線SLn、SLn+2通過雙向三極體102與選定的記憶胞104a而流至字元線BLn+1。因此，可藉由通過選定的記憶胞104a的電流C6讀取選定的記憶胞104a中儲存的資料。
此外，對記憶體結構10的讀取操作更可包括以下步驟。對電性連接於非選定的記憶胞104b的源極線SLn+1施加電壓V25。對電性連接於非選定的記憶胞104b的字元線BLn、BLn+2施 加電壓V26。對電性連接於非選定的記憶胞104b的閘極線GLn、GLn+2施加電壓V27。其中，電壓V24大於電壓V27。電壓V25與電壓V26之間的電壓差通常小於電壓V22與電壓V23之間的電壓差。
在此實施例中，電壓V25、電壓V26與電壓V27分別是以0V、0.6V與0.3V為例進行說明。就非選定的記憶胞104b、104c而言，雖然在電壓V25與電壓V26之間以及電壓V22與電壓V26之間具有0.6V的電壓差，然而由於施加於閘極線GLn、GLn+2的電壓V27(如，0.3V)小於施加於閘極線GLn+1的電壓V24(如，0.5V)，且電壓V25與電壓V26之間以及電壓V22與電壓V26之間的電壓差(如，0.6V)小於電壓V22與電壓V23之間的電壓差(如，1V)，所以可流過連接於非選定的記憶胞104b、104c的雙向三極體102的電流極小，而使得連接於非選定的記憶胞104b、104c的雙向三極體102呈現關閉的狀態。因此，在對選定的記憶胞104a進行讀取操作時，不會對非選定的記憶胞104b、104c產生干擾而造成寫入或抹除動作，進而造成選定的記憶胞104a讀取錯誤。
在此實施例中，就非選定的記憶胞104d而言，電壓V25與電壓V23之間的電壓差(如，0V)小於電壓V22與電壓V23之間的電壓差(如，1V)，而使連接於非選定的記憶胞104d的雙向三極體102呈現關閉的狀態。在此實施例中，由於電壓V25與電壓V23的電壓值相同，而使得電壓V25與電壓V23之間的電壓 差為0V，因此沒有電流通過連接於非選定的記憶胞104c的雙向三極體102，亦即連接於非選定的記憶胞104d的雙向三極體102呈現關閉的狀態。因此，在對選定的記憶胞104a進行讀取操作時，不會對非選定的記憶胞104d產生干擾而造成寫入或抹除動作，進而造成選定的記憶胞104a讀取錯誤。
基於上述實施例可知，在上述實施例的記憶體結構的操作方法中，由於記憶體結構10是使用雙向三極體102作為開關，因此具有較佳的電性表現，如可抑制漏電流的產生。此外，藉由上述實施例的記憶體結構的操作方法，可藉由雙向三極體102對記憶體結構10進行操作。藉由上述實施例的記憶體結構的操作方法，在對選定的記憶胞104a進行操作時，具有較佳的電性表現。舉例來說，在對選定的記憶胞104a進行操作時，藉由雙向三極體102可有效地防止對於非選定的記憶胞104b、104c、104d所產生的干擾而造成寫入或抹除動作，進而會造成選定的記憶胞104a讀取錯誤。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體結構
100‧‧‧基底
102‧‧‧雙向三極體
104‧‧‧記憶胞
106‧‧‧磁性自由層
108‧‧‧絕緣層
110‧‧‧磁性固定層
112、116‧‧‧端子
114‧‧‧半導體層
118‧‧‧閘極
120‧‧‧導線
122、124、126‧‧‧摻雜層
128、130、132‧‧‧摻雜區
134‧‧‧導體層
140‧‧‧介電層
D1、D2‧‧‧電流方向
VG、VT1、VT2‧‧‧電壓

Claims (19)

  1. 一種記憶體結構，包括：一雙向三極體；以及一記憶胞，電性連接於該雙向三極體，其中該雙向三極體包括：一第一端子；一半導體層，設置於該第一端子上，且包括：一第一摻雜層、一第二摻雜層與一第三摻雜層，依序設置於該第一端子上；一第一摻雜區，設置於該第一摻雜層中；以及一第二摻雜區與一第三摻雜區，分離設置於該第三摻雜層中，其中該第一摻雜層與該第三摻雜層為一第一導電型，且該第二摻雜層、該第一摻雜區、該第二摻雜區與該第三摻雜區為一第二導電型，且該第一導電型與該第二導電型為不同導電型態，該第一端子電性連接該第一摻雜層與該第一摻雜區；一第二端子，設置於該半導體層上，且電性連接該第三摻雜層與該第二摻雜區；以及一閘極，設置於該半導體層上，且電性連接該第三摻雜層與該第三摻雜區。
  2. 如申請專利範圍第1項所述的記憶體結構，其中該記憶胞包括雙向操作記憶胞或單向操作記憶胞。
  3. 如申請專利範圍第1項所述的記憶體結構，其中該第一導電型為P型與N型中的一者，且該第二導電型為P型與N型中的另一者。
  4. 如申請專利範圍第1項所述的記憶體結構，其中該第二端子包括該記憶胞中的導體層。
  5. 如申請專利範圍第1項所述的記憶體結構，其中該第二摻雜區位於該第三摻雜層的上表面，該第三摻雜區位於該第三摻雜層的側面，且該第三摻雜區的上表面低於該第二摻雜區的上表面。
  6. 如申請專利範圍第1項所述的記憶體結構，其中該第二摻雜區與該第三摻雜區皆位於該第三摻雜層的上表面。
  7. 如申請專利範圍第1項所述的記憶體結構，更包括一第一導線，電性連接於該第一端子。
  8. 如申請專利範圍第1項所述的記憶體結構，更包括一導體層，藉由該記憶胞電性連接於該第二端子。
  9. 如申請專利範圍第8項所述的記憶體結構，更包括一第二導線，電性連接於該導體層。
  10. 如申請專利範圍第1項所述的記憶體結構，更包括一第三導線，電性連接於該閘極。
  11. 一種記憶體結構的操作方法，其中該記憶體結構包括一雙向三極體、一記憶胞及一導體層，該雙向三極體包括一第一端 子、一第二端子與一閘極，導體層藉由該記憶胞電性連接於該第二端子，且該記憶體結構的操作方法包括對該記憶胞進行一寫入操作，包括：對該第一端子施加一第一電壓；對該導體層施加一第二電壓；以及對該閘極施加一第三電壓，其中該第一電壓與該第二電壓之間的電壓差不為0，而產生通過該記憶胞的一第一電流，該第三電壓大於該第一電壓與該第二電壓中的一者。
  12. 如申請專利範圍第11項所述的記憶體結構的操作方法，更包括對該記憶胞進行一抹除操作，包括：對該第一端子施加一第四電壓；對該導體層施加一第五電壓；以及對該閘極施加一第六電壓，其中該第四電壓與該第五電壓之間的電壓差不為0，而產生通過該記憶胞的一第二電流，該第六電壓大於該第四電壓與該第五電壓中的一者，當該第一電壓大於該第二電壓時，該第四電壓小於該第五電壓，當該第一電壓小於該第二電壓時，該第四電壓大於該第五電壓。
  13. 如申請專利範圍第11項所述的記憶體結構的操作方法， 更包括對該記憶胞進行一讀取操作，包括：對該第一端子施加一第七電壓；對該導體層施加一第八電壓；以及對該閘極施加一第九電壓，其中該第七電壓與該第八電壓之間的電壓差不為0，而產生通過該記憶胞的一第三電流，該第七電壓大於該第一電壓與該第二電壓中的一者且小於該第一電壓與該第二電壓中的另一者，該第九電壓大於該第七電壓與該第八電壓中的一者。
  14. 一種記憶體結構的操作方法，其中該記憶體結構包括多條第一導線、多條第二導線、多條第三導線、多個記憶胞與多個雙向三極體，各該雙向三極體包括一第一端子、一第二端子與一閘極，該些第一導線電性連接於該些第一端子，該些第二導線藉由該些記憶胞電性連接於該些第二端子，且該些第三導線電性連接於該些閘極，該記憶體結構的操作方法包括對選定的該記憶胞進行一寫入操作，包括：對電性連接於選定的該記憶胞的該第一導線施加一第一電壓；對電性連接於選定的該記憶胞的該第二導線施加一第二電壓；以及對電性連接於選定的該記憶胞的該第三導線施加一第三電壓，其中 該第一電壓與該第二電壓之間的電壓差不為0，而產生通過選定的該記憶胞的一第一電流，該第三電壓大於該第一電壓與該第二電壓中的一者。
  15. 如申請專利範圍第14項所述的記憶體結構的操作方法，其中該寫入操作更包括：對電性連接於非選定的該記憶胞的該第一導線施加一第四電壓；對電性連接於非選定的該記憶胞的該第二導線施加一第五電壓；對電性連接於非選定的該記憶胞的該第三導線施加一第六電壓，其中該第三電壓大於該第六電壓，該第四電壓與該第五電壓之間的電壓差小於該第一電壓與該第二電壓之間的電壓差。
  16. 如申請專利範圍第14項所述的記憶體結構的操作方法，更包括對選定的該記憶胞進行一抹除操作，包括：對電性連接於選定的該記憶胞的該第一導線施加一第七電壓；對電性連接於選定的該記憶胞的該第二導線施加一第八電壓；以及對電性連接於選定的該記憶胞的該第三導線施加一第九電壓，其中 該第七電壓與該第八電壓之間的電壓差不為0，而產生通過選定的該記憶胞的一第二電流，該第九電壓大於該第七電壓與該第八電壓中的一者，當該第一電壓大於該第二電壓時，該第七電壓小於該第八電壓，當該第一電壓小於該第二電壓時，該第七電壓大於該第八電壓。
  17. 如申請專利範圍第16項所述的記憶體結構的操作方法，其中該抹除操作更包括：對電性連接於非選定的該記憶胞的該第一導線施加一第十電壓；對電性連接於非選定的該記憶胞的該第二導線施加一第十一電壓；對電性連接於非選定的該記憶胞的該第三導線施加一第十二電壓，其中該第九電壓小於該第十二電壓，該第十電壓與該第十一電壓之間的電壓差小於該第七電壓與該第八電壓之間的電壓差。
  18. 如申請專利範圍第14項所述的記憶體結構的操作方法，更包括對選定的該記憶胞進行一讀取操作，包括：對電性連接於選定的該記憶胞的該第一導線施加一第十三電壓； 對電性連接於選定的該記憶胞的該第二導線施加一第十四電壓；以及對電性連接於選定的該記憶胞的該第三導線施加一第十五電壓，其中該第十三電壓與該第十四電壓之間的電壓差不為0，而產生通過選定的該記憶胞的一第三電流，該第十三電壓大於該第一電壓與該第二電壓中的一者且小於該第一電壓與該第二電壓中的另一者，該第十五電壓大於該第十三電壓與該第十四電壓中的一者且小於該第十三電壓與該第十四電壓中的另一者。
  19. 如申請專利範圍第18項所述的記憶體結構的操作方法，其中該讀取操作更包括：對電性連接於非選定的該記憶胞的該第一導線施加一第十六電壓；對電性連接於非選定的該記憶胞的該第二導線施加一第十七電壓；對電性連接於非選定的該記憶胞的該第三導線施加一第十八電壓，其中該第十五電壓大於該十八電壓，該第十六電壓與該第十七電壓之間的電壓差小於該第十三電壓與該第十四電壓之間的電壓差。
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