CN105006245B - 存储器结构及其操作方法 - Google Patents

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Abstract

本发明提出一种存储器结构及其操作方法。存储器结构包括双向三极管与记忆胞。记忆胞电性连接于双向三极管。

Description

存储器结构及其操作方法
技术领域
本发明涉及一种存储器结构及其操作方法，且特别涉及一种具有双向三极管的存储器结构及其操作方法。
背景技术
已知技术发展出一种由记忆胞与二极管所组成的存储器结构。以磁性随机存取存储器(magnetoresistance random access memory cell，MRAM)为例，磁性随机存取存储器由磁性随机存取存储器记忆胞(MRAM cell)与二极管所组成，且能够执行非易失性存储器操作。磁性随机存取存储器记忆胞用以存储信息。磁性随机存取存储器的二极管作为选择性元件，用于防止磁性随机存取存储器记忆胞被磁性随机存取存储器阵列中的其他磁性随机存取存储器记忆胞所影响。磁性随机存取存储器具有高速度、低功率消耗以及高集成度的优点。
然而，在由记忆胞与二极管所组成的存储器阵列结构中，在对选定的记忆胞进行写入、抹除或读取等操作时，仍然对其他非选定的记忆胞造成干扰，而造成非选定的记忆胞错误的写入、抹除，或选定的记忆胞错误的读取。
发明内容
本发明提供一种存储器结构，其具有较佳的电性表现。
本发明提供一种存储器结构的操作方法，可使用双向三极管对存储器结构进行操作。
本发明提出一种存储器结构，包括双向三极管(triode for alternatingcurrent，TRIAC)与记忆胞。记忆胞电性连接于双向三极管。
依照本发明的一实施例所述，在上述的存储器结构中，记忆胞例如是双向操作记忆胞或单向操作记忆胞。
依照本发明的一实施例所述，在上述的存储器结构中，双向三极管包括第一端子、半导体层、第二端子及栅极。半导体层设置在第一端子上，且包括第一掺杂层、第二掺杂层、第三掺杂层、第一掺杂区、第二掺杂区与第三掺杂区。第一掺杂层、第二掺杂层与第三掺杂层依序设置在第一端子上。第一掺杂区设置在第一掺杂层中。第二掺杂区与第三掺杂区分离设置在第三掺杂层中。第一掺杂层与第三掺杂层为第一导电型，且第二掺杂层、第一掺杂区、第二掺杂区与第三掺杂区为第二导电型，且第一导电型与第二导电型为不同导电类型。第一端子电性连接第一掺杂层与第一掺杂区。第二端子设置在半导体层上，且电性连接第三掺杂层与第二掺杂区。栅极设置在半导体层上，且电性连接第三掺杂层与第三掺杂区。
依照本发明的一实施例所述，在上述的存储器结构中，第一导电型例如是P型与N型中的一个，且第二导电型例如是P型与N型中的另一个。
依照本发明的一实施例所述，在上述的存储器结构中，第二端子例如是记忆胞中的导体层。
依照本发明的一实施例所述，在上述的存储器结构中，第二掺杂区例如是位于第三掺杂层的上表面，第三掺杂区例如是位于第三掺杂层的侧面，且第三掺杂区的上表面例如是低于第二掺杂区的上表面。
依照本发明的一实施例所述，在上述的存储器结构中，第二掺杂区与第三掺杂区例如是皆位于第三掺杂层的上表面。
依照本发明的一实施例所述，在上述的存储器结构中，还包括第一导线，电性连接于第一端子。
依照本发明的一实施例所述，在上述的存储器结构中，还包括导体层，藉由记忆胞电性连接于第二端子。
依照本发明的一实施例所述，在上述的存储器结构中，还包括第二导线，电性连接于导体层。
依照本发明的一实施例所述，在上述的存储器结构中，还包括第三导线，电性连接于栅极。
本发明提出一种存储器结构的操作方法，其中存储器结构包括双向三极管、记忆胞及导体层。双向三极管包括第一端子、第二端子与栅极。导体层藉由记忆胞电性连接于第二端子。存储器结构的操作方法包括对记忆胞进行写入操作，包括以下步骤。对第一端子施加第一电压。对导体层施加第二电压。对栅极施加第三电压。其中，第一电压与第二电压之间的电压差不为0，而产生通过记忆胞的第一电流。第三电压大于第一电压与第二电压中的一个。
依照本发明的一实施例所述，在上述的存储器结构的操作方法中，还包括对记忆胞进行抹除操作，包括以下步骤。对第一端子施加第四电压。对导体层施加第五电压。对栅极施加第六电压。其中，第四电压与第五电压之间的电压差不为0，而产生通过记忆胞的第二电流。第六电压大于第四电压与第五电压中的一个。当第一电压大于第二电压时，第四电压小于第五电压。当第一电压小于第二电压时，第四电压大于第五电压。
依照本发明的一实施例所述，在上述的存储器结构的操作方法中，还包括对记忆胞进行读取操作，包括以下步骤。对第一端子施加第七电压。对导体层施加第八电压。对栅极施加第九电压。其中，第七电压与第八电压之间的电压差不为0，而产生通过记忆胞的第三电流。第七电压大于第一电压与第二电压中的一个且小于第一电压与第二电压中的另一个。第九电压大于第七电压与第八电压中的一个。
本发明提出另一种存储器结构的操作方法，其中存储器结构包括多条第一导线、多条第二导线、多条第三导线、多个记忆胞与多个双向三极管。各双向三极管包括第一端子、第二端子与栅极。第一导线电性连接于第一端子，第二导线藉由记忆胞电性连接于第二端子，且第三导线电性连接于栅极。存储器结构的操作方法包括对选定的记忆胞进行写入操作，包括以下步骤。对电性连接于选定的记忆胞的第一导线施加第一电压。对电性连接于选定的记忆胞的第二导线施加第二电压。对电性连接于选定的记忆胞的第三导线施加第三电压。其中，第一电压与第二电压之间的电压差不为0，而产生通过选定的记忆胞的第一电流。第三电压大于第一电压与第二电压中的一个。
依照本发明的另一实施例所述，在上述的存储器结构的操作方法中，写入操作还包括以下步骤。对电性连接于非选定的记忆胞的第一导线施加第四电压。对电性连接于非选定的记忆胞的第二导线施加第五电压。对电性连接于非选定的记忆胞的第三导线施加第六电压。其中，第三电压大于第六电压。第四电压与第五电压之间的电压差通常小于第一电压与第二电压之间的电压差。
依照本发明的另一实施例所述，在上述的存储器结构的操作方法中，还包括对选定的记忆胞进行抹除操作，包括以下步骤。对电性连接于选定的记忆胞的第一导线施加第七电压。对电性连接于选定的记忆胞的第二导线施加第八电压。对电性连接于选定的记忆胞的第三导线施加第九电压。其中，第七电压与第八电压之间的电压差不为0，而产生通过选定的记忆胞的第二电流。第九电压大于第七电压与第八电压中的一个。当第一电压大于第二电压时，第七电压小于第八电压。当第一电压小于第二电压时，第七电压大于第八电压。
依照本发明的另一实施例所述，在上述的存储器结构的操作方法中，抹除操作还包括下列步骤。对电性连接于非选定的记忆胞的第一导线施加第十电压。对电性连接于非选定的记忆胞的第二导线施加第十一电压。对电性连接于非选定的记忆胞的第三导线施加第十二电压。其中，第九电压小于第十二电压。第十电压与第十一电压之间的电压差通常小于第七电压与第八电压之间的电压差。
依照本发明的另一实施例所述，在上述的存储器结构的操作方法中，还包括对选定的记忆胞进行读取操作，包括下列步骤。对电性连接于选定的记忆胞的第一导线施加第十三电压。对电性连接于选定的记忆胞的第二导线施加第十四电压。对电性连接于选定的记忆胞的第三导线施加第十五电压。其中，第十三电压与第十四电压之间的电压差不为0，而产生通过选定的记忆胞的第三电流。第十三电压大于第一电压与第二电压中的一个且通常小于第一电压与第二电压中的另一个。第十五电压大于第十三电压与第十四电压中的一个且小于第十三电压与第十四电压中的另一个。
依照本发明的另一实施例所述，在上述的存储器结构的操作方法中，读取操作还包括下列步骤。对电性连接于非选定的记忆胞的第一导线施加第十六电压。对电性连接于非选定的记忆胞的第二导线施加第十七电压。对电性连接于非选定的记忆胞的第三导线施加第十八电压。其中，第十五电压大于十八电压。第十六电压与第十七电压之间的电压差通常小于第十三电压与第十四电压之间的电压差。
基于上述，由于本发明所提出的存储器结构是以双向三极管作为开关，因此具有较佳的电性表现。此外，在本发明所提出的存储器结构的操作方法中，可藉由双向三极管对存储器结构进行操作。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A为本发明的一实施例的存储器结构的剖面图。
图1B为图1A的立体图。
图1C为对图1A的存储器结构进行写入操作的示意图。
图1D为对图1A的存储器结构进行抹除操作的示意图。
图1E为对图1A的存储器结构进行读取操作的示意图。
图2A为本发明的另一实施例的存储器结构的剖面图。
图2B为图2A的立体图。
图3A为对存储器结构进行写入操作的电路图。
图3B为对存储器结构进行抹除操作的电路图。
图3C为对存储器结构进行读取操作的电路图。
【符号说明】
10、20：存储器结构
100：基底
102：双向三极管
104：记忆胞
106：磁性自由层
108：绝缘层
110：磁性固定层
112、116：端子
114：半导体层
118、118a：栅极
120、136、138：导线
122、124、126：掺杂层
128、130、132、132a：掺杂区
134：导体层
140：介电层
BLn、BLn+1、BLn+2：位线
C1～C6：电流
D1、D2：电流方向
D3、D4：方向
GLn、GLn+1、GLn+2：栅极线
SLn、SLn+1、SLn+2：源极线
V1～V27、VG、VT1、VT2：电压
具体实施方式
图1A为本发明的一实施例的存储器结构的剖面图。图1B为图1A的立体图。图1C为对图1A的存储器结构进行写入操作的示意图。图1D为对图1A的存储器结构进行抹除操作的示意图。图1E为对图1A的存储器结构进行读取操作的示意图。
请同时参照图1A与图1B，存储器结构10包括双向三极管102与记忆胞104。记忆胞104电性连接于双向三极管102。双向三极管102可设置在基底100上，而记忆胞104可设置在双向三极管102上。基底100例如是硅基底。在另一实施例中，双向三极管102也可设置在半导体后段制程的金属介电层上。记忆胞104例如是双向操作记忆胞或单向操作记忆胞，如磁阻式随机存取记忆胞或电阻式随机存取记忆胞等，但本发明并不限于此，只要是应用双向三极管102作为开关(bidirectional switch)的记忆胞104均属于本发明所保护的范围。
举例来说，记忆胞104例如是自旋传输力矩磁阻式随机存取记忆胞(spin-transfer torque magnetic random access memory cell，STT-MRAM cell)，且包括堆迭设置的磁性自由层(free magnetic layer)106、绝缘层(insulating layer)108与磁性固定层(fixed magnetic layer)110。磁性固定层110在一预定方向具有固定的磁化向量(magnetization)或是总磁矩(total magnetic moment)。由于磁性自由层106的磁化方向可翻转，因此磁性记忆胞104藉由绝缘层108两侧的磁性自由层106与磁性固定层110的磁化方向平行或反平行，以决定存储“0”或“1”的数据。自旋传输力矩磁阻式随机存取记忆胞的操作细节以及各膜层的材料为此技术领域具有通常知识者所周知，故在此省略其说明。
双向三极管102包括端子112、半导体层114、端子116及栅极118。端子112可设置在基底100上。在另一实施例中，端子112也可设置在半导体后段制程的金属介电层上。端子112的材料例如是导体材料，如铜、钨或铝。存储器结构10还可包括导线120，导线120电性连接于端子112，用以施加电压至端子112。在此实施例中，导线120例如是作为源极线使用。端子112例如是导线120的一部分，然而本发明并不限于此。在其他实施例中，端子112也可为独立于导线120之外的其他导电构件，只要端子112可电性连接掺杂层122与掺杂区128即可。
半导体层114设置在端子112上，且包括掺杂层122、掺杂层124、掺杂层126、掺杂区128、掺杂区130与掺杂区132。半导体层114的材料例如是多晶硅。其中，掺杂层122、掺杂层124与掺杂层126依序设置在端子112上。掺杂区128设置在掺杂层122中。掺杂区130与掺杂区132分离设置在掺杂层126中。掺杂区130例如是位于掺杂层126的上表面，掺杂区132例如是位于掺杂层126的侧面，且掺杂区132的上表面例如是低于掺杂区130的上表面。在此实施例中，掺杂区128与掺杂区132是以位于半导体层114的不同侧为例进行说明，然而本发明并不以此为限。在其他实施例中，掺杂区128与掺杂区132也可位于半导体层114的同一侧。
掺杂层122与掺杂层126为第一导电型，且掺杂层124、掺杂区128、掺杂区130与掺杂区132为第二导电型，且第一导电型与第二导电型为不同导电类型。第一导电型可为P型与N型中的一个，且第二导电型可为P型与N型中的另一个。在此实施例中，第一导电型与第二导电型分别是以P型与N型为例进行说明。
端子116设置在半导体层114上，且电性连接掺杂层126与掺杂区130。端子116的材料例如是导体材料，如钴铁硼。在此实施例中，端子116例如是记忆胞104中的导体层，如磁性自由层106。亦即，双向三极管102可使用记忆胞104的磁性自由层106作为端子116，然而本发明并不限于此。在其他实施例中，端子116也可为独立于记忆胞104之外的其他导电构件，只要端子116可电性连接掺杂层126与掺杂区130即可。
此外，存储器结构10还可包括导体层134，导体层134藉由记忆胞104电性连接于端子116，用以施加电压至记忆胞104及端子116。导体层134的材料例如是导体材料，如_铜、钨或铝。另外，存储器结构10还可包括导线136，导线136电性连接于导体层134。在此实施例中，导线136例如是作为位线使用。导体层134例如是导线136的一部分，然而本发明并不限于此。在其他实施例中，导体层134也可为独立于导线136之外的其他导电构件，只要导体层134可将电压施加传至记忆胞104及双向三极管102即可。
栅极118设置在半导体层114上，且电性连接掺杂层126与掺杂区132。在此实施例中，栅极118设置在半导体层114的侧面。存储器结构10还可包括导线138，导线138电性连接于栅极118，用以施加电压至栅极118。导线138例如是作为栅极线使用。栅极118例如是导线138的一部分，然而本发明并不限于此。在其他实施例中，栅极118也可为独立于导线138之外的其他导电构件，只要导线138可将电压施加至栅极118即可。
另外，请参照图1A，存储器结构10还可包括介电层140，至少设置在半导体层114、记忆胞104及导线136两侧，但本发明并不限于此，此技术领域具有通常知识者可依照产品设计需求调整介电层140的设置方式。此外，为了清楚表现图1B中各构件的配置关系，在图1B中省略介电层140的绘示。
以下，藉由图1A来简述藉由双向三极管102的动作模式而操作存储器结构10的方法。请参照图1A，在端子112施加电压VT1，在导体层134施加电压VT2，且在栅极118施加电压VG。当施加于端子112的电压VT1大于施加于导体层134的电压VT2时，可使得端子112与端子116之间的电压差不为0，而使双向三极管102产生动作。此时，藉由双向三极管102的动作，电流会沿着电流方向D1从端子112通过掺杂层122、掺杂层124、掺杂层126、掺杂区130而流至端子116，再使得电流从端子116通过记忆胞104而流至导体层134。因此，可藉由沿着电流方向D1通过记忆胞104的电流对记忆胞104进行操作。
此外，当施加于端子112的电压VT1小于施加于导体层134的电压VT2时，端子112与端子116之间的电压差不为0，而使双向三极管102产生动作。此时，藉由双向三极管102的动作，电流会沿着电流方向D2从导体层134通过记忆胞104而流至端子116，再使得电流从端子116通过掺杂层126、掺杂层124、掺杂层122、掺杂区128而流至端子112。因此，可藉由沿着电流方向D2通过记忆胞104的电流对记忆胞104进行操作。
请参照图1C，对存储器结构10的记忆胞104进行写入操作的方法，包括以下步骤。对端子112施加电压V1。对导体层134施加电压V2。对栅极118施加电压V3。其中，电压V1与电压V2之间的电压差不为0，而产生通过记忆胞的电流C1。电压V3大于电压V1与电压V2中的一个。
在此实施例中，电压V1、电压V2与电压V3分别是以1.2V、0V与0.5V为例进行说明。此时，藉由电压V1与电压V2之间1.2V的电压差，可使双向三极管102的开启，因此电流C1会从端子112通过掺杂层122、掺杂层124、掺杂层126、掺杂区130而流至端子116，再使得电流C1从端子116通过记忆胞104而流至导体层134，而对记忆胞104进行写入。因此，当记忆胞104为自旋传输力矩磁阻式随机存取记忆胞时，可藉由通过记忆胞104的电流C1改变记忆胞104的磁阻，以写入记忆胞104，而在记忆胞104中存储“1”的数据。
请参照图1D，对存储器结构10的记忆胞104进行抹除操作的方法，包括以下步骤。对端子112施加电压V4。对导体层134施加电压V5。对栅极118施加电压V6。其中，电压V4与电压V5之间的电压差不为0，而产生通过记忆胞的C2。电压V6大于电压V4与电压V5中的一个。当图1C中的电压V1大于电压V2时，图1D中的电压V4小于电压V5。当图1C中的电压V1小于电压V2时，图1D中的电压V4大于电压V5。
在此实施例中，电压V4、电压V5与电压V6分别是以0V、1.2V与0.7V为例进行说明。此时，藉由电压V4与电压V5之间1.2V的电压差，可使双向三极管102的开启，因此电流C2会从导体层134通过记忆胞104而流至端子116，再使得电流C2从端子116通过掺杂层126、掺杂层124、掺杂层122、掺杂区128而流至端子112，而对记忆胞104进行抹除。因此，当记忆胞104为自旋传输力矩磁阻式随机存取记忆胞时，可藉由通过记忆胞104的电流C2改变记忆胞104的磁阻，以抹除记忆胞104，而在记忆胞104中存储“0”的数据。
请参照图1E，对存储器结构10的记忆胞104进行读取操作的方法，包括以下步骤。对端子112施加电压V7。对导体层134施加电压V8。对栅极118施加电压V9。其中，电压V7与电压V8之间的电压差不为0，而产生通过记忆胞的电流C3。图1E中的电压V7大于图1C中的电压V1与电压V2中的一个。电压V9大于电压V7与电压V8中的一个。
在此实施例中，电压V7、电压V8与电压V9分别是以1V、0V与0.5V为例进行说明。此时，藉由电压V7与电压V8之间1V的电压差，可使双向三极管102的开启，因此电流C3会从端子112通过掺杂层122、掺杂层124、掺杂层126、掺杂区130而流至端子116，再使得电流C3从端子116通过记忆胞104而流至导体层134。因此，可藉由通过记忆胞104的电流C3读取记忆胞104中存储的数据。
在上述实施例中，由于存储器结构10是使用双向三极管102作为开关，因此具有较佳的电性表现，如可抑制漏电流的产生。此外，在对选定的记忆胞104进行操作时，存储器结构10的双向三极管102可有效地防止对于非选定的记忆胞104所产生的干扰。另外，当半导体层114中的掺杂区132的上表面低于掺杂区130的上表面且栅极(有时也称之为“闸极”或“门极”)118设置在半导体层114的侧面时，可有效地缩小存储器单元的尺寸并有效地提高元件集成度。另外，藉由上述实施例的存储器结构的操作方法，上述实施例对存储器结构10的操作方法可藉由双向三极管102对存储器结构10进行操作。
图2A为本发明的另一实施例的存储器结构的剖面图。图2B为图2A的立体图。
请同时参照图1A、图1B、图2A及图2B，图2A及图2B的存储器结构20与图1A及图1B的存储器结构10的差异在于：掺杂区132a位于掺杂层126的上表面(亦即，掺杂区130与掺杂区132a皆位于掺杂层126的上表面)，且栅极118a设置在半导体层114的上表面。此外，由于存储器结构20的其他构件的设置方式、材料、功能与操作方法等与存储器结构10相似，故在此不再赘述。此外，为了清楚表现图2B中各构件的配置关系，在图2B中省略介电层140的绘示。
在上述实施例中，由于存储器结构20是使用双向三极管102作为开关，因此具有较佳的电性表现，如可抑制漏电流的产生。此外，在对选定的记忆胞104进行操作时，存储器结构20的双向三极管102可有效地防止对于非选定的记忆胞104所产生的干扰。
图3A为对存储器结构进行写入操作的电路图。图3B为对存储器结构进行抹除操作的电路图。图3C为对存储器结构进行读取操作的电路图。
图3A至图3C的存储器结构可为存储器结构10或存储器结构20。在此实施例中，是以操作存储器结构10为例进行说明，存储器结构10中各构件已在上述实施例中进行详尽地描述，故在此不再赘述。此外，下述实施例的操作方法虽然是以操作存储器结构10为例进行说明，然而以下的操作方法也可适用于操作存储器结构20。
请参照图1A、图1B、图3A至图3C，存储器结构10包括多条导线120、多条导线136、多条导线138、多个记忆胞104与多个双向三极管102。各双向三极管102包括端子112、端子116与栅极118。导线120可形成多条源极线SLn、SLn+1、SLn+2…，导线136可形成多条位线BLn、BLn+1、BLn+2…，且导线138可形成多条栅极线GLn、GLn+1、GLn+2…。
以下，以三条源极线SLn、SLn+1、SLn+2、三条位线BLn、BLn+1、BLn+2以及三条栅极线GLn、GLn+1、GLn+2进行说明。SLn、SLn+1、SLn+2电性连接于端子112，位线BLn、BLn+1、BLn+2藉由记忆胞104电性连接于端子116，且栅极线GLn、GLn+1、GLn+2电性连接于栅极118，而形成存储器阵列结构。其中，源极线SLn、SLn+1、SLn+2例如是沿方向D3延伸，位线BLn、BLn+1、BLn+2与栅极线GLn、GLn+1、GLn+2例如是交错设置且沿方向D4延伸。方向D3与方向D4例如是相交。
请参照图3A至图3C，可将记忆胞104分为选定的记忆胞104a、非选定的记忆胞104b、104c、104d。其中，非选定的记忆胞104b与选定的记忆胞104a未共用栅极线GLn、GLn+1、GLn+2、源极线SLn、SLn+1、SLn+2与位线BLn、BLn+1、BLn+2。非选定的记忆胞104c与选定的记忆胞104a未共用栅极线GLn、GLn+1、GLn+2与位线BLn、BLn+1、BLn+2，且共用源极线SLn、SLn+2。非选定的记忆胞104d与选定的记忆胞104a共用栅极线GLn+1与位线BLn+1，且未共用源极线SLn、SLn+1、SLn+2。
请参照图3A，对存储器结构10中选定的记忆胞104a进行写入操作的方法，包括以下步骤。对电性连接于选定的记忆胞104a的源极线SLn、SLn+2施加电压V10。对电性连接于选定的记忆胞104a的位线BLn+1施加电压V11。对电性连接于选定的记忆胞104a的栅极线GLn+1施加电压V12。其中，电压V10与电压V11之间的电压差不为0，而产生通过选定的记忆胞104a的电流C4。电压V12大于电压V10与电压V11中的一个。
在此实施例中，电压V10、电压V11与电压V12分别是以1.2V、0V与0.5V为例进行说明。此时，藉由电压V10与电压V11之间1.2V的电压差，可使连接于选定的记忆胞104a的双向三极管102的呈现开启状态(on-state)，因此电流C4会从源极线SLn、SLn+2通过双向三极管102与选定的记忆胞104a而流至字元线BLn+1，而对选定的记忆胞104a进行写入。因此，当选定的记忆胞104a为自旋传输力矩磁阻式随机存取记忆胞时，可藉由通过选定的记忆胞104a的电流C4改变选定的记忆胞104a的磁阻，而在选定的记忆胞104a中存储“1”的数据。
此外，对存储器结构10的写入操作还可包括以下步骤。对电性连接于非选定的记忆胞104b的源极线SLn+1施加电压V13。对电性连接于非选定的记忆胞104b的字元线BLn、BLn+2施加电压V14。对电性连接于非选定的记忆胞104b的栅极线GLn、GLn+2施加电压V15。其中，电压V12大于电压V15，且电压V13与电压V14之间的电压差通常小于电压V10与电压V11之间的电压差，因此可使得连接于非选定的记忆胞104b的双向三极管102呈现关闭状态(off-state)。
在此实施例中，电压V13、电压V14与电压V15分别是以0V、0.6V与0.3V为例进行说明。就非选定的记忆胞104b、104c而言，虽然在电压V13与电压V14之间以及电压V10与电压V14之间具有0.6V的电压差，然而由于施加于栅极线GLn、GLn+2的电压V15(如，0.3V)小于施加于栅极线GLn+1的电压V12(如，0.5V)，且电压V13与电压V14之间以及电压V10与电压V14之间的电压差(如，0.6V)小于电压V10与电压V11之间的电压差(如，1.2V)，所以可流过连接于非选定的记忆胞104b、104c的双向三极管102的电流极小，而使得连接于非选定的记忆胞104b、104c的双向三极管102呈现关闭的状态。因此，在对选定的记忆胞104a进行写入操作时，不会对非选定的记忆胞104b、104c产生干扰而造成写入或抹除动作。
在此实施例中，就非选定的记忆胞104d而言，电压V13与电压V11之间的电压差(如，0V)小于电压V10与电压V11之间的电压差(如，1.2V)，而使连接于非选定的记忆胞104d的双向三极管102呈现关闭的状态。在此实施例中，由于电压V13与电压V11的电压值相同，而使得电压V13与电压V11之间的电压差为0V，因此没有电流通过连接于非选定的记忆胞104d的双向三极管102，亦即连接于非选定的记忆胞104d的双向三极管102呈现关闭的状态。因此，在对选定的记忆胞104a进行写入操作时，不会对非选定的记忆胞104d产生干扰而造成写入或抹除动作。
请参照图3B，对存储器结构10中选定的记忆胞104a进行抹除操作的方法，包括以下步骤。对电性连接于选定的记忆胞104a的源极线SLn、SLn+2施加电压V16。对电性连接于选定的记忆胞104a的位线BLn+1施加电压V17。对电性连接于选定的记忆胞104a的栅极线GLn+1施加电压V18。其中，电压V16与电压V17之间的电压差不为0，而产生通过选定的记忆胞104a的电流C5。电压V18大于电压V16与电压V17中的一个。当图3A中的电压V10大于电压V11时，图3B中的电压V16小于电压V17。当图3A中的电压V10小于电压V11时，图3B中的电压V16大于电压V17。
在此实施例中，电压V16、电压V17与电压V18分别是以0V、1.2V与0.7V为例进行说明。此时，藉由电压V16与电压V17之间1.2V的电压差，可使连接于选定的记忆胞104a的双向三极管102的呈现开启状态(on-state)，因此电流C5会从字元线BLn+1通过选定的记忆胞104a与双向三极管102而流至源极线SLn、SLn+2，而对选定的记忆胞104a进行抹除。因此，当选定的记忆胞104a为自旋传输力矩磁阻式随机存取记忆胞时，可藉由通过选定的记忆胞104a的电流C5改变选定的记忆胞104a的磁阻，以抹除选定的记忆胞104a，而在选定的记忆胞104a中存储“0”的数据。
对存储器结构10的抹除操作还可包括以下步骤。对电性连接于非选定的记忆胞104b的源极线SLn+1施加电压V19。对电性连接于非选定的记忆胞104b的字元线BLn、BLn+2施加电压V20。对电性连接于非选定的记忆胞104b的栅极线GLn、GLn+2施加电压V21。其中，电压V18小于电压V21，且电压V19与电压V20之间的电压差通常小于电压V16与电压V17之间的电压差，因此可使得连接于非选定的记忆胞104b的双向三极管102呈现关闭状态(off-state)。
在此实施例中，电压V19、电压V20与电压V21分别是以1.2V、0.6V与0.9V为例进行说明。就非选定的记忆胞104b、104c而言，虽然在电压V19与电压V20之间以及电压V16与电压V20之间具有0.6V的电压差，然而由于施加于栅极线GLn、GLn+2的电压V21(如，0.9V)大于施加于栅极线GLn+1的电压V18(如，0.7V)，且电压V19与电压V20之间以及电压V16与电压V20之间的电压差(如，0.6V)小于电压V16与电压V17之间的电压差(如，1.2V)，所以可流过连接于非选定的记忆胞104b、104c的双向三极管102的电流极小，而使得连接于非选定的记忆胞104b、104c的双向三极管102呈现关闭的状态。因此，在对选定的记忆胞104a进行抹除操作时，不会对非选定的记忆胞104b、104c产生干扰而造成写入或抹除动作。
在此实施例中，就非选定的记忆胞104d而言，电压V19与电压V17之间的电压差(如，0V)小于电压V16与电压V17之间的电压差(如，1.2V)，而使连接于非选定的记忆胞104d的双向三极管102呈现关闭的状态。在此实施例中，由于电压V19与电压V17的电压值相同，而使得电压V19与电压V17之间的电压差为0V，因此没有电流通过连接于非选定的记忆胞104d的双向三极管102，亦即连接于非选定的记忆胞104d的双向三极管102呈现关闭的状态。因此，在对选定的记忆胞104a进行抹除操作时，不会对非选定的记忆胞104d产生干扰而造成写入或抹除动作。
请参照图3C，对存储器结构10中选定的记忆胞104a进行读取操作的方法，包括以下步骤。对电性连接于选定的记忆胞104a的源极线SLn、SLn+2施加电压V22。对电性连接于选定的记忆胞104a的位线BLn+1施加电压V23。对电性连接于选定的记忆胞104a的栅极线GLn+1施加电压V24。其中，电压V22与电压V23之间的电压差不为0，而产生通过选定的记忆胞104a的电流C6。图3C中的电压V22大于图3A中的电压V10与电压V11中的一个且小于电压V10与电压V11中的另一个。电压V24大于电压V22与电压V23中的一个且通常小于电压V22与电压V23中的另一个。
在此实施例中，电压V22、电压V23与电压V24分别是以1V、0V与0.5V为例进行说明。此时，藉由电压V22与电压V23之间1V的电压差，可使连接于选定的记忆胞104a的双向三极管102的呈现开启状态(on-state)，因此电流C6会从源极线SLn、SLn+2通过双向三极管102与选定的记忆胞104a而流至字元线BLn+1。因此，可藉由通过选定的记忆胞104a的电流C6读取选定的记忆胞104a中存储的数据。
此外，对存储器结构10的读取操作还可包括以下步骤。对电性连接于非选定的记忆胞104b的源极线SLn+1施加电压V25。对电性连接于非选定的记忆胞104b的字元线BLn、BLn+2施加电压V26。对电性连接于非选定的记忆胞104b的栅极线GLn、GLn+2施加电压V27。其中，电压V24大于电压V27。电压V25与电压V26之间的电压差通常小于电压V22与电压V23之间的电压差。
在此实施例中，电压V25、电压V26与电压V27分别是以0V、0.6V与0.3V为例进行说明。就非选定的记忆胞104b、104c而言，虽然在电压V25与电压V26之间以及电压V22与电压V26之间具有0.6V的电压差，然而由于施加于栅极线GLn、GLn+2的电压V27(如，0.3V)小于施加于栅极线GLn+1的电压V24(如，0.5V)，且电压V25与电压V26之间以及电压V22与电压V26之间的电压差(如，0.6V)小于电压V22与电压V23之间的电压差(如，1V)，所以可流过连接于非选定的记忆胞104b、104c的双向三极管102的电流极小，而使得连接于非选定的记忆胞104b、104c的双向三极管102呈现关闭的状态。因此，在对选定的记忆胞104a进行读取操作时，不会对非选定的记忆胞104b、104c产生干扰而造成写入或抹除动作，进而造成选定的记忆胞104a读取错误。
在此实施例中，就非选定的记忆胞104d而言，电压V25与电压V23之间的电压差(如，0V)小于电压V22与电压V23之间的电压差(如，1V)，而使连接于非选定的记忆胞104d的双向三极管102呈现关闭的状态。在此实施例中，由于电压V25与电压V23的电压值相同，而使得电压V25与电压V23之间的电压差为0V，因此没有电流通过连接于非选定的记忆胞104d的双向三极管102，亦即连接于非选定的记忆胞104d的双向三极管102呈现关闭的状态。因此，在对选定的记忆胞104a进行读取操作时，不会对非选定的记忆胞104d产生干扰而造成写入或抹除动作，进而造成选定的记忆胞104a读取错误。
基于上述实施例可知，在上述实施例的存储器结构的操作方法中，由于存储器结构10是使用双向三极管102作为开关，因此具有较佳的电性表现，如可抑制漏电流的产生。此外，藉由上述实施例的存储器结构的操作方法，可藉由双向三极管102对存储器结构10进行操作。藉由上述实施例的存储器结构的操作方法，在对选定的记忆胞104a进行操作时，具有较佳的电性表现。举例来说，在对选定的记忆胞104a进行操作时，藉由双向三极管102可有效地防止对于非选定的记忆胞104b、104c、104d所产生的干扰而造成写入或抹除动作，进而会造成选定的记忆胞104a读取错误。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求书所界定者为准。

Claims (19)

1.一种存储器结构，包括：
双向三极管；以及
记忆胞，电性连接于该双向三极管；
其中该双向三极管包括：
第一端子；
半导体层，设置在该第一端子上，且包括：
第一掺杂层、第二掺杂层与第三掺杂层，依序设置在该第一端子上；
第一掺杂区，设置在该第一掺杂层中；以及
第二掺杂区与第三掺杂区，分离设置在该第三掺杂层中，其中
该第一掺杂层与该第三掺杂层为第一导电型，且该第二掺杂层、该第一掺杂区、该第二掺杂区与该第三掺杂区为第二导电型，且该第一导电型与该第二导电型为不同导电类型，
该第一端子电性连接该第一掺杂层与该第一掺杂区；
第二端子，设置在该半导体层上，且电性连接该第三掺杂层与该第二掺杂区；以及
栅极，设置在该半导体层上，且电性连接该第三掺杂层与该第三掺杂区。
2.如权利要求1所述的存储器结构，其中该记忆胞包括双向操作记忆胞或单向操作记忆胞。
3.如权利要求1所述的存储器结构，其中该第一导电型为P型与N型中的一个，且该第二导电型为P型与N型中的另一个。
4.如权利要求1所述的存储器结构，其中该第二端子包括该记忆胞中的导体层。
5.如权利要求1所述的存储器结构，其中该第二掺杂区位于该第三掺杂层的上表面，该第三掺杂区位于该第三掺杂层的侧面，且该第三掺杂区的上表面低于该第二掺杂区的上表面。
6.如权利要求1所述的存储器结构，其中该第二掺杂区与该第三掺杂区皆位于该第三掺杂层的上表面。
7.如权利要求1所述的存储器结构，还包括第一导线，电性连接于该第一端子。
8.如权利要求1所述的存储器结构，还包括导体层，藉由该记忆胞电性连接于该第二端子。
9.如权利要求8所述的存储器结构，还包括第二导线，电性连接于该导体层。
10.如权利要求1所述的存储器结构，还包括第三导线，电性连接于该栅极。
11.一种存储器结构的操作方法，其中该存储器结构包括双向三极管、记忆胞及导体层，该双向三极管包括第一端子、第二端子与栅极，导体层藉由该记忆胞电性连接于该第二端子，且该存储器结构的操作方法包括对该记忆胞进行写入操作，包括：
对该第一端子施加第一电压；
对该导体层施加第二电压；以及
对该栅极施加第三电压，其中
该第一电压与该第二电压之间的电压差不为0，而产生通过该记忆胞的第一电流，
该第三电压大于该第一电压与该第二电压中的一个；
其中该双向三极管包括：
第一端子；
半导体层，设置在该第一端子上，且包括：
第一掺杂层、第二掺杂层与第三掺杂层，依序设置在该第一端子上；
第一掺杂区，设置在该第一掺杂层中；以及
第二掺杂区与第三掺杂区，分离设置在该第三掺杂层中，其中
该第一掺杂层与该第三掺杂层为第一导电型，且该第二掺杂层、该第一掺杂区、该第二掺杂区与该第三掺杂区为第二导电型，且该第一导电型与该第二导电型为不同导电类型，
该第一端子电性连接该第一掺杂层与该第一掺杂区；
第二端子，设置在该半导体层上，且电性连接该第三掺杂层与该第二掺杂区；以及
栅极，设置在该半导体层上，且电性连接该第三掺杂层与该第三掺杂区。
12.如权利要求11所述的存储器结构的操作方法，还包括对该记忆胞进行抹除操作，包括：
对该第一端子施加第四电压；
对该导体层施加第五电压；以及
对该栅极施加第六电压，其中
该第四电压与该第五电压之间的电压差不为0，而产生通过该记忆胞的第二电流，
该第六电压大于该第四电压与该第五电压中的一个，
当该第一电压大于该第二电压时，该第四电压小于该第五电压，
当该第一电压小于该第二电压时，该第四电压大于该第五电压。
13.如权利要求11所述的存储器结构的操作方法，还包括对该记忆胞进行读取操作，包括：
对该第一端子施加第七电压；
对该导体层施加第八电压；以及
对该栅极施加第九电压，其中
该第七电压与该第八电压之间的电压差不为0，而产生通过该记忆胞的第三电流，
该第七电压大于该第一电压与该第二电压中的一个且小于该第一电压与该第二电压中的另一个，
该第九电压大于该第七电压与该第八电压中的一个。
14.一种存储器结构的操作方法，其中该存储器结构包括多条第一导线、多条第二导线、多条第三导线、多个记忆胞与多个双向三极管，各该双向三极管包括第一端子、第二端子与一栅极，这些第一导线电性连接于这些第一端子，这些第二导线藉由这些记忆胞电性连接于这些第二端子，且这些第三导线电性连接于这些栅极，该存储器结构的操作方法包括对选定的该记忆胞进行写入操作，包括：
对电性连接于选定的该记忆胞的该第一导线施加第一电压；
对电性连接于选定的该记忆胞的该第二导线施加第二电压；以及
对电性连接于选定的该记忆胞的该第三导线施加第三电压，其中
该第一电压与该第二电压之间的电压差不为0，而产生通过选定的该记忆胞的第一电流，
该第三电压大于该第一电压与该第二电压中的一个；
其中该双向三极管包括：
第一端子；
半导体层，设置在该第一端子上，且包括：
第一掺杂层、第二掺杂层与第三掺杂层，依序设置在该第一端子上；
第一掺杂区，设置在该第一掺杂层中；以及
第二掺杂区与第三掺杂区，分离设置在该第三掺杂层中，其中
该第一掺杂层与该第三掺杂层为第一导电型，且该第二掺杂层、该第一掺杂区、该第二掺杂区与该第三掺杂区为第二导电型，且该第一导电型与该第二导电型为不同导电类型，
该第一端子电性连接该第一掺杂层与该第一掺杂区；
第二端子，设置在该半导体层上，且电性连接该第三掺杂层与该第二掺杂区；以及
栅极，设置在该半导体层上，且电性连接该第三掺杂层与该第三掺杂区。
15.如权利要求14所述的存储器结构的操作方法，其中该写入操作还包括：
对电性连接于非选定的该记忆胞的该第一导线施加第四电压；
对电性连接于非选定的该记忆胞的该第二导线施加第五电压；
对电性连接于非选定的该记忆胞的该第三导线施加第六电压，其中
该第三电压大于该第六电压，
该第四电压与该第五电压之间的电压差小于该第一电压与该第二电压之间的电压差。
16.如权利要求14所述的存储器结构的操作方法，还包括对选定的该记忆胞进行抹除操作，包括：
对电性连接于选定的该记忆胞的该第一导线施加第七电压；
对电性连接于选定的该记忆胞的该第二导线施加第八电压；以及
对电性连接于选定的该记忆胞的该第三导线施加第九电压，其中
该第七电压与该第八电压之间的电压差不为0，而产生通过选定的该记忆胞的第二电流，
该第九电压大于该第七电压与该第八电压中的一个，
当该第一电压大于该第二电压时，该第七电压小于该第八电压，
当该第一电压小于该第二电压时，该第七电压大于该第八电压。
17.如权利要求16所述的存储器结构的操作方法，其中该抹除操作还包括：
对电性连接于非选定的该记忆胞的该第一导线施加第十电压；
对电性连接于非选定的该记忆胞的该第二导线施加第十一电压；
对电性连接于非选定的该记忆胞的该第三导线施加第十二电压，其中
该第九电压小于该第十二电压，
该第十电压与该第十一电压之间的电压差小于该第七电压与该第八电压之间的电压差。
18.如权利要求14所述的存储器结构的操作方法，还包括对选定的该记忆胞进行读取操作，包括：
对电性连接于选定的该记忆胞的该第一导线施加一第十三电压；
对电性连接于选定的该记忆胞的该第二导线施加一第十四电压；以及
对电性连接于选定的该记忆胞的该第三导线施加一第十五电压，其中
该第十三电压与该第十四电压之间的电压差不为0，而产生通过选定的该记忆胞的第三电流，
该第十三电压大于该第一电压与该第二电压中的一个且小于该第一电压与该第二电压中的另一个，
该第十五电压大于该第十三电压与该第十四电压中的一个且小于该第十三电压与该第十四电压中的另一个。
19.如权利要求18所述的存储器结构的操作方法，其中该读取操作还包括：
对电性连接于非选定的该记忆胞的该第一导线施加第十六电压；
对电性连接于非选定的该记忆胞的该第二导线施加第十七电压；
对电性连接于非选定的该记忆胞的该第三导线施加第十八电压，其中
该第十五电压大于该十八电压，
该第十六电压与该第十七电压之间的电压差小于该第十三电压与该第十四电压之间的电压差。
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