KR100589377B1 - Driving method of plasma display panel and plasma display device - Google Patents
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Abstract
본 발명은 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 표시 장치에 관한 것이다. 특히, 플라즈마 디스플레이 패널의 구동 방법에서 어드레스 기간 동안, 선택하고자 하는 방전 셀의 주사 전극에 리셋 기간의 최종전압보다 낮은 전압을 인가하고, 유지기간에서 유지전극에 인가되는 전압보다 높은 전압을 유지 전극에 인가한다. 그리고 유지 기간동안 유지전극 및 주사 전극에 유지방전 펄스 전압을 교대로 인가한다. 이때 유지방전 펄스 전압의 전압레벨보다 크고 상기 유지방전 펄스 전압의 폭보다 긴 제1 유지방전 펄스 전압을 상기 주사 전극 또는 유지 전극에 인가한다.The present invention relates to a method of driving a plasma display panel and a plasma display device. In particular, in the driving method of the plasma display panel, a voltage lower than the final voltage of the reset period is applied to the scan electrode of the discharge cell to be selected during the address period, and a voltage higher than the voltage applied to the sustain electrode in the sustain period is applied to the sustain electrode. Is authorized. The sustain discharge pulse voltage is alternately applied to the sustain electrode and the scan electrode during the sustain period. At this time, the first sustain discharge pulse voltage greater than the voltage level of the sustain discharge pulse voltage and greater than the width of the sustain discharge pulse voltage is applied to the scan electrode or the sustain electrode.
플라즈마 디스플레이 패널, 어드레스 기간, 유지 기간, 유지방전 펄스Plasma display panel, address period, sustain period, sustain discharge pulse
Description
도 1은 일반적인 플라즈마 디스플레이 패널의 일부 사시도이다.1 is a partial perspective view of a typical plasma display panel.
도 2는 일반적인 플라즈마 디스플레이 패널의 전극 배열도이다.2 is an electrode array diagram of a general plasma display panel.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.3 is a driving waveform diagram of a plasma display panel according to the prior art.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널을 나타내는 도면이다.4 is a diagram illustrating a plasma display panel according to an exemplary embodiment of the present invention.
도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.5 is a driving waveform diagram of a plasma display panel according to a first embodiment of the present invention.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.6 is a driving waveform diagram of a plasma display panel according to a second embodiment of the present invention.
도 7a 내지 도 7b는 각각 도 3 및 도 5(또는 도 6)의 어드레스 기간에서의 구동 파형에 따른 구동 전압 마진을 실제 측정한 그래프도이다.7A to 7B are graphs of actual measurement of driving voltage margins according to driving waveforms in the address periods of FIGS. 3 and 5 (or 6), respectively.
도 8a 내지 도 8c는 각각 도 3 및 도 5(또는 도 6)의 유지 기간 및 유지 기간에서의 구동 파형에 따른 구동 전압 마진을 실제 측정한 그래프도이다.8A to 8C are graphs of actual measurement of driving voltage margins according to driving waveforms in the sustain period and the sustain period of FIGS. 3 and 5 (or FIG. 6), respectively.
본 발명은 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 표시 장치에 관한 것이다.The present invention relates to a method of driving a plasma display panel and a plasma display device.
최근 평면 디스플레이 장치 중에서 PDP는 다른 디스플레이 장치에 비해 휘도 및 발광 효율이 높고 시야각이 넓다는 장점으로 인하여 평면 디스플레이 장치로서 각광을 받고 있다.Recently, PDPs have been in the spotlight as flat panel display devices due to their high brightness, high luminous efficiency, and wide viewing angles, compared to other display devices.
플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 먼저 도 1 및 도 2를 참조하여 플라즈마 디스플레이 패널의 구조에 대하여 설명한다. A plasma display panel is a flat panel display device that displays characters or images using plasma generated by gas discharge, and tens to millions or more of pixels are arranged in a matrix form according to their size. First, the structure of the plasma display panel will be described with reference to FIGS. 1 and 2.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이며, 도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.1 is a partial perspective view of a plasma display panel, and FIG. 2 shows an electrode arrangement diagram of the plasma display panel.
도 1에 나타낸 바와 같이, 플라즈마 디스플레이 패널은 서로 마주보며 떨어져 있는 두 개의 유리 기판(1, 6)을 포함한다. 유리 기판(1) 위에는 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성되어 있으며, 주사 전극(4)과 유지 전극(5)은 유전체층(2) 및 보호막(3)으로 덮여 있다. 유리 기판(6) 위에는 복수의 어드레스 전극(8)이 형성되어 있으며, 어드레스 전극(8)은 절연체층(7)으로 덮여 있다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 격벽(9)이 형성되어 있다. 또한 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간(11)이 방전 셀(12)을 형성한다.As shown in FIG. 1, the plasma display panel includes two
그리고 도 2에 나타낸 바와 같이, 플라즈마 디스플레이 패널의 전극은 n×m의 매트릭스 구조를 가지고 있다. 복수의 어드레스 전극(A1-Am)이 세로 방향으로 배열되어 있고 가로 방향으로 복수의 주사 전극(Y1-Yn) 및 유지 전극(X1 -Xn)이 쌍으로 배열되어 있다. As shown in FIG. 2, the electrode of the plasma display panel has a matrix structure of n × m. The plurality of address electrodes A 1 -A m are arranged in the vertical direction, and the plurality of scan electrodes Y 1 -Y n and the storage electrodes X 1 -X n are arranged in pairs in the horizontal direction.
일반적으로 플라즈마 디스플레이 패널은 1 프레임이 복수의 서브필드로 나누어져 구동되며, 서브필드의 조합에 의해 계조가 표현된다. 일반적으로 각 서브필드는 리셋 기간(reset period), 어드레스 기간(address period), 유지 기간(sustain period)으로 이루어진다. 리셋 기간은 이전의 유지방전으로 형성된 벽 전하를 소거하고 다음의 어드레스 방전을 안정적으로 수행하기 위해 벽 전하를 셋업(setup) 하는 역할을 한다. 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽 전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 유지방전을 수행하는 기간이다.In general, a plasma display panel is driven by dividing one frame into a plurality of subfields, and gray levels are expressed by a combination of subfields. In general, each subfield includes a reset period, an address period, and a sustain period. The reset period serves to erase the wall charges formed by the previous sustain discharge and to set up the wall charges in order to stably perform the next address discharge. The address period is a period in which a wall charge is accumulated in a cell (addressed cell) that is turned on by selecting a cell that is turned on and a cell that is not turned on in the panel. The sustain period is a period in which sustain discharge is performed to actually display an image in the addressed cells.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.3 is a driving waveform diagram of a plasma display panel according to the prior art.
도 3에 나타낸 바와 같이, 리셋 기간(Pr)에서는 상승하는 램프 전압에 의해 모든 방전셀이 방전되어 주사 전극(Y)에는 많은 양의 음 전하가 축적되고 어드레스 전극(A)에는 많은 양의 양 전하가 축적된다. 다음으로 주사 전극(Y)에 하강하는 램프 전압이 인가되어 방전셀이 벽전하 구조를 유지하며 음(-)의 전위 레벨(Vn)로 전위를 내려준다. 이때, 상승하는 램프 전압에 의해 방전셀에 형성된 벽전하가 소거된다.As shown in FIG. 3, in the reset period P r , all the discharge cells are discharged by the rising ramp voltage, so that a large amount of negative charge is accumulated in the scan electrode Y, and a large amount is positive in the address electrode A. FIG. Charges accumulate. Next, a ramp voltage that is applied to the scan electrode Y is applied to the discharge cell to maintain the wall charge structure and lower the potential to the negative potential level V n . At this time, the wall charges formed in the discharge cells are erased by the rising lamp voltage.
그리고, 어드레스 기간(Pa)에서는 다른 주사 전극(Y)을 Vsc 전압으로 유지한 상태에서 주사 전극(Y)에 순차적으로 Vn 전압을 인가하여 주사 전극(Y)을 선택한다. 그리고 Vn 전압이 인가된 주사 전극(Y)에 의해 형성되는 방전 셀 중 선택하고자 하는 방전 셀을 형성하는 어드레스 전극(A)에 어드레스 전압(Va)이 인가된다. 그러면 어드레스 전극(A)에 인가된 전압(Va)과 주사 전극(Y)에 인가된 전압(Vn)의 차이 및 어드레스 전극(A) 및 주사 전극(Y)에 형성된 벽 전하에 의한 벽 전압에 의해 어드레스 방전이 이루어진다.In the address period Pa , while the other scan electrode Y is maintained at the V sc voltage, the scan electrode Y is sequentially selected by applying the voltage V n to the scan electrode Y. And it is applied to the address voltage (V a) to the address electrode (A) to form a discharge cell to be selected among the discharge cells formed by the scan electrode (Y) is applied to the voltage V n. Then, the voltage applied to the address electrodes (A) (V a) and the wall voltage due to the wall charges formed on the difference and the address electrode (A) and scan electrodes (Y) of the voltage (V n) applied to the scan electrode (Y) This causes address discharge.
다음, 유지 기간(Ps)에서는 주사 전극(Y)과 유지 전극(X)에 차례로 서스테인(이하, 유지방전이라 함) 펄스가 인가된다. 유지방전 펄스는 주사 전극(Y)과 유지 전극(X)의 전압차가 교대로 Vs 전압 및 -Vs 전압이 되도록 하는 펄스이다. Vs 전압은 주사 전극(Y)과 유지 전극(X) 사이의 방전 개시 전압보다 낮은 전압이다. 어드레스 기간(Pa)에서 어드레스 방전에 의해 주사 전극(Y)과 유지 전극(X) 사이에 벽 전압이 형성되어 있으면, 벽 전압과 Vs 전압에 의해 주사 전극(Y)과 유지 전극(X)에서 방전이 일어난다.Next, in the sustain period P s , sustain pulses (hereinafter, referred to as sustain discharges) are sequentially applied to the scan electrode Y and the sustain electrode X. The sustain discharge pulse is a pulse that causes the voltage difference between the scan electrode Y and the sustain electrode X to alternately become a V s voltage and a -V s voltage. The voltage V s is a voltage lower than the discharge start voltage between the scan electrode Y and the sustain electrode X. If the address period (P a), the wall voltage between the scan electrode (Y) and the sustain electrode (X) by the address discharge are formed on the scan electrode by the wall voltage and V s the voltage (Y) and the sustain electrode (X) Discharge occurs at.
일반적으로 고효율의 플라즈마 디스플레이 패널을 구현하기 위해 방전 가스 중 제논(Xe)의 비율을 향상시켜 발광 효율 및 휘도를 증가시키고 있다. 그러나 제논의 비율이 증가함에 따라 구동 전압이 상승하여 플라즈마 디스플레이 패널의 구동 동작이 불안정해지는 문제점이 있었다. 따라서, 제논의 비율을 향상시키면서 플라즈마 디스플레이 패널의 구동에 자유도가 요구되었다. 즉, 고효율의 플라즈마 디스플레이 패널을 구현하기 위해 방전 가스 중 제논의 분압을 증가시키는데 이 경우 안정적인 방전을 위해서는 어드레스 기간에 보다 높은 전압 차(어드레스 전극에 인가되는 전압과 주사 전극에 인가되는 전압의 차를 말함)를 요구하게 되었다.In general, in order to implement a high-efficiency plasma display panel, the ratio of xenon (Xe) in the discharge gas is improved to increase luminous efficiency and luminance. However, as the ratio of xenon increases, the driving voltage increases, thereby destabilizing the driving operation of the plasma display panel. Accordingly, freedom of driving the plasma display panel while increasing the ratio of xenon has been required. In other words, in order to realize a high-efficiency plasma display panel, the partial pressure of xenon in the discharge gas is increased. To speak).
그러나, 종래의 플라즈마 디스플레이 패널의 구동 파형에서와 같이 어드레스 기간에서 리셋 기간의 최종 전압(Vn)과 어드레스 기간에서 주사 전극(Y)에 인가하는 전압(Vn)이 동일하면, 안정적인 방전을 위해서는 어드레스 기간(Pa)에 보다 높은 전압 차를 구현하는데 있어서 한계가 있었다. However, when the voltage (V n) to be applied to the scan electrode (Y) at the final voltage (V n) and the address period of the reset period, the address period, as shown in the driving waveform of the conventional plasma display panel is equal to, for stable discharging in implementing a higher voltage difference during the address period (P a) there is a limit.
그리고 이때, 리셋 기간의 마지막 부분에 인가하는 전압(Vn)을 더욱 낮추면 어드레스 기간에서 어드레스 전극과 주사 전극간에 인가되는 전압차가 더욱 증가할 수 있으나, 리셋 기간의 마지막 부분에 인가하는 전압(Vn)이 일정한 범위를 넘어서 낮추는 경우는 램프하강 구간에서 발생하는 양(+)의 벽전하가 어드레스 전극(A)에 쌓이지 않고 주사 전극(Y)에 쌓이는 문제점이 발생하게 된다.At this time, if the voltage V n applied to the last part of the reset period is further lowered, the voltage difference applied between the address electrode and the scan electrode in the address period may increase, but the voltage V n applied to the last part of the reset period may be increased. If lower than the predetermined range is a problem that positive (+) wall charges generated in the ramp falling section is accumulated on the scan electrode (Y) instead of accumulating on the address electrode (A).
또한, 유지 기간(Ps)에서 유지방전 펄스 폭이 좁은 펄스나 저전압의 펄스 또는 펄스의 기동이 무디어진 펄스 등을 인가한다면 유지 방전이 불안정해져 정상적인 표시를 행할 수 없는 문제점이 발생하게 되었다.In addition, in the sustain period P s , when a pulse having a narrow sustain discharge pulse width, a low voltage pulse, or a pulse whose operation is slowed down is applied, the sustain discharge becomes unstable and a problem in which normal display cannot be performed occurs.
본 발명이 이루고자 하는 기술적 과제는 상기와 같은 문제점을 해결하기 위한 것으로서, 어드레스 기간 및 유지 기간에서 고효율의 플라즈마 패널을 구동할 수 있는 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 표시 장치를 제공하고자 하는 데 있다.An object of the present invention is to solve the above problems, and to provide a plasma display panel driving method and a plasma display device capable of driving a high efficiency plasma panel in an address period and a sustain period.
상기의 목적을 달성하기 위하여, 본 발명의 한 특징에 따르면, 리셋 기간, 어드레스 기간 및 유지 기간을 포함하며 유지 기간동안 주사 전극 및 유지 전극에 유지방전 펄스 전압을 인가하는 플라즈마 디스플레이 패널을 구동하는 방법이 제공된다. 이 구동방법은 리셋 기간에서 상기 주사 전극에 제1 전압에서 제2 전압까지 하강 하는 하강 램프 전압을 인가하는 단계; 어드레스 기간에서 상기 주사 전극에 상기 제2 전압보다 낮은 어드레스 전압을 인가하는 단계; 그리고 유지 기간에서 상기 유지방전 펄스 전압보다 큰 제3 전압 레벨을 갖는 제1 유지방전 펄스 전압을 상기 주사 전극 또는 유지 전극에 인가하는 단계를 포함한다. 그리고, 어드레스를 인가하는 단계에서 상기 유지방전 펄스 전압보다 큰 제4 전압을 상기 유지 전극에 인가한다.In order to achieve the above object, according to one aspect of the present invention, a method of driving a plasma display panel including a reset period, an address period and a sustain period and applying a sustain discharge pulse voltage to the scan electrode and the sustain electrode during the sustain period. This is provided. The driving method includes applying a falling ramp voltage falling from a first voltage to a second voltage to the scan electrode in a reset period; Applying an address voltage lower than the second voltage to the scan electrode in an address period; And applying a first sustain discharge pulse voltage having a third voltage level greater than the sustain discharge pulse voltage to the scan electrode or sustain electrode in the sustain period. In the step of applying an address, a fourth voltage greater than the sustain discharge pulse voltage is applied to the sustain electrode.
이 때, 상기 제1 전압은 유지방전 펄스 전압과 동일 레벨이고, 제3 전압은 유지 기간 중 상기 주사 전극에 인가될 수 있다.In this case, the first voltage may be at the same level as the sustain discharge pulse voltage, and the third voltage may be applied to the scan electrode during the sustain period.
또한, 제1 유지방전 펄스 전압은 상기 유지 기간의 첫 번째에 인가되는 유지방전 펄스 전압일 수 있고, 제1 유지방전 펄스 전압의 폭은 상기 유지전극에 인가되는 유지방전 펄스 전압의 폭보다 길 수 있다.In addition, the first sustain discharge pulse voltage may be a sustain discharge pulse voltage applied at the beginning of the sustain period, and the width of the first sustain discharge pulse voltage may be longer than the width of the sustain discharge pulse voltage applied to the sustain electrode. have.
그리고, 제1 유지방전 펄스 전압이 상기 유지 기간동안 둘 이상 인가될 수 있다.In addition, two or more first sustain discharge pulse voltages may be applied during the sustain period.
본 발명의 다른 특징에 따르면, 리셋 기간에서 상기 주사 전극에 제1 전압에서 제2 전압까지 하강 하는 하강 램프 전압을 인가하는 단계; 어드레스 기간에서 상기 주사 전극에 상기 제2 전압보다 낮은 어드레스 전압을 인가하는 단계; 및 유지 기간에서 상기 유지방전 펄스 전압의 폭보다 긴 제1 유지방전 펄스 전압을 상기 주사 전극 또는 유지 전극에 인가하는 단계를 포함한다. 그리고, 상기 유지 전극에 상기 유지방전 펄스 전압의 전압레벨보다 큰 제4 전압을 인가한다. 그리고 이 때, 상기 유지방전 펄스 전압은 0V와 유지방전 전압을 교대로 가지는 펄스이다.According to another feature of the invention, the step of applying a falling ramp voltage falling from the first voltage to the second voltage to the scan electrode in the reset period; Applying an address voltage lower than the second voltage to the scan electrode in an address period; And applying a first sustain discharge pulse voltage longer than the width of the sustain discharge pulse voltage to the scan electrode or sustain electrode in the sustain period. A fourth voltage greater than the voltage level of the sustain discharge pulse voltage is applied to the sustain electrode. At this time, the sustain discharge pulse voltage is a pulse having alternately 0 V and the sustain discharge voltage.
이 때, 유지방전 펄스 전압은 상기 제1 전압과 동일한 전압레벨일 수 있고, 제1 유지방전 펄스 유지 기간동안 둘 이상 인가될 수 있고, 제1 유지방전 펄스 전압의 전압레벨은 유지방전 펄스 전압의 전압레벨보다 클 수 있다. 또한, 제1 유지방전 펄스 전압은 상기 주사 전극에 인가될 수 있다.In this case, the sustain discharge pulse voltage may be the same voltage level as the first voltage, two or more may be applied during the first sustain discharge pulse sustain period, and the voltage level of the first sustain discharge pulse voltage is equal to the sustain discharge pulse voltage. It may be greater than the voltage level. In addition, a first sustain discharge pulse voltage may be applied to the scan electrode.
본 발명의 또 다른 특징에 따르면, 리셋 기간, 어드레스 기간 및 유지 기간을 포함하고, 주사 전극, 유지 전극 및 어드레스 전극 사이에 방전 셀이 형성되는 플라즈마 디스플레이 패널, 그리고 상기 유지 기간동안 상기 제1 전극, 제2 전극에 유지방전 펄스 전압을 인가하는 구동 회로를 포함하는 플라즈마 표시 장치가 제공된다. 구동 회로는 리셋 기간에서, 상기 주사 전극에 제1 전압에서 제2 전압까지 하강하는 하강 램프 전압을 인가하고, 상기 어드레스 기간에서 상기 주사 전극에 상기 제2 전압보다 낮은 제3 전압을 인가하고, 상기 유지 기간에서 상기 유지방전 펄스의 전압보다 높고 상기 유지방전 펄스 전압의 폭보다 긴 제1 유지방전 펄스 전압을 상기 주사 전극 또는 유지 전극에 인가한다. According to still another aspect of the present invention, a plasma display panel including a reset period, an address period, and a sustain period, wherein a discharge cell is formed between a scan electrode, a sustain electrode, and an address electrode, and the first electrode, during the sustain period, A plasma display device including a driving circuit for applying a sustain discharge pulse voltage to a second electrode is provided. The driving circuit applies a falling ramp voltage falling from the first voltage to the second voltage to the scan electrode in the reset period, applies a third voltage lower than the second voltage to the scan electrode in the address period, and In the sustain period, the first sustain discharge pulse voltage higher than the voltage of the sustain discharge pulse and longer than the width of the sustain discharge pulse voltage is applied to the scan electrode or the sustain electrode.
이제 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of driving a plasma display panel according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.
우선, 아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시에에 한정되지 않는다. 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적이 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략하였다.First, with reference to the accompanying drawings will be described in detail to be easily carried out by those of ordinary skill in the art with respect to embodiments of the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In describing the present invention, when it is determined that the detailed description of the related known function or configuration may unnecessarily obscure the gist of the present invention, the detailed description is omitted.
도4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널을 나타내는 도면이다.4 illustrates a plasma display panel according to an exemplary embodiment of the present invention.
도 4에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널은 플라즈마 패널(100), 제어부(200), 어드레스 구동부(300), 유지전극 구동부(400) 및 주사전극 구동부(500)를 포함한다.As shown in FIG. 4, the plasma display panel according to an exemplary embodiment of the present invention includes a
플라즈마 패널(100)은 열 방향으로 배열되어 있는 다수의 어드레스 전극(A1~Am), 행 방향으로 지그재그로 배열되어 있는 다수의 유지전극(X1~Xn) 및 주사 전극(Y1~Yn)을 포함한다.The
제어부(200)는 외부로부터 영상신호를 수신하여 어드레스구동 제어 신호, 유지전극(X 전극)구동 제어신호 및 주사전극(Y 전극)구동 제어신호를 출력한다.The
어드레스 구동부(300)는 제어부(200)로부터 어드레스구동 제어신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.The
유지전극 구동부(400)는 제어부(200)로부터 유지전극(X)구동 제어신호를 수신하여 유지(X) 전극에 구동 전압을 인가한다.The sustain
주사전극 구동부(500)는 제어부(200)로부터 주사전극(Y)구동 제어신호를 수신하여 주사(Y)전극에 구동 전압을 인가한다.The
본 발명의 실시예에 따르면, 어드레스 기간 동안, 주사전극 구동부(500)는 리셋 기간의 최종 전압보다 낮은 전압을 복수의 주사 전극에 순차적으로 인가하고, 선택하지 않는 방전 셀의 주사 전극을 특정 전압으로 유지한다. 그리고 유지전극 구동부(400)는 유지 전극을 유지방전 기간에 인가되는 전압보다 높은 전압으로 유지한 상태에서 어드레스 구동부(300)는 선택하고자 하는 방전 셀의 어드레스 전극에 어드레스 전압을 인가한다. 그런 다음 유지 기간동안 유지전극 구동부(400) 및 주사전극 구동부(500)는 상기 유지전극 및 주사 전극에 유지방전 펄스를 교대로 인가하며, 주사전극 구동부(500)는 유지방전 펄스 중 소정 기간동안 인가되는 유지방 전 펄스 중 적어도 하나의 유지방전 펄스에 유지전극에 인가되는 유지방전 펄스의 전압보다 높고 그 폭보다 넓은 펄스를 인가한다. 또한, 유지 기간동안 상기와 반대로 유지전극 구동부(400) 및 주사전극 구동부(500)가 구동될 수도 있다.According to the exemplary embodiment of the present invention, during the address period, the
도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.5 is a driving waveform diagram of a plasma display panel according to a first embodiment of the present invention.
본 발명의 제1 실시예에 따른 구동 파형에서 각 서브필드는 리셋 기간(Pr), 어드레스 기간(Pa) 및 유지 기간(Ps)을 포함한다. 그리고 리셋 기간(Pr )은 소거 기간, 상승 램프 기간 및 하강 램프 기간으로 이루어진다.Each of the subfields in the driving waveform according to a first embodiment of the present invention includes a reset period (P r), an address period (P a), and a sustain period (P s). The reset period P r is made up of an erase period, a rising ramp period and a falling ramp period.
리셋 기간(Pr)의 소거 기간은 이전 서브필드의 유지 기간(Ps)에서 유지방전으로 형성된 전하를 소거하기 위한 기간이다. 상승 램프 기간은 주사 전극(Y), 유지 전극(X) 및 어드레스 전극(A)에 벽 전하를 형성하는 기간이며, 하강 램프 기간은 상승 램프 기간에서 형성된 벽 전하를 일부 소거하여 어드레스 방전에 용이하도록 하는 기간이다. 어드레스 기간(Pa)은 복수의 방전 셀 중에서 유지 기간에서 유지방전을 일으킬 방전 셀을 선택하는 기간이다. 유지 기간(Ps)은 주사 전극(Y)과 유지 전극(X)에 차례로 유지 펄스를 인가하여 어드레스 기간(Pa)에서 선택된 방전 셀을 유지방전시키는 기간이다.The erase period of the reset period P r is a period for erasing the electric charges formed by the sustain discharge in the sustain period P s of the previous subfield. The rising ramp period is a period in which wall charges are formed in the scan electrode Y, the sustain electrode X, and the address electrode A, and the falling ramp period erases some of the wall charges formed in the rising lamp period to facilitate address discharge. It is a period. An address period (P a) is a period for selecting a discharge cell to cause sustain discharge in a sustain period of the plurality of discharge cells. Sustain period (P s) is a period for maintaining discharge in the discharge cells selected by applying a sustain pulse in turn to the scan electrode (Y) and the sustain electrode (X) during the address period (P a).
그리고 플라즈마 디스플레이 패널에는 각 기간(Pr, Pa, Ps)에서 주사 전극(Y) 및 유지 전극(Y)에 구동 전압을 인가하는 주사/유지 구동 회로, 그리고 어드레스 전극(A)에 구동 전압을 인가하는 어드레스 구동 회로가 연결되어 하나의 표시 장치를 이룬다.In the plasma display panel, a scan / hold driving circuit for applying a driving voltage to the scan electrode Y and the sustain electrode Y in each of the periods P r , P a , and P s , and a driving voltage to the address electrode A, respectively. An address driving circuit for applying a is connected to form one display device.
도 5를 보면, 리셋 기간(Pr)의 상승 램프 기간(Pr2)에서는 어드레스 전극(A) 및 유지 전극(X)을 0V로 유지한 상태에서 Vs 전압에서 Vset 전압을 향하여 완만하게 상승하는 램프 전압이 주사 전극(Y)에 인가된다. 이 전압이 상승하는 동안 모든 방전 셀에서는 주사 전극(Y)으로부터 어드레스 전극(A) 및 유지 전극(X)으로 각각 1회째의 미약한 리셋 방전이 일어난다. 그 결과, 주사 전극(Y)에 (-) 벽 전하가 축적되고, 동시에 어드레스 전극(A) 및 유지 전극(X)에는 (+) 벽 전하가 축적된다.Referring to FIG. 5, in the rising ramp period P r2 of the reset period P r , the voltage gradually rises from the voltage V s toward the voltage V set while maintaining the address electrode A and the sustain electrode X at 0V. The ramp voltage is applied to the scan electrode (Y). While this voltage rises, the first weak reset discharge occurs in each of the discharge cells from the scan electrode Y to the address electrode A and the sustain electrode X, respectively. As a result, negative wall charges are accumulated in the scan electrode Y, and positive wall charges are accumulated in the address electrode A and the sustain electrode X at the same time.
여기서, 벽 전하란 각 전극에 가깝게 방전 셀의 벽(예를 들어, 유전체층)에 형성되어 전극에 축적되는 전하를 말한다. 이러한 벽 전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 벽 전하가 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명된다. 또한 벽 전압은 벽 전하에 의해서 방전 셀의 벽에 형성되는 전위차를 말한다.Here, the wall charge refers to a charge that is formed on the wall of the discharge cell (eg, the dielectric layer) close to each electrode and accumulates in the electrode. This wall charge is not actually in contact with the electrode itself, but here the wall charge is described as "formed", "accumulated" or "stacked" on the electrode. In addition, a wall voltage refers to the potential difference formed in the wall of a discharge cell by wall charge.
이어서, 하강 램프 기간(Pr3)에서는 유지 전극(X)을 Vb1 전압으로 유지한 상태에서 Vs 전압에서 -Vnf 전압까지 완만하게 하강하는 램프 전압을 주사 전극(Y)에 인가한다. 이 램프 전압이 하강하는 동안 다시 모든 방전 셀에서는 2회째의 미약한 리셋 방전이 일어난다. 그 결과, 주사 전극(Y)의 (-) 벽 전하가 감소하고 유지 전극(X)과 어드레스 전극(A)의 (+) 벽 전하가 감소한다.Subsequently, in the falling ramp period P r3 , a ramp voltage that gradually falls from the V s voltage to the -V nf voltage is applied to the scan electrode Y while the sustain electrode X is maintained at the voltage V b1 . While this ramp voltage falls, the second weak reset discharge occurs again in all the discharge cells. As a result, the negative wall charges of the scan electrode Y decrease and the positive wall charges of the sustain electrode X and the address electrode A decrease.
그리고 어드레스 기간(Pa)에서는 다른 주사 전극(Y)을 Vsch 전압으로 유지한 상태에서 주사 전극(Y)에 순차적으로 -Vnf 전압보다 낮은 -Vscl 전압을 인가하여 주사 전극(Y)을 선택한다. 그리고 Vscl 전압이 인가된 주사 전극(Y)에 의해 형성되는 방전 셀 중 선택하고자 하는 방전 셀을 형성하는 어드레스 전극(A)에 어드레스 전압(Va)이 인가된다. 그러면 어드레스 전극(A)에 인가된 전압(Va)과 주사 전극(Y)에 인가된 전압(Vn)의 차이 및 어드레스 전극(A) 및 주사 전극(Y)에 형성된 벽 전하에 의한 벽 전압에 의해 어드레스 방전이 이루어진다. 이때, 본 발명의 제1 실시예에 의하면, 주사 전극(Y)을 Vsch 전압을 인가할 때 유지 전극(X)에 Vb1 전압보다 높은 V b2 전압을 인가한다. 그리고 Vb2 전압은 Vs 전압보다 높은 전압이고, Vb1 전압은 V s 전압보다 낮은 전압이다. 어드레스 기간(Pa)에서 이와 같이 함으로써, 어드레스 전극(A)에 많은 양의 (+) 벽 전하가 형성되어 벽 전압이 높으므로, Va 전압의 크기를 낮출 수 있으며, 고효율의 플라즈마 디스플레이 패널을 구현하기 위해서는 어드레스 기간에 주사 전극(Y)에 인가되는 전압과 어드레스 전극에 인가되는 전압의 차이가 더욱 큰 것을 요구하는데 본 발명에 따른 제1 실시예의 경우는 주사 전극(Y)에 인가되는 전압을 보다 낮게하고, 유지 전극(X)에 인가하는 전압을 보다 높게 함으로써 보다 안정적인 어드레스 방전이 일어나며 고효율의 플라즈마 디스플레이 패널을 구현할 수 있게 된다.And an address period (P a) in the other scan electrode (Y) by a V sch voltage applied to a state lower than the voltage -V -V scl nf voltage sequentially to the scan electrode (Y) during the sustain the scan electrodes (Y) Choose. And it is applied to the address voltage (V a) to the address electrode (A) to form a discharge cell to be selected among the discharge cells formed by the V scl voltage is applied to the scan electrode (Y). Then, the voltage applied to the address electrodes (A) (V a) and the wall voltage due to the wall charges formed on the difference and the address electrode (A) and scan electrodes (Y) of the voltage (V n) applied to the scan electrode (Y) This causes address discharge. In this case, according to the first exemplary embodiment of the present invention, when the scan electrode Y is applied with the V sch voltage, the V b2 voltage higher than the V b1 voltage is applied to the sustain electrode X. The voltage V b2 is higher than the voltage V s, and the voltage V b1 is lower than the voltage V s . By doing this in the address period P a , since a large amount of positive wall charges are formed in the address electrode A and the wall voltage is high, the magnitude of the V a voltage can be reduced and a high efficiency plasma display panel can be obtained. To implement, it is required that the difference between the voltage applied to the scan electrode Y and the voltage applied to the address electrode is larger in the address period. In the first embodiment according to the present invention, the voltage applied to the scan electrode Y By lowering the voltage and applying a higher voltage to the sustain electrode X, a more stable address discharge occurs and a high efficiency plasma display panel can be realized.
여기서, 어드레스 기간(Pa)에서 주사 전극(Y)에 인가하는 전압(-Vscl)을 일정한 범위를 벗어나서 더욱 낮게 하는 경우, 주사 전극(Y)과 유지 전극(X)간에 오방전이 발생하는 문제점이 발생한다. 즉, 어드레스 기간(Pa)에서 주사 전극(Y)에 인가하는 전압(-Vscl)과 유지 전극에 인가하는 전압(Vb2)의 차(ㅿV=|-Vscl -Vnf|)가 방전 개시 전압(Vf)을 넘을 경우 선택하고자 하는 방전 셀이 아닌 곳에서 방전이 발생하여 오방전이 발생할 수 있다. 따라서, 선택하고자 하는 방전 셀을 적절하게 방전시키기 위해서는 어드레스 기간에서의 유지 전극(X)에 인가하는 전압(Ve) 및 주사 전극(Y)에 인가하는 전압의 값을 적절하게 조절하여야 한다.Here, an address period (P a) when further lowered beyond the predetermined range of voltage (-V scl) to be applied to the scan electrode (Y) in, a problem that erroneous discharge occurs between the scan electrode (Y) and the sustain electrode (X) This happens. That is, an address period (P a) difference (DELTA V = | -V scl -V nf | ) of the voltage (V b2) of applying a voltage (-V scl) and the sustain electrodes to be applied to the scan electrode (Y) in the When the discharge start voltage V f is exceeded, a discharge may occur in a place other than the discharge cell to be selected, thereby causing an erroneous discharge. Therefore, in order to properly discharge the discharge cells to be selected, the values of the voltage Ve applied to the sustain electrode X and the voltage applied to the scan electrode Y in the address period must be appropriately adjusted.
다음, 유지 기간(Ps)에서는 주사 전극(Y)과 유지 전극(X)에 차례로 서스테인 펄스(이하, 유지방전 펄스라 함)가 인가된다. 유지방전 펄스는 주사 전극(Y)과 유지 전극(X)의 전압차가 교대로 Vs 전압 및 -Vs 전압이 되도록 하는 펄스이다. V
s 전압은 주사 전극(Y)과 유지 전극(X) 사이의 방전 개시 전압보다 낮은 전압이다. 어드레스 기간(Pa)에서 어드레스 방전에 의해 주사 전극(Y)과 유지 전극(X) 사이에 벽 전압이 형성되어 있으면, 벽 전압과 Vs 전압에 의해 주사 전극(Y)과 유지 전극(X)에서 방전이 일어난다. 이하, 본 발명의 제1 실시예에 따른 유지 기간에서의 유지방전 펄스 전압에 대해서 설명한다. 이 때, 유지방전 펄스 전압을 제1 그룹(1G)과 제 2 그룹(2G)으로 나누어 설명하기로 한다.Next, in the sustain period P s , sustain pulses (hereinafter referred to as sustain discharge pulses) are sequentially applied to the scan electrode Y and the sustain electrode X. The sustain discharge pulse is a pulse that causes the voltage difference between the scan electrode Y and the sustain electrode X to alternately become a V s voltage and a -V s voltage. The voltage V s is a voltage lower than the discharge start voltage between the scan electrode Y and the sustain electrode X. If the address period (P a), the wall voltage between the scan electrode (Y) and the sustain electrode (X) by the address discharge are formed on the scan electrode by the wall voltage and V s the voltage (Y) and the sustain electrode (X) Discharge occurs at. Hereinafter, the sustain discharge pulse voltage in the sustain period according to the first embodiment of the present invention will be described. At this time, the sustain discharge pulse voltage is divided into a
본 발명의 제1 실시예에서는 유지 기간(Ps)에서의 유지방전 펄스 전압을 주사 펄스의 직후에 위치하는 유지 기간(Ps)의 제1 그룹(1G)의 첫 번째 유지방전 펄스 전압(Vfs)과 제2 그룹의 유지방전 펄스 전압(Vs)으로 분리하여 구동한다. 이 때, V
fs 전압은 Vs 전압보다 높고, Vfs 전압은 Vs 전압과 Vsmax
전압 내에서 설정할 수 있다. 여기서, Vsmax 전압은 Vfs 전압을 증가시켰을 때 오방전이 개시되는 전압이다. 이와 같이 유지 기간(Ps)의 첫 번째 유지방전 펄스 전압(Vfs)을 주사 전극에 인가되는 유지방전 펄스 전압(Vs)보다 높게 하고 유지 기간(Ps)의 첫 번째 유지방전 펄스 전압의 폭을 두 번째 유지방전 펄스 전압의 폭보다 넓게 설정함으로써 첫 번째 유지방전 펄스의 방전 강도를 강화시킴에 따라서 유지방전 펄스의 주기를 단축시킬 수 있고, 제1 그룹 뒤의 두 번째 유지방전 펄스의 폭을 통상의 유지방전 펄스 전압의 폭으로도 안정적인 유지 방전을 얻을 수 있게 된다.In the first embodiment of the present invention, the first sustain discharge pulse voltage V of the
그리고 본 발명의 제1 실시예에서는 도 5에 나타낸 것처럼 유지 기간(Ps)에서 첫 번째 유지방전 펄스 전압(Vfs)을 그 다음의 통상의 유지방전 펄스 전압(Vs)보다 높고, 첫 번째 유지방전 펄스 전압의 폭도 넓게 변경하였지만 이와는 다르게도 할 수 있다. 아래에서는 이러한 실시예에 대해서 도 6을 참조하여 설명한다.In the first embodiment of the present invention, the first sustain discharge pulse voltage V fs is higher than the next normal sustain discharge pulse voltage V s in the sustain period P s as shown in FIG. The width of the sustain discharge pulse voltage has also been changed widely, but may be different. Hereinafter, such an embodiment will be described with reference to FIG. 6.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 그리고, 리셋 기간 및 어드레스 기간에서의 구동 동작은 도 5와 동일하므 로 생략한다.6 is a driving waveform diagram of a plasma display panel according to a second embodiment of the present invention. The driving operation in the reset period and the address period is the same as in FIG.
도 6에 나타낸 바와 같이 유지 기간(Ps)에서는 유지기간(Ps)에서의 유지방전 펄스는 제1 그룹(1G)과 제2 그룹(2G)을 포함한다. 제1 그룹(1G)은 주사 펄스의 직후에 위치하는 유지 기간(Ps)에 복수의 유지방전 펄스를 포함한다. 제2 그룹(2G)은 제1 그룹(1G) 이후에 위치하는 복수의 유지방전 펄스를 포함한다. 그리고, 제2 그룹(2G)의 유지방전 펄스는 통상적으로 사용하는 폭과 전압을 가지는 것으로 가정한다. In the sustain period (P s) as shown in Fig. 6 and the sustain discharge pulse in the sustain period (P s) comprises a first group (1G) and a second group (2G). The
본 발명에 따른 제2 실시예에서는 제1 그룹(1G)의 첫 번째 유지방전 펄스 전압(Vhs)을 제2 그룹(G2)의 통상적인 유지방전 펄스 전압(Vs)보다 높은 전압으로 인가하고 제1 그룹(1G)의 첫 번째 유지방전 펄스 폭을 제2 그룹(G2)의 통상적인 유지방전 펄스 폭보다 넓게 설정한다. 이 때, Vhs 전압은 Vs 전압보다 높은 전압이고 V
s 전압과 Vsmax 전압 내에서 설정될 수 있다. 여기서, Vsmax 전압은 Vfs 전압을 증가시켰을 때 오방전이 개시되는 전압이다.In the second embodiment according to the present invention, the first sustain discharge pulse voltage V hs of the
그리고 제1 그룹(1G)의 두 번째 유지방전 펄스 전압(Vhs)을 제1 그룹(1G)의 첫 번째 유지방전 펄스 전압(Vhs)과 동일하게 인가한다. 이 때, 제1 그룹(1G)의 두 번째 유지방전 펄스 폭은 제2 그룹(1G)의 유지방전 펄스 폭과 같을 수도 있고 그보다 넓을 수도 있다. 또한, 본 발명의 제2 실시예에서는 제1 그룹의 유지방전 펄스를 두 개로 도시하여 설명하였지만 이에 한정되지 아니한다. 예를 들면, 제1 그룹 의 유지방전 펄스가 5개이면 제1 그룹의 첫 번째 유지방전 펄스의 전압을 제2 그룹의 유지방전 펄스의 전압보다 높게 인가하고, 제1 그룹의 첫 번째 유지방전 펄스 폭을 제2 그룹의 유지방전 펄스 폭보다 넓게 한다. 그리고 제1 그룹의 두 번째부터 다섯 번째 유지방전 펄스 전압을 첫 번째 유지방전 펄스 전압과 동일하게 하고 제1 그룹의 두 번째부터 다섯 번째 유지방전 펄스 폭을 제2 그룹의 유지방전 펄스 폭과 동일하게 또는 그보다 넓게 할 수도 있다.The second sustain discharge pulse voltage V hs of the
이와 같이 제1 그룹(1G)의 유지방전 펄스 전압을 Vs 전압보다 높은 Vhs 전압으로 인가하고 제1 그굽(1G)을 제외한 나머지 유지방전 펄스에 Vs 전압을 인가함으로써 처음의 유지방전 펄스의 방전 강도를 강화시킴으로써 유지방전 펄스의 주기를 단축시킬 수 있고 강화시킨 방전 강도만큼 벽전하를 많이 쌓아 그 다음에 일어나는 방전을 더 쉽게 할 수 있다. 그리고 제1 그룹 뒤의 유지방전 펄스의 폭을 통상의 펄스 폭과 전압으로도 안정적인 유지방전을 얻을 수 있다.Thus, the first sustain discharge pulses by applying a sustain V s the voltage a pulse voltage to the remaining sustain discharge pulses applied to its V hs voltage than V s the voltage is other than the first geugup (1G) of the first group (1G) By increasing the discharge intensity, the period of the sustain discharge pulse can be shortened, and wall charges can be accumulated as much as the strengthened discharge intensity to make the subsequent discharge easier. In addition, stable sustain discharge can be obtained even with the normal pulse width and the voltage of the sustain discharge pulse behind the first group.
그리고 본 발명의 제1 및 제2 실시예에서는 주사 전극에 인가하는 첫 번째 유지방전 펄스의 폭을 넓게 하거나 펄스 전압을 높게 하였지만, 이에 한정되지 아니한다. 예를 들면, 유지 전극에 유지방전 펄스 전압의 폭을 넓게 하거나 유지방전 펄스 전압을 높게 인가할 수도 있으며, 유지 전극 및 주사 전극에 유지방전 펄스 전압의 폭을 넓게 하거나 유지방전 펄스 전압을 높게 하여 인가할 수도 있다. In the first and second embodiments of the present invention, the width of the first sustain discharge pulse applied to the scan electrode is increased or the pulse voltage is increased. However, the present invention is not limited thereto. For example, the width of the sustain discharge pulse voltage may be widened or a sustain discharge pulse voltage may be applied to the sustain electrode, or the sustain discharge pulse voltage may be applied to the sustain electrode and the scan electrode. You may.
아래에서는 본 발명의 제1 및 제2 실시예에 따른 효과에 대해 도 7a 내지 도 9b를 참조하여 상세하게 알아본다.Hereinafter, the effects of the first and second embodiments of the present invention will be described in detail with reference to FIGS. 7A to 9B.
도 7a 내지 도 7b는 각각 도 3 및 도 5(또는 도 6)의 어드레스 기간에서의 구동 파형에 따른 구동 전압 마진을 실제 측정한 그래프도이다.7A to 7B are graphs of actual measurement of driving voltage margins according to driving waveforms in the address periods of FIGS. 3 and 5 (or 6), respectively.
도 7a에서는 도 3과 같이 어드레스 기간(Pa)에서 주사 전극(Y)에 인가하는 전압(-Vscl)과 유지 전극에 인가하는 전압(Vb2)의 차(ㅿV=|-Vscl-V nf|)가 0일 경우 실제로 측정한 구동 마진을 나타낸다. 그리고 도 7b에서는 도 5 또는 도 6과 같이 어드레스 기간(Pa)에서 주사 전극(Y)에 인가하는 전압(-Vscl)과 유지 전극에 인가하는 전압(Vb2)의 차(ㅿV=|-Vscl-Vnf|)가 있을 경우 실제로 측정한 구동 마진을 나타낸다. 여기서, ㅿV=10으로 가정하였다. 도 7a와 도 7b를 비교하면 Vscl 과 Vnf 전압을 조정하는 것으로써 구동 전압 마진이 확대된다. 즉, 어드레스 방전 생성 시간이 빨라져 낮은 어드레스 전압에서도 안정적인 어드레스 방전을 발생시킬 수가 있다.Figure 7a during the address period (P a) as shown in FIG. 3 difference (DELTA V of the voltage (V b2) of applying a voltage (-V scl) and the sustain electrodes to be applied to the scan electrode (Y) in = | -V scl - If V nf |) is 0, it represents the driving margin actually measured. And Figure 7b in Fig. 5 or 6 address period (P a), such as difference (DELTA V of the voltage (V b2) of applying a voltage (-V scl) and the sustain electrodes to be applied to the scan electrode (Y) in a = | The presence of -V scl -V nf |) gives the actual measured operating margin. Here, it is assumed that ㅿ V = 10. 7A and 7B, the driving voltage margin is expanded by adjusting the voltages V scl and V nf . That is, the address discharge generation time is shortened, and stable address discharge can be generated even at a low address voltage.
도 8a 내지 도 8c는 각각 도 3 및 도 5(또는 도 6)의 유지 기간 및 유지 기간에서의 구동 파형에 따른 구동 전압 마진을 실제 측정한 그래프도이다.8A to 8C are graphs of actual measurement of driving voltage margins according to driving waveforms in the sustain period and the sustain period of FIGS. 3 and 5 (or FIG. 6), respectively.
도 8a에서는 도 3과 같이 어드레스 기간(Pa)에서 주사 전극(Y)에 인가하는 전압(-Vscl)과 유지 전극에 인가하는 전압(Vb2)의 차(ㅿV=|-Vscl-V
nf|)가 0이고, 유지 기간(Ps)의 첫 번째 유지방전 펄스 전압과 주사 전극에 인가되는 유지방전 펄스 전압 차이가 0인 경우 실제로 측정한 구동 전압 마진을 나타낸다. 그리고 도 8b는 어드레스 기간(Pa)에서 주사 전극(Y)에 인가하는 전압(-Vscl)과 유지 전극에 인가하 는 전압(Vb2)의 차(ㅿV=|-Vscl-Vnf|)가 0이고, 유지 기간(Ps
)의 첫 번째 유지방전 펄스 전압(Vfs)과 주사 전극에 인가되는 유지방전 펄스 전압(Vs) 차이가 10V일 경우 실제로 측정한 구동 전압 마진을 나타낸다. 그리고 도 8c는 어드레스 기간(Pa)에서 주사 전극(Y)에 인가하는 전압(-Vscl)과 유지 전극에 인가하는 전압(Vb2)의 차(ㅿV=|-Vscl-Vnf|)가 10V이고, 유지 기간(Ps)의 첫 번째 유지방전 펄스 전압(V
fs)과 주사 전극에 인가되는 유지방전 펄스 전압(Vs) 차이가 20V일 경우 실제로 측정한 구동 전압 마진을 나타낸다.Figure 8a during the address period (P a) as shown in FIG. 3 difference (DELTA V of the voltage (V b2) of applying a voltage (-V scl) and the sustain electrodes to be applied to the scan electrode (Y) in = | -V scl - When V nf |) is 0 and the difference between the first sustain discharge pulse voltage of the sustain period P s and the sustain discharge pulse voltage applied to the scan electrode is 0, it represents the driving voltage margin actually measured. And Figure 8b is an address period (P a) difference (DELTA V = the voltage (V b2) and applied to the voltage (-V scl) and the sustain electrodes to be applied to the scan electrode (Y) in | -V -
도 8a 내지 도 8c를 비교하면, 유지 기간에서 첫 번째 유지방전 펄스 전압(Vfs)을 높게 설정하는 것이 유지방전 전압(Vs)의 낮은 부분에서 구동 마진이 확대한다. 즉 유지 기간에서 첫 번째 유지방전 펄스 전위를 높게 설정하는 것으로 어드레스 방전으로부터 유지 방전에의 천이성을 향상시킬 수 있다. 따라서 낮은 유지방전 펄스 전압(Vs) 부분에서도 충분한 구동 전압 마진을 확보할 수가 있다.Comparing FIGS. 8A to 8C, setting the first sustain discharge pulse voltage V fs high in the sustain period increases the drive margin at a lower portion of the sustain discharge voltage V s . In other words, by setting the first sustain discharge pulse potential high in the sustain period, the transition from the address discharge to the sustain discharge can be improved. Therefore, a sufficient driving voltage margin can be ensured even at the low sustain discharge pulse voltage V s .
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
이상에서 설명한 바와 같이 본 발명에 의하면, 유지 기간에서 주사 전극의 첫 번째 유지방전 펄스의 전위를 증가시키고, 어드레스 기간에서 선택하고자 하는 방전 셀의 주사 전극에 리셋 기간의 최종전압보다 낮은 전압을 인가하고, 유지기간에서 유지전극에 인가되는 전압보다 높은 전압을 유지 전극에 인가하여 고효율의 플라즈마 디스플레이 패널을 구동할 수 있다.
As described above, according to the present invention, the potential of the first sustain discharge pulse of the scan electrode is increased in the sustain period, and a voltage lower than the final voltage of the reset period is applied to the scan electrode of the discharge cell to be selected in the address period. In the sustain period, a voltage higher than the voltage applied to the sustain electrode may be applied to the sustain electrode to drive the plasma display panel with high efficiency.
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