KR100589093B1 - 반도체 장치 - Google Patents

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Abstract

종래에는, 쇼트키 배리어 다이오드의 주위에는 내압을 확보하기 위한 가드 링이 설치되어 있었다. 가드 링은, p+형 영역이기 때문에, 역방향 전압 인가 시에는 그 주위에 공핍층이 확대되어서, 저용량화의 방해로 되어 있었다. 또한, 순방향 전압 인가 시에 소정의 전압을 초과하면 가드 링으로부터 홀이 주입되어, 고속 동작을 실현할 수 없는 문제가 있었다. 이를 해결하기 위해, 본 발명은, 종래의 가드 링 영역에 트렌치를 형성하고 내부에 절연막을 형성한다. 트렌치는, n+형 반도체 기판에 도달하여 형성한다. 이것에 의해, n+형 기판에 도달할 때까지 공핍층은 깊이 방향으로만 확대되어, 저용량화를 실현할 수 있다. 또한, p+형 영역이 불필요해지기 때문에 홀의 주입도 없어져서, 역회복 시간(Trr)이 발생하지 않는다. 따라서, 스위칭 동작 속도를 향상시킬 수 있다.
반도체 기판, 쇼트키 접합 영역, 트렌치, 캐소드 전극, 가드 링

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1의 (a) 및 (b)는 본 발명의 반도체 장치를 설명하기 위한 평면도 및 단면도.
도 2는 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4의 (a) 및 (b)는 종래의 반도체 장치를 설명하기 위한 평면도 및 단면도.
도 5는 종래의 반도체 장치를 설명하기 위한 단면도.
도 6은 종래의 반도체 장치를 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : n+형 반도체 기판
2 : n-형 반도체층
3 : 쇼트키 접합 영역
5 : 트렌치
6 : 절연막
9 : 쇼트키 금속층
10 : 애노드 전극
11 : 캐소드 전극
12a : n+형 반도체 기판
12b : n-형 에피택셜층
13 : 금속층
15 : 가드 링
16 : 애노드 전극
17 : 캐소드 전극
50 : 공핍층
D1 : 쇼트키 배리어 다이오드
D2 : 쇼트키 배리어 다이오드
본 발명은, 반도체 장치에 관한 것으로, 특히 쇼트키 배리어 다이오드의 저용량화 및 고속 스위칭을 실현한 반도체 장치에 관한 것이다.
도 4에는, 종래의 쇼트키 배리어 다이오드 D2를 나타낸다. 도 4의 (a)는 평면도이며, 도 4의 (b)는 도 4의 (a)의 B-B선 단면도이다. 덧붙여서, 평면도에서는, 쇼트키 금속층 및 애노드 전극을 생략한다.
기판은, n+형 반도체 기판(12a)에 n-형 에피택셜층(12b)을 적층한 것이다. n-형 에피택셜층(12b) 표면에는 n-형 에피택셜층(12b)과 쇼트키 접합을 형성하는 금속층(13)을 형성한다. 이 금속층(13)은 예를 들면 Mo이고, 금속층(13)과 n-형 에피택셜층(12b)이 컨택트하는 영역이 쇼트키 접합 영역으로 된다.
쇼트키 접합 영역 최외주에는, 소정의 내압을 확보하기 위해 p+형 불순물을 확산한 가드 링(15)이 설치된다.
금속층(13) 전면을 피복하여 Al 등으로 이루어지는 애노드 전극(16)을 설치하고, 기판 이면에는 캐소드 전극(17)을 설치한다(예를 들면, 특허 문헌 1 참조).
[특허 문헌 1]
일본 특개평6-224410호 공보(제2 페이지, 도 2)
그런데, 도 4에 도시한 바와 같이, 종래의 쇼트키 배리어 다이오드 D2는, 주위에 가드 링(15)을 설치함으로써 공핍층을 확대시켜서, 소정의 내압을 얻는 구조로 되어 있다.
쇼트키 배리어 다이오드에서는, n-형 반도체층과 쇼트키 접합을 형성하는 쇼트키 금속층은 의사적인 p 영역이라고 생각되며, 역바이어스 인가 시에는, 쇼트키 접합 영역으로부터 n-형 반도체층으로 공핍층이 확대된다. 그리고, 예를 들면 가드 링을 설치하지 않은 경우에는, 쇼트키 접합 영역 단부에서는 공핍층의 곡률이 커진다. 그 때문에, 전계가 쇼트키 접합 영역 단부에 집중하여, 브레이크다운된다.
따라서, 도 5와 같이 쇼트키 접합 영역 단부에 p+형의 가드 링을 설치한다. 이것에 의해, 역방향 전압 인가 시에는 파선으로 나타내는 공핍층(50)이 가로(기판 수평) 방향으로 확대된다. 따라서, 쇼트키 접합 영역의 단부에서의 공핍층(50)의 곡률이 완화되어 소정의 내압을 얻을 수 있다.
그러나, 당연하지만 가드 링의 주위로도 공핍층(50)이 확대된다. 공핍층(50)은 용량 성분으로 되기 때문에, 쇼트키 배리어 다이오드의 저용량화가 진행되지 않는다는 문제가 있다.
또한, 가드 링이 고속 동작의 방해로 되는 문제가 있었다. 가드 링(15)과 n-형 에피택셜층(2)은 pn 접합을 형성하고 있다. 가드 링(15)은 쇼트키 금속층(13)과도 컨택트하기 때문에, 이 영역은 순방향 전압 인가 시에 소정의 전압을 초과하면 pn 접합 다이오드로서 동작한다.
일반적으로, pn 접합 다이오드의 순방향 상승 전압은 0.6V 정도이며, 쇼트키 배리어 다이오드의 순방향 상승 전압은 0.4V 정도이다. 또한, 0.65V 정도를 초과하면, 양 다이오드의 순방향 전압 VF-역방향 전압 IF 특성이 역전된다. 즉, 0.6V 정도까지이면 pn 접합 다이오드가 동작하지는 않지만, 순방향 전압 VF-역방향 전압 IF 특성이 역전되는 전압을 초과하면, 가드 링(15)이 pn 접합 다이오드로서 동작하여, 실제 동작 영역의 쇼트키 배리어 다이오드도 동시에 동작하게 된다.
도 6에는, 쇼트키 배리어 다이오드 D2의 순방향 전압 인가 시의 가드 링(15) 부분의 확대도를 나타낸다.
온 시에 임의의 전압(예를 들면, 0.65V)보다 큰 순방향 전압 하에서 쇼트키 배리어 다이오드 D2를 이용하면, 전술한 바와 같이, 가드 링 부분이 pn 접합 다이오드로서 동작하여, 가드 링(15)으로부터 n-형 에피택셜층(12b)에 캐리어(홀)가 주 입된다.
그 후, 오프 상태로 전환하기 위해 역방향 전압을 인가하면, 도 6과 같이 n-형 에피택셜층(12b)에는 캐리어가 축적되어 있기 때문에, 에피택셜층(12b)에 축적된 캐리어의 유출 또는 재결합이 행해진 후, 공핍층(50)이 확대되기 시작한다. 즉, 오프 상태가 되기 전에 이 캐리어의 유출 또는 재결합을 위한 시간(역회복 시간: Trr)이 발생한다.
즉, 내압을 확보하기 위한 가드 링을 설치함으로써, 저용량화가 진행되지 않고, 또한 고속 동작의 방해로 되는 문제가 있었다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째, 일 도전형 반도체 기판과, 상기 기판 상에 설치된 일 도전형 반도체층과, 상기 반도체층 표면과 쇼트키 접합을 형성하는 금속층과, 상기 반도체층과 상기 금속층과의 쇼트키 접합 영역의 외주에 형성되고, 상기 반도체층을 관통하여 상기 일 도전형 반도체 기판에 도달하는 트렌치와, 적어도 상기 트렌치 내벽을 피복하는 절연막을 구비함으로써 해결하는 것이다.
또한, 상기 트렌치는, 내부가 상기 절연막으로 매설되는 것을 특징으로 하는 것이다.
또한, 상기 트렌치는, 내부가 상기 절연막으로 피복되어 상기 금속층의 일부가 매설되는 것을 특징으로 하는 것이다.
또한, 상기 금속층과 상기 반도체층에 역방향 전압을 인가하였을 때, 상기 반도체층으로 확대되는 공핍층의 기판 수평 방향의 확대가 상기 트렌치에 의해 종단되는 것을 특징으로 하는 것이다.
또한, 상기 금속층과 상기 반도체층에 역방향 전압을 인가하였을 때, 상기 반도체층으로 확대되는 공핍층이 반도체 기판의 깊이 방향으로만 확대되는 것을 특징으로 하는 것이다.
〈실시예〉
본 발명의 실시예를 도 1 내지 도 3을 이용하여 상세하게 설명한다.
도 1에는, 본 발명의 쇼트키 배리어 다이오드 D1을 나타낸다. 도 1의 (a)는 평면도이며, 도 1의 (b)는 도 1의 (a)의 A-A선의 단면도이다. 또한, 도 1의 (a)에서는 표면의 쇼트키 금속층 및 애노드 전극을 생략하고 있다.
본 발명의 쇼트키 배리어 다이오드 D1은, 일 도전형 반도체 기판(1)과, 일 도전형 반도체층(2)과, 트렌치(5)와, 절연막(6)과, 쇼트키 금속층(9)으로 구성된다.
기판은, n+형 실리콘 반도체 기판(1) 상에 예를 들면 에피택셜 성장 등에 의해 n-형 반도체층(2)을 적층한 것이다.
n-형 반도체층(2) 표면에는, n-형 반도체층(2) 표면과 쇼트키 접합을 형성하는, 예를 들면 Mo 등의 쇼트키 금속층(9)을 형성한다. n-형 반도체층(2)과 쇼트키 금속층(9)이 컨택트하는 영역이 쇼트키 접합 영역(3)이다.
쇼트키 접합 영역(3)의 최외주에는, 쇼트키 접합 영역(3)을 둘러싸는 트렌치(5)를 형성한다. 트렌치(5)는 n-형 반도체층(2)을 관통하여 n+형 반도체 기판(1) 에 도달하여 형성된다.
트렌치(5)는, 내압에 따라, n-형 반도체층(2)보다 깊게 형성되는데, 일례로서 n-형 반도체층(2)이 5㎛∼6㎛ 정도이면 트렌치(5)는 7㎛∼8㎛ 정도로 한다.
트렌치(5) 중 적어도 내벽에는 절연막(6)이 형성된다. 도면에서는 트렌치(5) 내에 절연막(6)이 매설된 경우를 나타낸다. 절연막(6)은, 본 실시예에서는 산화막을 채용하지만 산화막(6) 대신 질화막 등의 절연막이어도 된다.
이것에 의해, 역방향 전압 인가 시에 공핍층의 기판 수평 방향의 확대는 트렌치(5)(절연막(6))에 의해 종단된다. 덧붙여서, 이 경우 트렌치(5) 내벽만 절연막(6)이 피복되고, 내부에는 쇼트키 금속층(9)의 일부 등, 금속이 매설되어도 되며, 마찬가지의 효과가 얻어진다.
쇼트키 금속층(9) 상에는, Al 등의 금속층에 의한 애노드 전극(10)을 설치하고, 기판 이면에도 금속층을 증착하여 캐소드 전극(11)을 설치한다.
도 2에는, 역방향 전압 인가 시의 공핍층이 확대되는 양태를 나타낸다.
앞서 상술한 바와 같이, 쇼트키 금속층(9)은 의사적인 p+형 영역이다. 그리고, 쇼트키 접합 영역(3)의 최외주에는 트렌치(5) 중 적어도 내벽에 절연막을 형성한 절연화 영역이 n+형 기판까지 도달하여 형성된다.
쇼트키 배리어 다이오드 D1의 역방향 전압 인가 시에는, 쇼트키 금속층(9)과, n-형 반도체층(2)과의 쇼트키 접합에 의해 n-형 반도체층(2)에 공핍층(50)이 확대된다.
이 때, 공핍층(50)은 파선과 같이 트렌치(5)(산화막(6))에 의해 종단되며, 공핍층(50)은 반도체 기판의 깊이 방향으로만 확대된다. 즉, 공핍층(50)의 단부는 곡면으로는 되지 않아서 곡률이 존재하지 않게 된다.
이것에 의해, 도 5에 나타내는 쇼트키 배리어 다이오드 D2에서 가드 링 주위(구체적으로는, 가드 링 저부와 가드 링의 외측)로 확대되어 있었던 공핍층이 발생하지 않게 되기 때문에, 이 만큼의 용량 성분을 저감할 수 있어서, 저용량화를 도모할 수 있다.
또한, 가드 링을 구성하고 있었던 p+형 영역이 불필요해지기 때문에, 순방향 전압 인가 시에 홀의 주입이 행해지지 않는다. 즉, 캐리어의 축적이 없기 때문에, 홀의 유출 내지 재결합을 할 필요가 없다. 따라서, 역회복 시간(Trr)이 발생하지 않아서, 스위칭 동작 속도를 향상시킬 수 있으며, 구체적으로는 종래에는 수백 ㎱이었던 스위칭 동작 속도를 수십 ㎱ 정도까지 향상시킬 수 있다. 또한, 스위칭 시의 손실이 없어지기 때문에 세트 효율이 향상된다.
또한, 본 실시예에서는 공핍층(50)의 기판 수평 방향으로의 확대를 고려할 필요가 없어진다. 즉, 내압 설계에서 n-형 반도체층의 두께와 비저항을 컨트롤하면 되어, 내압이 안정된다. 그리고, 가드 링 부근의 곡률이 존재하지 않아서, 안정된 내압을 얻을 수 있기 때문에, n-형 반도체층(2)의 비저항 ρ를 저감함으로써 순방향 전압 VF를 저감할 수 있다. 또는, n-형 반도체층(2)의 두께 t를 얇게 함으로써 순방향 전압 VF를 저감할 수 있다.
다음으로, 도 3을 이용하여 본 발명의 쇼트키 배리어 다이오드의 제조 방법의 일례를 설명한다.
도 3의 (a)와 같이, n+형 반도체 기판(1)에, 예를 들면 에피택셜 성장 등에 의한 n-형 반도체층(2)을 적층한다. 후에 쇼트키 접합 영역으로 되는 쇼트키 금속층과의 컨택트 영역(3a)의 최외주만 개구한 마스크 M을 제공한다. 그 후 n-형 반도체층(2)을 관통하여, n+형 반도체 기판(1)에 도달하는 트렌치(5)를 형성한다. 즉, 트렌치(5)는 컨택트 영역(3a)을 포위하여, 그 최외주에 형성된다.
도 3의 (b)와 같이, 트렌치(5) 내부에 산화막(또는 질화막) 등의 절연막(6)을 형성한다. 즉, 마스크 M을 제거한 후, 전면에 산화막(6)을 형성한다. 트렌치(5) 상부에만 레지스트 마스크를 제공하고 에칭하며, 트렌치(5)에 산화막(6)을 매설한다. 이와 같이 본 실시예에서는, 트렌치(5) 내에 산화막(6)을 매설하는 방법을 설명하지만, 산화막(6)이 트렌치(5) 내벽에만 형성되고, 내부에는 후의 공정에서 쇼트키 금속층 등의 금속이 매설되어도 된다. 이것에 의해, 역방향 전압 인가 시에 안정된 내압을 확보할 수 있다.
도 3의 (c)에서는 컨택트 영역(3a)과, 트렌치(5) 개구부에 노출된 산화막(6)의 일부와 컨택트하는 쇼트키 금속층(9)(예를 들면, Mo 등)을 증착한다. 이것에 의해, 컨택트 영역(3a)은, 쇼트키 금속층(9)과 n-형 반도체층(2)과의 쇼트키 접합 영역(3)으로 된다. 적어도 쇼트키 접합 영역(3)을 피복하는 원하는 형상으로 패터닝한 후, 실리사이드화를 위해 500∼600℃에서 어닐링 처리를 행한다. 여기서, 예를 들면 소정의 VF가 얻어지지 않을 경우에는, Mo 대신 ΦBn이 낮은 Ni, Cr, Ti 등을 이용한다.
그 후, 애노드 전극(10)으로 되는 Al층을 전면에 증착하고, 원하는 형상으로 패터닝하며, 이면에는, 예를 들면 Ti/Ni/Au 등의 캐소드 전극(11)을 형성하여, 도 1에 도시하는 최종 구조를 얻는다.
본 발명에 따르면, 쇼트키 접합 영역 단부와 중앙 부근에서 공핍층의 확대가 균일해지기 때문에, 안정된 내압을 얻을 수 있다.
또한, 산화막(트렌치)을 n+형 기판까지 도달하여 형성함으로써, 종래 가드 링 주위에 확대되어 있었던 공핍층이 없어져서, 저용량화를 도모할 수 있다.
또한, 가드 링을 구성하고 있었던 p+형 영역이 불필요해지기 때문에, 순방향 전압 인가 시에 홀의 주입이 행해지지 않는다. 즉, 캐리어의 축적이 없기 때문에, 홀의 유출 내지 재결합을 할 필요가 없다. 따라서, 역회복 시간(Trr)이 발생하지 않아서, 스위칭 동작 속도를 향상시킬 수 있으며, 구체적으로는 종래에는 수백 ㎱이었던 스위칭 동작 속도를 수십 ㎱ 정도까지 향상시킬 수 있다. 또한, 스위칭 시의 손실이 없어지기 때문에 세트의 효율이 향상된다.

Claims (5)

  1. 일 도전형 반도체 기판과,
    상기 기판 상에 설치된 일 도전형 반도체층과,
    상기 반도체층 표면과 쇼트키 접합을 형성하는 금속층과,
    상기 반도체층과 상기 금속층과의 쇼트키 접합 영역의 외주에 형성되고, 상기 반도체층을 관통하여 상기 일 도전형 반도체 기판에 도달하는 트렌치와,
    적어도 상기 트렌치 내벽을 피복하는 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 트렌치는, 내부가 상기 절연막으로 매설되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 트렌치는, 내부가 상기 절연막으로 피복되어 상기 금속층의 일부가 매설되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 금속층과 상기 반도체층에 역방향 전압을 인가하였을 때, 상기 반도체 층으로 확대되는 공핍층의 기판 수평 방향의 확대가 상기 트렌치에 의해 종단되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 금속층과 상기 반도체층에 역방향 전압을 인가하였을 때, 상기 반도체층으로 확대되는 공핍층이 반도체 기판의 깊이 방향으로만 확대되는 것을 특징으로 하는 반도체 장치.
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