KR100579934B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 어드레스 기간에서 인가되는 펄스의 인가시점과 리셋 기간 이전에 인가되는 파형을 개선하는 플라즈마 디스플레이 패널(Plasma Display Panel)의 구동 방법에 관한 것으로, 스캔 전극 또는 서스테인 전극에 인가되는 파형에 발생하는 노이즈를 저감하여 어드레스 방전을 안정시켜 패널의 구동안정성 저하를 억제하고, 고온 오방전 및 저온 오방전의 발생을 저감시키는 효과가 있다.
이러한 목적을 이루기 위한 본 발명은 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극(X1~Xn)(n은 양의 정수), 스캔 전극 및 서스테인 전극에 소정의 펄스가 인가되는 서브필드의 조합에 의하여 소정의 개수의 프레임으로 이루어지는 화상을 표현하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 어드레스 전극을 복수의 전극군으로 나누고, 프레임의 적어도 어느 하나의 서브필드에서는 어드레스 기간에서 적어도 하나 이상의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 스캔 전극에 인가되는 스캔 펄스의 인가시점과 서로 다르고, 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하(Wall Charge)를 쌓는 예비 리셋 기간이 더 포함되고, 리셋 기간의 셋다운기간 동안 상기 서스테인 전극과 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지하는 것을 특징으로 한다.
플라즈마 디스플레이 패널, 노이즈, 전극군, 데이터 펄스, 스캔 펄스, 인가시점, 서스테인 펄스, 고온 오방전, 저온 오방전, 벽전하, 공간전하, 예비 리셋

Description

플라즈마 디스플레이 패널의 구동방법{Driving Method for Plasma Display Panel}
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 도시한 도.
도 2는 플라즈마 디스플레이 패널과 구동모듈의 결합관계를 나타낸 도.
도 3은 종래 플라즈마 디스플레이 패널의 화상 계조를 구현하는 방법을 나타낸 도.
도 4는 종래 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 나타낸 도.
도 5는 종래 플라즈마 디스플레이 패널의 구동 방법에서 어드레스 기간에 인가되는 펄스의 인가시점을 설명하기 위한 도.
도 6은 종래 플라즈마 디스플레이 패널의 구동 방법에서 어드레스 기간에 인가되는 펄스에 의한 노이즈의 발생을 설명하기 위한 도.
도 7은 종래 구동방법에 따른 구동파형으로 동작되는 플라즈마 디스플레이 패널에서의 고온 오방전을 설명하기 위한 도.
도 8은 종래 구동방법에 따른 구동파형으로 동작되는 플라즈마 디스플레이 패널에서의 저온 오방전을 설명하기 위한 도.
도 9는 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 1 실시예에 따 른 구동파형을 나타낸 도.
도 10은 도 9의 구동파형에 의해 감소하는 공간전하를 설명하기 위한 도.
도 11a 내지 도 11e는 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형에서 어드레스 전극(X1~Xn)에 각각에 스캔 펄스의 인가시점과 서로 다른 시점에서 데이터 펄스를 인가하는 일예를 나타낸 도.
도 12a 내지 도 12b는 본 발명의 구동파형에 의해 감소되는 노이즈를 설명하기 위한 도.
도 13은 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 2 실시예에 따른 다른 구동파형을 설명하기 위해 어드레스 전극(X1~Xn)들을 4개의 어드레스 전극군으로 나눈 것을 설명하기 위한 도.
도 14a 내지 도 14c는 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 2 실시예에 따른 구동파형에서 어드레스 전극(X1~Xn)을 복수의 전극군으로 나누고 각각의 전극군에 스캔 펄스의 인가시점과 서로 다른 시점에서 데이터 펄스를 인가하는 일예를 나타낸 도.
도 15는 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 3 실시예에 따른 구동파형에서 프레임 내에서 각 서브필드에 따라 스캔 펄스의 인가시점과 데이터 펄스의 인가시점을 서로 다르게 하는 일예를 나타낸 도.
도 16a 내지 도 16c는 도 15의 구동파형을 좀 더 상세히 설명하기 위한 도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 전면 기판 101 : 전면 글라스
102 : 스캔 전극 103 : 서스테인 전극
104 : 상부 유전체층 105 : 보호층
110 : 후면 기판 111 : 후면 글라스
112 : 격벽 113 : 어드레스 전극
114 : 형광체층 115 : 하부 유전체층
a : 투명 전극 b : 버스 전극
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것으로, 보다 상세하게는 어드레스 기간(Address Period)에서 인가되는 펄스의 인가시점과 리셋 기간(Reset Period) 이전에 인가되는 파형과 리셋 기간에 인가되는 파형을 개선하는 플라즈마 디스플레이 패널의 구동 방법에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널은 전면기판과 후면기판 사이에 형성된 격벽이 하나의 단위 셀을 이루는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다. 이와 같은 플라즈마 디스플레이 패널은 얇고 가벼운 구성 이 가능하므로 차세대 표시장치로서 각광받고 있다.
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 나타낸 도이다.
도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 화상이 디스플레이 되는 표시면인 전면 글라스(101)에 스캔 전극(102)과 서스테인 전극(103)이 쌍을 이뤄 형성된 복수의 유지전극쌍이 배열된 전면기판(100) 및 배면을 이루는 후면 글라스(111) 상에 전술한 복수의 유지전극쌍과 교차되도록 복수의 어드레스 전극(113)이 배열된 후면기판(110)이 일정거리를 사이에 두고 평행하게 결합된다.
전면기판(100)은 하나의 방전셀에서 상호 방전시키고 셀의 발광을 유지하기 위한 스캔 전극(102) 및 서스테인 전극(103), 즉 투명한 ITO 물질로 형성된 투명 전극(a)과 금속재질로 제작된 버스 전극(b)으로 구비된 스캔 전극(102) 및 서스테인 전극(103)이 쌍을 이뤄 포함된다. 스캔 전극(102) 및 서스테인 전극(103)은 방전 전류를 제한하며 전극 쌍 간을 절연시켜주는 하나 이상의 상부 유전체층(104)에 의해 덮혀지고, 상부 유전체층(104) 상면에는 방전 조건을 용이하게 하기 위하여 산화마그네슘(MgO)을 증착한 보호층(105)이 형성된다.
후면기판(110)은 복수개의 방전 공간 즉, 방전셀을 형성시키기 위한 스트라이프 타입(또는 웰 타입)의 격벽(112)이 평행을 유지하여 배열된다. 또한, 어드레스 방전을 수행하여 진공자외선을 발생시키는 다수의 어드레스 전극(113)이 격벽(112)에 대해 평행하게 배치된다. 후면기판(110)의 상측면에는 어드레스 방전시 화상표시를 위한 가시광선을 방출하는 R, G, B 형광체(114)가 도포된다. 어드레스 전극(113)과 형광체(114) 사이에는 어드레스 전극(113)을 보호하기 위한 하부 유전체 층(115)이 형성된다.
이러한 구조의 플라즈마 디스플레이 패널은 방전셀이 매트릭스(Matrix) 구조로 복수개가 형성되고, 방전셀에 소정의 펄스를 공급하기 위한 구동회로를 포함하는 구동모듈이 부착되어 구동된다. 이러한 플라즈마 디스플레이 패널과 구동모듈의 결합관계를 살펴보면 도 2와 같다.
도 2는 플라즈마 디스플레이 패널과 구동모듈의 결합관계를 나타낸 도면이다.
도 2에 도시된 바와 같이, 구동모듈은 예컨대, 데이터 드라이버 IC(Integrated Circuit)(20), 스캔 드라이버 IC(21), 서스테인 보드(23)를 포함하여 구성된다. 플라즈마 디스플레이 패널(22)은 외부로부터 영상신호를 입력받아 소정의 신호 처리 과정을 거쳐 데이터 드라이버 IC(20)로부터 출력된 데이터 펄스를 입력받고, 스캔 드라이버 IC(21)로부터 출력된 스캔 펄스 및 서스테인 펄스를 입력받고, 서스테인 보드(23)로부터 출력된 서스테인 펄스를 입력받는다. 데이터 펄스, 스캔 펄스, 서스테인 펄스 등을 입력받은 플라즈마 디스플레이 패널(22)에 포함된 다수의 셀 중에서 스캔 펄스에 의해 선택된 셀에 방전이 발생하고, 방전이 발생한 셀은 소정의 휘도로 발광한다. 여기서 데이터 드라이버 IC(20)은 FPC(Flexible Printed Circuit)(미도시)와 같은 연결체를 통해 각 어드레스 전극(X1~Xn)에 소정의 데이터 펄스를 출력한다.
이와 같은 플라즈마 디스플레이 패널에서 화상 계조를 구현하는 방법은 다음 도 3과 같다.
도 3은 종래 플라즈마 디스플레이 패널의 화상 계조를 구현하는 방법을 나타낸 도이다.
도 3에 도시된 바와 같이, 종래 플라즈마 디스플레이 패널의 화상 계조(Gray Level) 표현 방법은 한 프레임을 발광횟수가 다른 여러 서브필드로 나누고, 각 서브필드는 다시 모든 셀들을 초기화시키기 위한 리셋 기간(RPD), 방전될 셀을 선택하기 위한 어드레스 기간(APD) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(SPD)으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.
각 서브필드의 리셋 기간 및 어드레스 기간은 각 서브필드마다 동일하다. 방전될 셀을 선택하기 위한 어드레스방전은 어드레스 전극과 스캔 전극인 투명전극 사이의 전압차에 의해 일어난다. 서스테인 기간은 각 서브필드에서 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 각 서브필드의 서스테인 기간 즉, 서스테인 방전 횟수를 조절하여 화상의 계조를 표현하게 된다. 이러한 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 살펴보면 다음 도 4와 같다.
도 4는 종래 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 나타 낸 도면이다.
도 4에 도시된 바와 같이, 플라즈마 디스플레이 패널은 모든 셀들을 초기화시키기 위한 리셋 기간, 방전할 셀을 선택하기 위한 어드레스 기간, 선택된 셀의 방전을 유지시키기 위한 서스테인 기간 및 방전된 셀 내의 벽전하를 소거하기 위한 소거 기간으로 나뉘어 구동된다.
리셋 기간에 있어서, 셋업 기간에는 모든 스캔 전극들에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형에 의해 전화면의 방전셀들 내에는 약한 암방전(Dark Discharge)이 일어난다. 이 셋업 방전에 의해 어드레스 전극과 서스테인 전극 상에는 정극성 벽전하가 쌓이게 되며, 스캔 전극 상에는 부극성의 벽전하가 쌓이게 된다.
셋다운 기간에는 상승 램프파형이 공급된 후, 상승 램프파형의 피크전압보다 낮은 정극성 전압에서 떨어지기 시작하여 그라운드(GND)레벨 전압 이하의 특정 전압레벨까지 떨어지는 하강 램프파형(Ramp-down)이 셀들 내에 미약한 소거방전을 일으킴으로써 스캔 전극에 과도하게 형성된 벽 전하를 충분히 소거시키게 된다. 이 셋다운 방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
어드레스 기간에는 부극성 스캔 펄스가 스캔 전극들에 순차적으로 인가됨과 동시에 스캔 펄스에 동기되어 어드레스 전극에 정극성의 데이터 펄스가 인가된다. 이 스캔 펄스와 데이터 펄스의 전압 차와 리셋 기간에 생성된 벽 전압이 더해지면서 데이터 펄스가 인가되는 방전셀 내에는 어드레스 방전이 발생된다. 어드레스 방 전에 의해 선택된 셀들 내에는 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 서스테인 전극에는 셋다운 기간과 어드레스 기간 동안에 스캔 전극과의 전압차를 줄여 스캔 전극과의 오방전이 일어나지 않도록 정극성 전압(Vz)이 공급된다.
서스테인 기간에는 스캔 전극과 서스테인 전극들에 교번적으로 서스테인 펄스(Sus)가 인가된다. 어드레스 방전에 의해 선택된 셀은 셀 내의 벽 전압과 서스테인 펄스가 더해지면서 매 서스테인 펄스가 인가될 때 마다 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.
서스테인 방전이 완료된 후, 소거 기간에서는 펄스폭과 전압레벨이 작은 소거 램프파형(Ramp-ers)의 전압이 서스테인 전극에 공급되어 전화면의 셀들 내에 잔류하는 벽 전하를 소거시키게 된다.
이러한 구동파형으로 구동되는 플라즈마 디스플레이 패널은 어드레스 기간에서 스캔 전극에 인가되는 스캔 펄스와 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점은 동일하다. 이러한 종래 어드레스 기간에서의 스캔 펄스와 데이터 펄스의 인가시점을 살펴보면 다음 도 5와 같다.
도 5는 종래 플라즈마 디스플레이 패널의 구동 방법에서 어드레스 기간에 인가되는 펄스의 인가시점을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 종래 플라즈마 디스플레이 패널의 구동방법에서는 어드레스 기간에서 어드레스 전극(X1~Xn)에 인가되는 모든 데이터 펄스는 스캔 전극 에 인가되는 스캔 펄스와 동시(ts)에 인가된다. 이와 같이 동일한 시점에서 데이터 펄스와 스캔 펄스가 각각 어드레스 전극(X1~Xn)과 스캔 전극에 인가되면 스캔 전극에 인가되는 파형과 서스테인 전극에 인가되는 파형에 노이즈(Noise)가 발생하게 된다. 이러한 동일한 시점에서 데이터 펄스와 스캔 펄스가 각각 어드레스 전극(X1~Xn)과 스캔 전극에 인가되는 경우에 발생되는 노이즈가 발생되는 일예를 살펴보면 다음 도 6과 같다.
도 6은 종래 플라즈마 디스플레이 패널의 구동 방법에서 어드레스 기간에 인가되는 펄스에 의한 노이즈의 발생을 설명하기 위한 도면이다.
도 6에 도시된 바와 같이, 종래 플라즈마 디스플레이 패널의 구동방법에서 어드레스 기간에 데이터 펄스와 스캔 펄스가 각각 어드레스 전극(X1~Xn)과 스캔 전극에 인가되면 스캔 전극과 서스테인 전극에 인가되는 파형에 노이즈가 발생한다. 이러한 노이즈는 패널의 정전용량(Capacitance)을 통한 커플링(Coupling)으로 인해 발생되는 것으로, 데이터 펄스가 급상승하는 시점에서는 스캔 전극과 서스테인 전극에 인가되는 파형에 상승노이즈가 발생되고, 데이터 펄스가 급하강하는 시점에서는 스캔 전극과 서스테인 전극에 인가되는 파형에 하강노이즈가 발생된다.
전술한 것과 같이 스캔 전극에 인가되는 스캔 펄스와 동시에 어드레스 전극에 인가되는 데이터 펄스에 의해 스캔 전극과 서스테인 전극에 인가되는 파형에 발생하는 노이즈는 어드레스 기간에서 일어나는 어드레스 방전을 불안정하게 하여 플라즈마 디스플레이 패널의 구동효율을 저감시키는 문제점이 있다.
또한, 이러한 구동파형으로 구동되는 종래 플라즈마 디스플레이 패널은 일반적으로 패널 주변의 온도가 고온 또는 저온일 때 오방전이 발생한다. 여기서 패널 주변의 온도가 고온일 경우에 발생하는 오방전을 고온 오방전이라 하고, 패널 주변의 온도가 저온일 경우에 발생하는 오방전을 저온 오방전이라 한다. 이러한 오방전 중에서 고온 오방전을 살펴보면 다음 도 7과 같다.
도 7은 종래 구동방법에 따른 구동파형으로 동작되는 플라즈마 디스플레이 패널에서의 고온 오방전을 설명하기 위한 도면이다.
도 7을 살펴보면, 종래 구동방법에 따른 구동파형으로 동작되는 플라즈마 디스플레이 패널에서는 패널 주변의 온도가 상대적으로 높은 고온인 경우에 방전셀 내의 공간전하(701)와 벽전하(700)의 재결합 비율이 증가하기 때문에 방전에 참여하는 벽전하의 절대양이 감소함으로써 오방전이 발생한다. 여기서, 전술한 공간전하(701) 방전셀 내의 공간에 존재하는 전하로서 전술한 벽전하(700)와는 달리 방전에 참여하지 않는다.
예를 들면, 어드레스 기간에서 공간전하(701)와 벽전하(700)의 재결합 비율이 증가하여 어드레스 방전에 참여하는 벽전하(700)의 양이 감소하여 어드레스 방전을 불안정하게 한다. 이러한 경우에는 어드레싱의 순서가 뒤쪽일수록 공간전하(701)와 벽전하(700)가 재결합할 수 있는 시간이 충분하게 확보가 되기 때문에 어드레스 방전이 더욱 불안정하게 된다. 이에 따라, 어드레스 기간에서 온(On)된 방전셀이 서스테인 기간에서 오프(Off)되는 등의 고온 오방전이 발생한다.
또한, 패널 주변의 온도가 상대적으로 높을 경우에 서스테인 기간에 서스테 인 방전이 발생하면 방전 시 공간전하(701)의 속도가 빨라지게 되고, 이에 따라 공간전하(701)와 벽전하(700)의 재결합 비율이 증가한다. 이에 따라, 어느 하나의 서스테인 방전 이후에 공간전하(701)와 벽전하(700)의 재결합에 의해 서스테인 방전에 참여하는 벽전하(700)의 양이 감소하여 다음 서스테인 방전이 발생하지 않는 등의 고온 오방전이 발생한다.
이와는 다르게, 패널 주변의 온도가 상대적으로 낮을 경우에는 전술한 바와 같이 저온 오방전이 발생하는데, 이러한 저온 오방전을 살펴보면 다음 도 8과 같다.
도 8은 종래 구동방법에 따른 구동파형으로 동작되는 플라즈마 디스플레이 패널에서의 저온 오방전을 설명하기 위한 도면이다.
도 8에 도시된 바와 같이, 종래 구동방법에 따른 구동파형으로 동작되는 플라즈마 디스플레이 패널에서는 패널 주변의 온도가 상대적으로 낮은 저온인 경우에 방전셀 내의 공급되는 열에너지가 감소하여 중성원자와 충돌하여 다른 Electron을 발생시키는 Seed Electron의 절대양이 감소함으로써 오방전이 발생한다.
플라즈마 방전의 메카니즘(Mechanism)은 기본적으로 도 8과 같이, 방전셀 내에서 소정의 에너지, 예컨대 열에너지가 소정의 Seed Electron에 가해지면, 이러한 에너지에 의해 가속된 Seed Electron이 중성원자에 충돌하고, 이렇게 Seed Electron에 의해 충돌된 중성원자가 다른 Electron을 방출하고, 이렇게 방출된 Electron이 또 다른 중성원자에 충돌하여 또 다른 Electron을 발생시키는 과정을 거치면서 플라즈마 방전이 발생한다.
이러한 플라즈마 방전이 발생하는 플라즈마 디스플레이 패널의 주변의 온도가 상대적으로 낮은 저온이 되면 전술한 Seed Electron에 가해지는 열에너지의 양이 감소하고, 이에 따라 플라즈마 방전 메카니즘이 원활이 작동되지 않아, 즉 플라즈마 방전 메카니즘이 둔화되어 전술한 바와 같은 오방전이 발생되는 것이다.
예를 들면, 어드레스 기간에서 전술한 플라즈마 방전 메카니즘이 원활이 작동되지 않아 어드레스 방전이 발생하지 않은 경우가 발생한다. 이에 따라, 온(On)되어야 할 방전셀이 서스테인 기간에서 오프(Off)상태를 유지하는 등의 저온 오방전이 발생한다.
이러한 저온 오방전의 발생을 감소시키기 위해 종래에는 어드레스 기간에서 인가되는 스캔 펄스의 폭을 상대적으로 더 크게 하였다. 그러나 이러한 방법은 어드레스 마진의 감소를 야기시키는 문제점이 있다.
이러한 문제점을 해결하기 위해 본 발명은, 어드레스 기간에서 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 스캔 전극에 인가되는 스캔 펄스의 인가시점과 서로 상이하게 하고, 이 때 리셋 기간 이전에 인가되는 파형을 개선하여 노이즈의 발생을 저감시키고, 또한, 리셋 기간에 인가되는 파형을 개선하여 어드레스 마진의 감소를 억제하면서도 고온 오방전 및 저온 오방전의 발생을 저감시키는 플라즈마 디스플레이 패널의 구동방법을 제공하는데 그 목적이 있다.
이러한 목적을 이루기 위한 본 발명은 리셋 기간, 어드레스 기간 및 서스테 인 기간에 어드레스 전극(X1~Xn)(n은 양의 정수), 스캔 전극 및 서스테인 전극에 소정의 펄스가 인가되는 서브필드의 조합에 의하여 소정의 개수의 프레임으로 이루어지는 화상을 표현하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 어드레스 전극을 복수의 전극군으로 나누고, 프레임의 적어도 어느 하나의 서브필드에서는 상기 어드레스 기간에서 적어도 하나 이상의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 스캔 전극에 인가되는 스캔 펄스의 인가시점과 서로 다르고, 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하(Wall Charge)를 쌓는 예비 리셋 기간이 더 포함되고, 리셋 기간의 셋다운기간 동안 서스테인 전극과 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지하는 것을 특징으로 한다.
여기서, 어드레스 기간에 적어도 하나 이상의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 스캔 전극에 인가되는 스캔 펄스의 인가시점보다 앞서는 것을 특징으로 한다.
또한, 어드레스 기간에 모든 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 스캔 전극에 인가되는 스캔 펄스의 인가시점보다 앞서는 것을 특징으로 한다.
또한, 어드레스 기간에 적어도 하나 이상의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 스캔 전극에 인가되는 스캔 펄스의 인가시점보다 늦는 것을 특징으로 한다.
또한, 어드레스 기간에 모든 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 스캔 전극에 인가되는 스캔 펄스의 인가시점보다 늦는 것을 특징으로 한다.
또한, 어드레스 전극군의 개수는 2개 이상이고, 어드레스 전극의 총 개수이하인 것을 특징으로 한다.
또한, 어드레스 전극군은 1개 이상의 어드레스 전극을 포함하는 것을 특징으로 한다.
또한, 어드레스 전극군은 모두 동일한 개수의 어드레스 전극을 포함하거나 하나 이상에서 상이한 개수의 어드레스 전극을 포함하는 것을 특징으로 한다.
또한, 어드레스 전극군에 포함된 모든 어드레스 전극에는 데이터 펄스를 동일한 시점에 인가하는 것을 특징으로 한다.
또한, 서브필드 내에서 스캔 펄스의 인가시점과 스캔 펄스의 인가시점과 가장 근접한 데이터 펄스의 인가시점 간의 차이는 동일하거나 상이한 것을 특징으로 한다.
또한, 서브필드 내에서 스캔 펄스의 인가시점과 스캔 펄스의 인가시점과 가장 근접한 데이터 펄스의 인가시점 간의 차이는 10ns 이상 1000ns 이하인 것을 특징으로 한다.
또한, 서브필드 내에서 스캔 펄스의 인가시점과 스캔 펄스의 인가시점과 가장 근접한 데이터 펄스의 인가시점 간의 차이는 소정 스캔 펄스폭의 1/100배 이상 1배 이하의 값을 갖는 것을 특징으로 한다.
또한, 상이한 두 개 이상의 전극군 중 상이한 시점에 인가되는 두 개의 데이터 펄스의 인가 시점 간의 차이는 동일하거나 상이한 것을 특징으로 한다.
또한, 상이한 두 개 이상의 전극군 중 상이한 시점에 인가되는 두 개의 데이터 펄스 간의 인가 시점의 차이는 10ns 이상 1000ns 이하인 것을 특징으로 한다.
또한, 상이한 두 개 이상의 전극군 중 상이한 시점에 인가되는 두 개의 데이터 펄스 간의 인가 시점의 차이는 소정 스캔 펄스폭의 1/100배 이상 1배 이하의 값을 갖는 것을 특징으로 한다.
또한, 예비 리셋 기간은 복수의 서브필드의 모든 서브필드에 포함되는 것을 특징으로 한다.
또한, 예비 리셋 기간에서 스캔 전극에 부극성 전압이 인가되고, 서스테인 전극에는 정극성 전압이 인가되는 것을 특징으로 한다.
또한, 스캔 전극에 하강 램프(Ramp)의 부극성 전압이 인가되고, 서스테인 전극에는 일정하게 유지되는 정극성 전압이 인가되는 것을 특징으로 한다.
또한, 스캔 전극에 인가되는 하강 램프의 부극성 전압은 그라운드 레벨(GND)부터 소정 전압까지 하강하는 것을 특징으로 한다.
또한, 스캔 전극에 인가되는 하강 램프의 부극성 전압이 하강하는 소정 전압은 어드레스 기간에 스캔 전극으로 인가되는 스캔 펄스의 전압의 하한치와 동일한 것을 특징으로 한다.
또한, 서스테인 전극으로 인가되는 정극성 전압은 서스테인 전압(Vs)인 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 패널의 구동방법의 실시예를 상세히 설명한다.
<제 1 실시예>
도 9는 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 1 실시예에 따른 구동파형을 나타낸 도면이다.
먼저, 도 9를 살펴보면, 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형은 한 서브필드의 어드레스 기간에서 모든 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르고 또한, 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하(Wall Charge)를 쌓는 예비 리셋 기간이 더 포함된다. 이때 리셋 기간의 셋다운(Set-Down) 기간 동안 서스테인 전극(Z)과 어드레스 전극(X1~Xn)으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지한다.
이와 같이, 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점이 다르게 하면서, 리셋 기간의 셋다운기간 동안 서스테인 전극(Z)과 어드레스 전극(X)으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지하는 이유는, 스캔 전극(Y)에 인가되는 펄스와 서스테인 전극(Z)에 인가되는 펄스 사이의 커플링으로 인한 스캔 전극(Y)으로 인가되는 파형의 변동을 방지하기 위해서이다. 이에 따라 구동마진을 안정적으로 확보할 수 있다.
여기서, 전술한 예비 리셋 기간이 서스테인 기간과 리셋 기간 사이에 포함되는 것에 대해 먼저 상세히 설명한다. 또한, 어드레스 기간에서 어드레스 전극에 인가되는 데이터 펄스의 인가시점과 스캔 전극에 인가되는 스캔 펄스의 인가시점을 다르게 하는 것은 예비 리셋 기간의 설명 이후에 더욱 상세히 한다.
여기서 전술한 예비 리셋 기간은 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형이 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극(X), 스캔 전극(Y) 및 서스테인 전극(Z)에 소정의 전압이 인가되는 복수의 서브필드의 조합에 의하여 화상을 표현하는 것임을 고려할 때 전술한 예비 리셋 기간은 복수의 서브필드의 모든 서브필드에 포함되는 것이 바람직하다. 이와는 다르게 전술한 예비 리셋 기간은 복수의 서브필드 중에서 임의의 서브필드에만 포함되도록 하는 것도 가능하다.
이러한 예비 리셋 기간에서는 방전셀 내의 스캔 전극(Y) 상에 정극성 전하를 쌓고, 서스테인 전극(Z) 상에 부극성 전하를 쌓는다. 이와 같이, 예비 리셋 기간에서 방전셀 내의 스캔 전극(Y) 상에 정극성 전하를 쌓고, 서스테인 전극(Z) 상에 부극성 전하를 쌓기 위해 스캔 전극(Y)에는 부극성 전압이 인가되고, 서스테인 전극(Z)에는 정극성 전압이 인가되도록 하는 것이 바람직하다. 이렇게 예비 리셋 기간에서 스캔 전극(Y)에 부극성 전압을 인가하고, 서스테인 전극(Z)에는 정극성 전압을 인가함으로써, 방전셀 내의 공간전하의 양을 줄이게 되는데, 이러한 방전셀 내에서의 공간전하의 감소를 도 10을 결부하여 설명하면 다음과 같다.
도 10을 살펴보면, 전술한 바와 같이 예비 리셋 기간에서 스캔 전극(Y)에 부 극성 전압을 인가하고, 서스테인 전극(Z)에는 정극성 전압을 인가하면, 방전셀 내에서 방전에 참여하지 않는 공간전하(1001)들이 스캔 전극(Y) 또는 서스테인 전극(Z) 상으로 끌리고, 이처럼 끌린 공간전하(1001)는 전술한 스캔 전극(Y) 또는 서스테인 전극(Z) 상에서 벽전하(1000)로 동작한다. 이에 따라, 공간전하(1001)의 절대양이 감소하고 방전셀 내의 소정의 전극 상에 위치하는 벽전하(1000)의 양이 증가한다. 결국, 패널 주변의 온도가 상대적으로 높아지더라도 방전셀 내의 벽전하(1000)의 양을 충분히 제공한다. 결국, 패널 주변의 온도가 상대적으로 높은 고온인 경우에 방전셀 내에서 방전에 참여하지 않는 공간전하(1001)와 벽전하(1000)가 서로 재결합하여 방전에 참여하는 벽전하(1000)의 절대양이 감소함으로써 발생하는 고온 오방전의 발생이 저감된다. 즉 고온 오방전이 개선된다.
또한, 전술한 바와 같이 예비 리셋 기간에서 스캔 전극(Y)에 부극성 전압을 인가하고, 서스테인 전극(Z)에는 정극성 전압이 인가되어 방전셀 내에서 벽전하(1000)의 양이 증가하게 되면, 패널 주변의 온도가 상대적으로 낮은 저온인 경우에 도 5와 같은 플라즈마 방전 메카니즘이 둔화되더라도 벽전하의 절대양이 증가하기 때문에 저온 오방전의 발생이 저감된다. 즉 저온 오방전이 개선된다.
한편, 전술한 바와 같이 예비 리셋 기간에서 스캔 전극(Y)에 인가되는 부극성 전압은 상기 하강 램프(Ramp)파형인 것이 바람직하다. 또한, 서스테인 전극(Z)에 인가되는 정극성 전압은 소정 전압치를 일정하게 유지하는 정극성 전압인 것이 바람직하다. 여기서 전술한 스캔 전극(Y)에 인가되는 하강 램프의 부극성 전압의 하강하는 기울기는 조절가능하다. 예컨대, 보다 빠르고 강하게 공간전하를 끌어들 이고자 하는 경우에는 기울기를 급하게, 즉 상승시간을 짧게 할 수 있다. 이와 같은 예비 리셋 기간에서 스캔 전극(Y)에 인가되는 부극성 전압과 서스테인 전극(Z)에 인가되는 정극성 전압의 파형은 전술한 바와 같은 파형으로 한정되는 것은 아니고 변경 가능한 것이다.
여기서, 전술한 스캔 전극(Y)에 인가되는 하강 램프의 부극성 전압 그라운드 레벨(GND)부터 소정 전압까지 하강하도록 설정된다. 이때 하강 램프의 부극성 전압은 어드레스 기간에 스캔 전극(Y)으로 인가되는 스캔 펄스의 전압의 하한치까지 하강하는 것이 바람직하다. 즉, 스캔 전극(Y)에 인가되는 하강 램프의 부극성 전압이 하강하는 소정 전압은 어드레스 기간에 스캔 전극(Y)으로 인가되는 스캔 펄스의 전압의 하한치와 동일하다. 이와 같이, 하강 램프의 부극성 전압의 하한치를 어드레스 기간에 스캔 전극(Y)으로 인가되는 스캔 펄스의 전압의 하한치와 동일함으로써, 또 다른 구동 전압 공급부(미도시)의 추가 없이도 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형을 구현할 수 있게 된다. 다르게 표현하면 종래의 구동장치에서 어드레스 기간에서 스캔 펄스의 전압을 공급하기 위한 소정의 구동 전압 공급부(미도시)의 제어 타이밍만을 조절함으로써 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형을 구현할 수 있다.
한편, 전술한 서스테인 전극(Z)에 인가되는 정극성 전압은 서스테인 전압(Vs)인 것이 바람직하다.
이와 같이, 서스테인 기간과 리셋 기간의 사이에 벽전하를 쌓아올리기 위한 예비 리셋 기간을 두고, 이러한 예비 리셋 기간에서 스캔 전극(Y)에 부극성 전압을 인가하고, 서스테인 전극(Z)에 정극성 전압을 인가하여 방전셀 내의 스캔 전극(Y)상에 정극성 벽전하들을 쌓고, 서스테인 전극(Z)상에 부극성 벽전하들을 쌓아줌으로써, 이후의 리셋 기간의 셋업 기간에서 리셋 펄스의 상승 램프의 전압 크기를 줄일 수 있게 된다. 그 이유는 전술한 리셋 기간의 셋업 기간에서 상승 램프는 방전셀 내에서 벽전하를 쌓아주는 역할을 하게 되는데, 이러한 상승 램프가 인가되기 전에 예비 리셋 기간에서 이미 일정양의 벽전하를 쌓아둔 상태이기 때문에 상승 램프의 크기가 작아도 방전셀 내에서 셋업에 필요한 충분한 양의 벽전하를 쌓아줄 수 있기 때문이다.
이상에서와 같이 본 발명은 리셋 기간에서의 상승 램프 파형을 줄일 수도 있으며, 고온 오방전 및 저온 오방전의 발생도 저감시킬 수 있다.
한편, 전술한 바와 같이, 어드레스 기간에서 스캔 전극에 인가되는 스캔 펄스와 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 달리하는 것에 대해 설명하면 다음과 같다.
어드레스 기간에서 스캔 전극에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 서로 다르게 하는 방법은 다양하게 변형 가능한데, 이러한 방법 중에서 어드레스 전극(X1~Xn) 각각에 스캔 펄스의 인가시점과 서로 다른 시점에서 데이터 펄스를 인가하는 방법이 있다. 이러한 방법을 살펴보면 다음 도 11a 내지 도 11e와 같다.
도 11a 내지 도 11e는 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따 른 구동파형에서 어드레스 전극(X1~Xn)에 각각에 스캔 펄스의 인가시점과 서로 다른 시점에서 데이터 펄스를 인가하는 일예를 나타낸 도면이다.
먼저 도 11a 내지 도 11e를 살펴보면, 본 발명의 구동파형에서 스캔 펄스와 데이터 펄스의 인가시점을 다르게 하는 방법은 한 서브필드의 어드레스 기간에서 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 각각 서로 다르게 한다. 예컨대, 도 11a에 나타난 바와 같이 본 발명의 구동방법에 따른 구동파형은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라 가정할 때 어드레스 전극(X1~Xn)의 배치 순서에 맞추어 어드레스 전극 X1에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 2Δt만큼 앞선 시점 즉, 시점 ts-2Δt에서 데이터 펄스가 인가된다. 또한, 어드레스 전극 X2에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 Δt만큼 앞선 시점 즉, 시점 ts-Δt에서 데이터 펄스가 인가된다. 이러한 방법으로, X(n-1)전극에는 시점 ts+Δt에서 데이터 펄스가 인가되고, Xn전극에는 시점 ts+2Δt에서 데이터 펄스가 인가된다. 즉, 도 11a와 같이 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점의 이전 또는 이후에 인가된다. 이러한 도 11a와는 다르게 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르게 설정하되, 적어도 하나 이상의 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 늦도 록 설정할 수도 있는데, 이러한 구동파형을 살펴보면 도 11b와 같다.
도 11b를 살펴보면, 도 11a와는 다르게 본 발명의 구동파형은 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점이 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르고, 또한 모든 데이터 펄스의 인가시점은 전술한 스캔 펄스의 인가시점보다 늦다. 여기 도 11b에서는 모든 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 늦게 설정하였지만, 하나의 데이터 펄스의 인가시점만을 전술한 스캔 펄스의 인가시점보다 늦게 설정할 수도 있으며, 이러한 스캔 펄스의 인가시점보다 늦게 인가되는 데이터 펄스의 개수는 변경 가능한 것이다. 예컨대, 도 11b에 나타난 바와 같이 본 발명의 구동방법에 따른 구동파형은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라 가정할 때 어드레스 전극(X1~Xn)의 배치 순서에 맞추어 어드레스 전극 X1에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 Δt만큼 늦은 시점 즉, 시점 ts+Δt에서 데이터 펄스가 인가된다. 또한, 어드레스 전극 X2에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 2Δt만큼 늦은 시점 즉, 시점 ts+2Δt에서 데이터 펄스가 인가된다. 이러한 방법으로, X3전극에는 시점 ts+3Δt에서 데이터 펄스가 인가되고, Xn전극에는 시점 ts+(n-1)Δt에서 데이터 펄스가 인가된다. 즉, 도 11b와 같이 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점의 이후에 인가된다. 이러한 도 11b의 구동파형에서의 방전이 발생하는 영역 A를 도 11c를 참고하여 설명하면, 예를 들어 어 드레스 방전 개시 전압(Firing Voltage)이 170V이고, 스캔 펄스의 전압은 100V이고, 데이터 펄스의 전압은 70V라고 가정할 때 A 영역에서는 먼저 스캔 전극(Y)에 인가되는 스캔 펄스에 의해 스캔 전극(Y)과 어드레스 전극 X1 사이의 전압차이가 100V가 되고, 전술한 스캔 펄스의 인가 이후 Δt만큼의 시간이 흐른 후에 어드레스 전극 X1에 인가되는 데이터 펄스에 의해 스캔 전극(Y)과 어드레스 전극 X1 사이의 전압차이가 170V로 상승한다. 이에 따라, 스캔 전극(Y)과 어드레스 전극 X1 사이의 전압차이가 어드레스 방전 개시 전압이 되어 스캔 전극(Y)과 어드레스 전극 X1 사이에 어드레스 방전이 발생한다. 이러한 도 11b와는 다르게 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르게 설정하되, 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 앞서도록 설정할 수도 있는데, 이러한 구동파형을 살펴보면 도 11d와 같다.
도 11d를 살펴보면, 도 11a 또는 도 11b와는 다르게 본 발명의 구동파형은 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점이 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르고, 또한 모든 데이터 펄스의 인가시점은 전술한 스캔 펄스의 인가시점보다 앞선다. 여기 도 11d에서는 모든 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 앞서도록 설정하였지만, 하나의 데이터 펄스의 인가시점만을 전술한 스캔 펄스의 인가시점보다 앞서도록 설정할 수도 있으며, 이러한 스캔 펄스의 인가시점보다 앞서서 인가되는 데이터 펄스의 개수는 변경 가능한 것이다. 예컨대, 도 11d에 나타난 바와 같이 본 발명의 구동방법에 따른 구동파형은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라 가정할 때 어드레스 전극(X1~Xn)의 배치 순서에 맞추어 어드레스 전극 X1에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 Δt만큼 앞선 시점 즉, 시점 ts-Δt에서 데이터 펄스가 인가된다. 또한, 어드레스 전극 X2에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 2Δt만큼 앞선 시점 즉, 시점 ts-2Δt에서 데이터 펄스가 인가된다. 이러한 방법으로, X3전극에는 시점 ts-3Δt에서 데이터 펄스가 인가되고, Xn전극에는 시점 ts-(n-1)Δt에서 데이터 펄스가 인가된다. 즉, 도 11d와 같이 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점의 이전에 인가된다. 이러한 도 11d의 구동파형에서의 방전이 발생하는 영역 B를 도 11e를 참고하여 설명하면, 예를 들어 어드레스 방전 개시 전압이 도 11c에서와 같이 170V이고, 스캔 펄스의 전압은 100V이고, 데이터 펄스의 전압은 70V라고 가정할 때 B 영역에서는 먼저 어드레스 전극 X1에 인가되는 데이터 펄스에 의해 스캔 전극(Y)과 어드레스 전극 X1 사이의 전압차이가 70V가 되고, 전술한 데이터 펄스의 인가 이후 Δt만큼의 시간이 흐른 후에 스캔 전극(Y)에 인가되는 스캔 펄스에 의해 스캔 전극(Y)과 어드레스 전극(X1~Xn) 사이의 전압차이가 170V로 상승한다. 이에 따라, 스캔 전극(Y)과 어드레스 전극 X1 사이의 전압차이가 어드레스 방전 개시 전압이 되어 스 캔 전극(Y)과 어드레스 전극 X1 사이에 어드레스 방전이 발생한다.
여기 도 11a 내지 도 11e에서는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점간의 시간 차이 또는 이 때 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스 간의 인가시점의 차이를 Δt의 개념으로 설명하였다. 여기서 전술한 Δt에 대해 살펴보면, 예를 들어, 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라하고, 스캔 펄스의 인가시점 ts와 가장 근접한 데이터 펄스 간의 인가시점간의 시간차를 Δt라 하고, 스캔 펄스의 인가시점 ts와 그 다음 근접한 데이터 펄스 간의 인가시점의 차이를 2배의 Δt, 즉 2Δt라 한다. 이러한 Δt는 일정하게 유지된다. 즉, 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 각각 서로 다르게 하면서 각각의 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스간의 인가시점간의 차이는 각각 서로 동일하다. 여기서는, 하나의 서브필드 내에서 각각의 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스간의 인가시점간의 차이는 각각 서로 동일하게 하면서 스캔 펄스의 인가시점과 스캔 펄스의 인가시점과 가장 근접한 데이터 펄스의 인가시점 간의 차이를 동일하게 할 수도 있고, 아니면 서로 다르게 할 수도 있다. 예를 들면, 하나의 서브필드에서 각각의 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스간의 인가시점간의 차이는 각각 서로 동일하게 하면서 어느 하나의 어드레스 기간에서는 스캔 펄스의 인가시점 ts와 가장 근접한 데이터 펄스 간 의 인가시점간의 시간차를 Δt라 하면, 동일한 서브필드에서 다른 어드레스 기간에서는 스캔 펄스의 인가시점 ts와 가장 근접한 데이터 펄스 간의 인가시점간의 시간차를 2Δt로 한다. 여기서 스캔 펄스의 인가시점 ts와 가장 근접한 데이터 펄스 간의 인가시점간의 시간차는 한정된 어드레스 기간의 시간을 고려할 때 10나노초(ns)이상이고 1000나노초(ns)이하로 설정되는 것이 바람직하다. 또한, 플라즈마 디스플레이 패널의 구동에 따른 어느 하나의 스캔 펄스폭의 관점에서 고려하면 Δt는 소정의 스캔 펄스폭의 1/100배 이상 1배 이하의 범위 내에서 설정되는 것이 바람직하다. 예를 들어, 하나의 스캔 펄스의 폭이 1㎲(마이크로초)라고 가정할 때 전술한 바와 같이 인가시점간의 시간차이는 1㎲(마이크로초)의 1/100배, 즉 10나노초(ns) 이상 1㎲(마이크로초)의 1배, 즉 1000나노초(ns)이하의 범위를 갖는다.
또한, 이렇게 스캔 펄스의 인가시점과 데이터 펄스의 인가시점을 서로 다르게 하면서, 데이터 펄스 간의 인가시점 간의 시간차를 각각 다르게 할 수도 있다. 즉, 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르게 하면서, 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스 간의 인가시점을 각각 서로 다르게 설정한다. 예를 들어, 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라하고, 스캔 펄스의 인가시점 ts와 가장 근접한 데이터 펄스 간의 인가시점간의 시간차를 Δt라 하면, 스캔 펄스의 인가시점 ts와 그 다음 근접한 데이터 펄스 간의 인가시점의 차이를 3Δt로 할 수도 있다. 예컨대, 스캔 전극(Y)에 스캔 펄스가 인가되는 시점이 0나노초라고 하면, 어드 레스 전극 X1에 10나노초(ns)의 시점에서 데이터 펄스가 인가된다. 이에 따라 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극 X1에 인가되는 데이터 펄스의 인가시점간의 시간차는 10나노초(ns)이다. 그리고 그 다음 어드레스 전극인 X2에는 20나노초(ns)의 시점에서 데이터 펄스가 인가되어, 전술한 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극 X2에 인가되는 데이터 펄스의 인가시점간의 시간차는 20나노초(ns)이고 이에 따라, 어드레스 전극 X1에 인가되는 데이터 펄스의 인가시점과 어드레스 전극 X2에 인가되는 데이터 펄스의 인가시점간의 시간차는 10나노초(ns)이다. 그리고 그 다음 어드레스 전극인 X3에는 40나노초(ns)의 시점에서 데이터 펄스가 인가되어 전술한 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극 X3에 인가되는 데이터 펄스의 인가시점간의 시간차는 40나노초(ns)이고, 이에 따라 어드레스 전극 X2에 인가되는 데이터 펄스의 인가시점과 어드레스 전극 X3에 인가되는 데이터 펄스의 인가시점간의 시간차는 20나노초(ns)이다. 즉, 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 서로 다르게 하면서 각각의 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스간의 인가시점간의 차이를 각각 서로 다르게 설정할 수도 있다.
여기서 각 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점간의 시간차 Δt는 10나노초(ns)이상이고 1000나노초(ns)이하로 설정되는 것이 바람직하다. 또한, 플라즈마 디스플레이 패널의 구동에 따른 소정의 스캔 펄스폭의 관점에서 고려하면 Δt는 소정 스캔 펄스폭의 1/100배 이상 1배 이하의 범위 내에서 설정되는 것이 바람직하다.
이와 같이 어드레스 기간에서 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 상이하게 하면 어드레스 전극(X1~Xn)으로 인가되는 데이터 펄스의 각 인가시점에서 패널의 정전용량을 통한 커플링을 감소시켜 스캔 전극 및 서스테인 전극으로 인가되는 파형의 노이즈를 감소시킨다. 이러한 노이즈 감소를 살펴보면 다음 도 12a 내지 도 12b와 같다.
도 12a 내지 도 12b는 본 발명의 구동파형에 의해 감소되는 노이즈를 설명하기 위한 도면이다.
도 12a를 살펴보면, 도 6에 비해 스캔 전극과 서스테인 전극에 인가되는 파형의 노이즈가 상당부분 감소되었다. 이러한 노이즈를 도 12b에 보다 상세히 나타내었다. 이러한 노이즈가 감소된 이유는 모든 어드레스 전극(X1~Xn)에 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 동일한 시점에서 데이터 펄스를 인가하지 않고, 각각의 어드레스 전극(X1~Xn)에 스캔 펄스의 인가시점과 각각 다른 시점에서 데 이터 펄스를 인가하여 각 시점에서 패널의 정전용량(Capacitance)을 통한 커플링(Coupling)을 감소시킴으로써, 데이터 펄스가 급상승하는 시점에서는 스캔 전극과 서스테인 전극에 인가되는 파형에 발생되는 상승노이즈를 감소시키고, 데이터 펄스가 급하강하는 시점에서는 스캔 전극과 서스테인 전극에 인가되는 파형에 발생되는 하강노이즈를 감소시키기 때문이다. 이에 따라 어드레스 기간에서 일어나는 어드레스 방전을 안정하게 하여 플라즈마 디스플레이 패널의 구동안정성 저하를 억제한다.
결국, 플라즈마 디스플레이 패널의 어드레스 방전을 안정시킴으로써, 하나의 구동부로 패널 전체를 스캐닝(Scanning)하는 싱글 스캔(Single Scan) 방식을 적용 가능케 한다.
또한, 이때 리셋 기간의 셋다운기간 동안 서스테인 전극과 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지함으로써, 스캔 전극에 인가되는 펄스와 서스테인 전극에 인가되는 펄스 사이의 커플링으로 인한 스캔 전극으로 인가되는 파형의 변동을 방지하여 구동마진을 안정적으로 확보할 수 있다.
또한, 전술한 바와 같이 서스테인 기간과 리셋 기간의 사이에 예비 리셋 기간을 포함함으로써, 패널 주변의 온도가 상대적으로 높은 고온이거나 또는 패널 주변의 온도가 상대적으로 낮은 저온인 경우에 각각 발생하는 고온 오방전 또는 저온 오방전의 발생을 저감시킨다.
한편, 이상에서는 서스테인 기간과 리셋 기간의 사이에 예비 리셋 기간을 포 함시키는 상태에서 모든 어드레스 전극(X1~Xn)에는 스캔 전극에 인가되는 스캔 펄스의 인가시점과 서로 다른 시점에서 데이터 펄스가 인가되는 것이지만, 이와는 다르게 어드레스 전극(X1~Xn)들에 인가되는 데이터 펄스 중 적어도 어느 하나는 어드레스 전극(X1~Xn) 중에서 적어도 둘 이상 (n-1)개 이하의 어드레스 전극과 동일한 시점에 인가되도록 하는 것도 가능하다. 이러한 방법을 살펴보면 다음 제 2 실시예와 같다.
<제 2 실시예>
도 13은 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 2 실시예에 따른 다른 구동파형을 설명하기 위해 어드레스 전극(X1~Xn)들을 4개의 어드레스 전극군으로 나눈 것을 설명하기 위한 도면이다. 여기 제 2 실시예에서는 어드레스 기간에서 스캔 전극으로 인가되는 스캔 펄스와 어드레스 전극으로 인가되는 데이터 펄스의 인가시점을 달리하는 것에 대해서만 도시하고 설명한다. 그러나 이러한 본 발명의 제 2 실시예는 전술한 제 1 실시예와 기본적으로 동일하여, 본 발명의 제 2 실시예도 제 1 실시예와 같이 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하를 쌓는 예비 리셋 기간이 더 포함된다. 이러한 제 2 실시예의 예비 리셋 기간은 제 1 실시예와 실질적으로 동일하므로 중복되는 설명은 생략한다. 또한 도면에서의 표시도 생략한다.
이러한 본 발명의 제 2 실시예는 도 13에 도시된 바와 같이, 플라즈마 디스 플레이 패널(1300)의 어드레스(X1~Xn)전극들을, 예컨대 Xa전극군(Xa1 ~ Xa(n)/4)(1301), Xb전극군(Xb(n+1)/4 ~ Xb(2n)/4)(1302), Xc전극군(Xc(2n+1)/4 ~ Xc(3n)/4)(1303) 및 Xd전극군(Xd(3n+1)/4 ~ Xd(n))(1304)으로 구분하고, 이렇게 구분한 각 어드레스 전극군 중 적어도 어느 하나의 어드레스 전극군에는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 상이한 시점에서 데이터 펄스를 인가한다. 즉, Xa전극군(1301)에 속한 전극들(Xa1 ~ Xa(n)/4) 모두에는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 서로 다른 시점에서 데이터 펄스를 인가하되, 전술한 Xa전극군(1301)에 속한 전극들(Xa1 ~ Xa(n)/4)에 인가되는 데이터 펄스의 인가시점은 모두 동일하게 한다. 또한, 나머지 다른 전극군들(1302, 1303, 1304)에 속한 전극들에는 Xa전극군(1301)에 속한 전극들(Xa1 ~ Xa(n)/4)의 데이터 펄스의 인가시점과 다른 시점에서 데이터 펄스를 인가하고, 이때의 다른 어드레스 전극군들(1302, 1303, 1304)에 속한 전극들에 인가되는 데이터 펄스의 인가시점은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 동일하거나 또는 상이할 수 있다.
한편, 도 13에서는 각 어드레스 전극군(1301, 1302, 1303, 1304)에 포함된 어드레스 전극의 개수를 동일하게 하였지만, 각 어드레스 전극군(1301, 1302, 1303, 1304)에 포함되는 어드레스 전극의 개수를 서로 상이하게 설정하는 것도 가능하다. 그리고 어드레스 전극군의 개수도 조절 가능하다. 또한, 이러한 어드레스 전극군의 개수는 최소 2개 이상부터 최대 어드레스 전극의 총 개수보다 작은 범위, 즉 2≤N≤(n-1)개 사이에서 설정될 수 있다.
여기 도 13에서의 어드레스 전극군의 개념을 전술한 도 9의 경우에 접목시켜 보면, 도 9의 경우는 플라즈마 디스플레이 패널의 어드레스 전극(X1~Xn)을 복수의 어드레스 전극군으로 구분하고, 각각의 어드레스 전극군은 각각 하나씩의 어드레스 전극을 포함하는 경우이다.
여기서 도 13에는 도면작성과 설명의 편의상 데이터 드라이버IC, 스캔 드라이버 IC 및 서스테인 보드가 각각 패널(1300)과 소정의 거리로 이격된 상태로 패널(1300)의 어드레스 전극, 스캔 전극, 서스테인 전극들과 연결된 구조가 도시되어 있지만, 데이터 드라이버IC, 스캔 드라이버 IC 및 서스테인 보드는 패널(100)과 결합된 구조로 이루어질 수도 있다.
이러한 4개의 어드레스 전극군으로 나누어진 플라즈마 디스플레이 패널에 인가되는 데이터 펄스의 인가시점을 살펴보면 다음 도 14a 내지 도 14c와 같다.
도 14a 내지 도 14c는 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 2 실시예에 따른 구동파형에서 어드레스 전극(X1~Xn)을 복수의 전극군으로 나누고 각각의 전극군에 스캔 펄스의 인가시점과 서로 다른 시점에서 데이터 펄스를 인가하는 일예를 나타낸 도면이다.
도 14a 내지 도 14c에 도시된 바와 같이, 본 발명의 구동파형은 복수의 어드레스 전극(X1~Xn)을 도 13의 경우와 같이, 복수의 어드레스 전극군(Xa전극군, Xb전극군, Xc전극군 및 Xd전극군)으로 나누고, 서브필드의 어드레스 기간에서 복수의 어드레스 전극군 중에서 적어도 하나 이상의 어드레스 전극군의 어드레스 전극 (X1~Xn)에 인가되는 데이터 펄스의 인가시점은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 서로 다르다. 이때 도면에는 도시되지는 않았지만 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하를 쌓는 예비 리셋 기간이 더 포함되고, 리셋 기간의 셋다운 기간 동안 서스테인 전극과 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지한다.
여기서, 리셋 기간의 셋다운기간 동안 서스테인 전극과 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지하는 이유는, 전술한 바와 같이 스캔 전극에 인가되는 펄스와 서스테인 전극에 인가되는 펄스 사이의 커플링으로 인한 스캔 전극으로 인가되는 파형의 변동을 방지하기 위해서이다. 이에 따라 구동마진을 안정적으로 확보할 수 있다.
또한, 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하를 쌓는 예비 리셋 기간이 더 포함됨으로써, 전술한 바와 같이 고온 오방전 또는 저온 오방전의 발생을 억제한다.
또한, 스캔 전극에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점이 다르게 함으로써, 어드레스 방전이 불안정하게 되는 것을 방지하여 구동안정성 저하를 억제한다. 이에 따라 구동효율을 높인다. 예컨대, 도 14a에 나타난 바와 같이 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라 가정할 때 어드레스 전극(X1~Xn)을 포함하는 어드레스 전극군들의 배치 순서에 맞추어 Xa전극군에 포함된 어드레스 전극들((Xa1 ~ Xa(n)/4)에는 스캔 전 극(Y)에 스캔 펄스가 인가되는 시점 보다 2Δt만큼 앞선 시점 즉, 시점 ts-2Δt에서 데이터 펄스가 인가된다. 또한, Xb전극군에 포함된 어드레스 전극들(Xb(n+1)/4 ~ Xb(2n)/4)에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 Δt만큼 앞선 시점 즉, 시점 ts-Δt에서 데이터 펄스가 인가된다. 이러한 방법으로, Xc전극군에 포함된 어드레스 전극들(Xc(2n+1)/4 ~ Xc(3n)/4)에는 시점 ts+Δt에서 데이터 펄스가 인가되고, Xd전극군에 포함된 어드레스 전극들(Xd(3n+1)/4 ~ Xd(n))에는 시점 ts+2Δt에서 데이터 펄스가 인가된다. 즉, 도 14a와 같이 어드레스 전극(X1~Xn)을 포함하는 각각의 Xa, Xb, Xc, Xd전극군에 인가되는 데이터 펄스는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점의 이전 또는 이후에 인가된다. 이러한 도 14a와는 다르게 복수의 어드레스 전극군들 중에서 적어도 어느 하나 이상의 어드레스 전극군의 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 늦도록 설정할 수도 있는데, 이러한 구동파형을 살펴보면 도 14b와 같다.
도14b를 살펴보면, 도 14a와는 다르게 본 발명의 구동파형은 어드레스 전극(X1~Xn)을 포함하는 복수의 어드레스 전극군(Xa, Xb, Xc, Xd)에 인가되는 데이터 펄스의 인가시점이 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르고, 또한 모든 데이터 펄스의 인가시점은 전술한 스캔 펄스의 인가시점보다 늦다. 여기 도 14b에서는 각각의 어드레스 전극군에 포함된 어드레스 전극에 인가되는 모든 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 늦게 설정하였지만, 복수의 어드레스 전극군 중에서 단 하나의 어드레스 전극군의 어드레스 전극에 인가되는 데이 터 펄스의 인가시점만을 전술한 스캔 펄스의 인가시점보다 늦게 설정할 수도 있으며, 이러한 스캔 펄스의 인가시점보다 늦게 데이터 펄스가 인가되는 어드레스 전극군의 개수는 변경 가능한 것이다. 예컨대, 도 14b에 나타난 바와 같이 본 발명의 구동방법에 따른 구동파형은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라 가정할 때 어드레스 전극(X1~Xn)을 포함하는 어드레스 전극군의 배치 순서에 맞추어 Xa전극군에 포함된 어드레스 전극들에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 Δt만큼 늦은 시점 즉, 시점 ts+Δt에서 데이터 펄스가 인가된다. 또한, Xb전극군에 포함된 어드레스 전극들에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 2Δt만큼 늦은 시점 즉, 시점 ts+2Δt에서 데이터 펄스가 인가된다. 이러한 방법으로, Xc전극군에 포함된 어드레스 전극들에는 시점 ts+3Δt에서 데이터 펄스가 인가되고, Xd전극에는 시점 ts+4Δt에서 데이터 펄스가 인가된다. 즉, 도 14b와 같이 어드레스 전극(X1~Xn)을 포함하는 어드레스 전극군들에 인가되는 데이터 펄스는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점의 이후에 인가된다. 이러한 도 14b와는 다르게 어드레스 전극(X1~Xn)을 포함하는 어드레스 전극군들에 인가되는 데이터 펄스의 인가시점을 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르게 설정하되, 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 앞서도록 설정할 수도 있는데, 이러한 구동파형을 살펴보면 도 14c와 같다.
도 14c를 살펴보면, 도 14a 또는 도 14b와는 다르게 본 발명의 구동파형은 어드레스 전극(X1~Xn)을 포함하는 어드레스 전극군들에 인가되는 데이터 펄스의 인 가시점이 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르고, 또한 모든 데이터 펄스의 인가시점은 전술한 스캔 펄스의 인가시점보다 앞선다. 여기 도 14c에서는 모든 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 앞서도록 설정하였지만, 복수의 어드레스 전극군들 중에서 하나의 전극군에 포함된 어드레스 전극에 인가되는 데이터 펄스의 인가시점만을 전술한 스캔 펄스의 인가시점보다 앞서도록 설정할 수도 있으며, 이러한 스캔 펄스의 인가시점보다 앞서서 데이터 펄스가 인가되는 어드레스 전극군의 개수는 변경 가능한 것이다. 예컨대, 도 14c에 나타난 바와 같이 본 발명의 구동방법에 따른 구동파형은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라 가정할 때 어드레스 전극(X1~Xn)을 포함하는 어드레스 전극군의 배치 순서에 맞추어 Xa전극군에 포함된 어드레스 전극에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 Δt만큼 앞선 시점 즉, 시점 ts-Δt에서 데이터 펄스가 인가된다. 또한, Xb전극군에 포함된 어드레스 전극에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 2Δt만큼 앞선 시점 즉, 시점 ts-2Δt에서 데이터 펄스가 인가된다. 이러한 방법으로, Xc전극군에 포함된 어드레스 전극에는 시점 ts-3Δt에서 데이터 펄스가 인가되고, Xd전극군에 포함된 어드레스 전극에는 시점 ts-(n-1)Δt에서 데이터 펄스가 인가된다. 즉, 도 14c와 같이 어드레스 전극(X1~Xn)을 포함하는 전극군들에 인가되는 데이터 펄스는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점의 이전에 인가된다.
여기 도 14a 내지 도 14c에서는 예를 들어, 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라하고, 스캔 펄스의 인가시점 ts와 가장 근접한 데이터 펄스 간의 인가시점간의 시간차를 Δt라 하고, 스캔 펄스의 인가시점 ts와 그 다음 근접한 데이터 펄스 간의 인가시점의 차이를 2Δt라 한다. 이러한 Δt는 일정하게 유지된다. 즉, 복수의 어드레스 전극군 중 적어도 어느 하나의 어드레스 전극군에서는 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 서로 다르게 하면서 복수의 어드레스 전극군에 포함된 각각의 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스간의 인가시점간의 차이는 각각 서로 동일하게 한다. 이와는 다르게, 복수의 어드레스 전극군 중 적어도 어느 하나의 전극군에서 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 서로 다르게 하면서 복수의 어드레스 전극군별로 각각의 어드레스 전극군에 인가되는 데이터 펄스간의 인가시점간의 차이는 각각 서로 다르게 할 수도 있다. 즉, 스캔 펄스의 인가시점 ts와 가장 근접한 데이터 펄스 간의 인가시점간의 시간차를 Δt라 하면, 스캔 펄스의 인가시점 ts와 그 다음 근접한 데이터 펄스 간의 인가시점의 차이를 3Δt로 할 수도 있다. 예컨대, 스캔 전극(Y)에 스캔 펄스가 인가되는 시점이 0나노초라고 하면, Xa전극군에 포함된 어드레스 전극들에 10나노초(ns)의 시점에서 데이터 펄스가 인가된다. 이에 따라 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 Xa전극군에 인가되는 데이터 펄스의 인가시점간의 시간차는 10나노초(ns)이다. 그리고 그 다음 어드레스 전극군인 Xb전극군에 포함된 어드레스 전극들에는 20나노초(ns)의 시점에서 데이터 펄스가 인가되 어, 전술한 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 Xb전극군에 인가되는 데이터 펄스의 인가시점간의 시간차는 20나노초(ns)이고 이에 따라, Xa전극군에 인가되는 데이터 펄스의 인가시점과 Xb전극군에 인가되는 데이터 펄스의 인가시점간의 시간차는 10나노초(ns)이다. 그리고 그 다음 어드레스 전극군인 Xc전극군에 포함된 어드레스 전극들에는 40나노초(ns)의 시점에서 데이터 펄스가 인가되어 전술한 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 Xc전극군에 인가되는 데이터 펄스의 인가시점간의 시간차는 40나노초(ns)이고, 이에 따라 Xb전극군에 인가되는 데이터 펄스의 인가시점과 Xc전극군에 인가되는 데이터 펄스의 인가시점간의 시간차는 20나노초(ns)이다. 즉, 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 각 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 서로 다르게 하면서 각각의 어드레스 전극군에 인가되는 데이터 펄스간의 인가시점간의 차이를 각각 서로 다르게 설정할 수도 있다.
여기서 전술한 복수의 어드레스 전극군에 따른 데이터 펄스간의 인가시점의 차이는 한정된 어드레스 기간의 시간을 고려할 때 10나노초(ns)이상이고 1000나노초(ns)이하로 설정되는 것이 바람직하다. 또한, 플라즈마 디스플레이 패널의 구동에 따른 소정의 스캔 펄스폭의 관점에서 고려하면 Δt는 소정의 스캔 펄스폭의 1/100배 이상 1배 이하의 범위 내에서 설정되는 것이 바람직하다.
또한, 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라할 때, 복수의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점간의 관계와는 상관없이, 스캔 펄스의 인가시점 ts와 그 ts에 가장 근접한 데이터 펄스의 인가시점 간의 차이는 하나의 서브필드 내에서 각각 동일할 수도 있고, 서로 다를 수도 있다. 이러한 스캔 펄스의 인가시점과, 스캔 펄스의 인가시점과 가장 근접한 데이터 펄스의 인가시점 간의 차이는 전술한 바와 같이, 한정된 어드레스 기간의 시간을 고려할 때 10나노초(ns)이상이고 1000나노초(ns)이하로 설정되는 것이 바람직하다. 또한, 플라즈마 디스플레이 패널의 구동에 따른 소정의 스캔 펄스폭의 관점에서 고려하면 Δt는 총 어드레스 기간의 1/100배 이상 1배 이하의 범위 내에서 설정되는 것이 바람직하다.
이와 같이 어드레스 기간에서 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 각 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 상이하게 하면 도 12a 내지 도 12b와 같이 어드레스 전극(X1~Xn)을 포함하는 각 어드레스 전극군으로 인가되는 데이터 펄스의 각 인가시점에서 패널의 정전용량을 통한 커플링을 감소시켜 스캔 전극 및 서스테인 전극으로 인가되는 파형의 노이즈를 감소시킨다. 이에 따라 어드레스 기간에서 일어나는 어드레스 방전을 안정하게 하여 플라즈마 디스플레이 패널의 구동의 안정성 저하를 억제한다.
결국 플라즈마 디스플레이 패널의 어드레스 방전을 안정시킴으로써, 하나의 구동부로 패널 전체를 스캐닝(Scanning)하는 싱글 스캔(Single Scan) 방식을 적용 가능케 한다.
또한, 이때 리셋 기간의 셋다운기간 동안 서스테인 전극과 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지함으로써, 스캔 전극에 인가 되는 펄스와 서스테인 전극에 인가되는 펄스 사이의 커플링으로 인한 스캔 전극으로 인가되는 파형의 변동을 방지하여 구동마진을 안정적으로 확보할 수 있다.
또한, 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하를 쌓는 예비 리셋 기간이 더 포함됨으로써, 고온 오방전 또는 저온 오방전의 발생을 억제한다.
한편, 이상에서는 스캔 펄스와 데이터 펄스의 인가시점을 달리하는 경우에서 하나의 서브필드 내에서 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 데이터 펄스의 인가시점간의 시간차에 대해서만 도시하고 설명하였다. 그러나 이와는 다르게 하나의 프레임을 기준으로 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn) 또는 어드레스 전극군(Xa, Xb, Xc, Xd)에 인가되는 데이터 펄스의 인가시점을 서로 다르게 하면서 각각의 서브필드별로 어드레스 전극에 인가되는 데이터 펄스 간의 인가시점의 차이를 서로 다르게 설정할 수도 있는데, 이러한 구동파형을 살펴보면 다음 제 3 실시예와 같다.
<제 3 실시예>
도 15는 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 3 실시예에 따른 구동파형에서 프레임 내에서 각 서브필드에 따라 스캔 펄스의 인가시점과 데이터 펄스의 인가시점을 서로 다르게 하는 일예를 나타낸 도면이다. 여기 제 3 실시예에서도 제 2 실시예에서와 같이, 어드레스 기간에서 스캔 전극으로 인가되는 스캔 펄스와 어드레스 전극으로 인가되는 데이터 펄스의 인가시점을 달리하는 것에 대해서만 도시하고 설명한다. 그러나 이러한 본 발명의 제 3 실시예는 전술한 제 1 실시예 또는 제 2 실시예와 기본적으로 동일하여, 본 발명의 제 3 실시예도 제 1 실시예 또는 제 1 실시예와 같이 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하를 쌓는 예비 리셋 기간이 더 포함된다. 이러한 제 3 실시예의 예비 리셋 기간은 제 1 실시예 또는 제 2 실시예와 실질적으로 동일하므로 중복되는 설명은 생략한다. 또한 도면에서의 표시도 생략한다.
이러한 본 발명의 제 3 실시예는 도 13에 도시된 바와 같이, 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형은 동일한 서브필드에서는 어드레스 전극에 인가되는 데이터 펄스의 인가시점 간의 시간차이는 모두 동일하고 또한, 스캔 전극에 인가되는 스캔 펄스의 인가시점과 어드레스 전극에 인가되는 데이터 펄스의 인가시점은 서로 다르고, 한 프레임 내의 서브필드 중 적어도 어느 하나의 서브필드에서는 어드레스 기간에서 어드레스 전극에 인가되는 데이터 펄스 간의 인가시점간의 시간차이는 다른 서브필드에서의 상기 어드레스 기간에서 어드레스 전극에 인가되는 데이터 펄스 간의 인가시점 간의 시간차이와 서로 다르다. 또한, 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하를 쌓는 예비 리셋 기간이 더 포함되고, 이때 리셋 기간의 셋다운 기간 동안 서스테인 전극과 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지한다.
여기서, 리셋 기간의 셋다운 기간 동안 서스테인 전극과 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지하는 이유는, 스캔 전극에 인가되는 펄스와 서스테인 전극에 인가되는 펄스 사이의 커플링으로 인한 스캔 전극으 로 인가되는 파형의 변동을 방지하기 위해서이다. 이에 따라 구동마진을 안정적으로 확보할 수 있다.
또한, 전술한 바와 같이 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하를 쌓는 예비 리셋 기간이 더 포함됨으로써, 전술한 바와 같이 고온 오방전 또는 저온 오방전의 발생을 억제한다.
또한, 스캔 전극에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점이 다르게 함으로써, 어드레스 방전이 불안정하게 되는 것을 방지하여 구동안정성 저하를 억제한다. 이에 따라 구동효율을 높인다.
여기서, 데이터 펄스와 스캔 펄스의 인가시점을 달리하는 방법의 예를 들면, 하나의 프레임에서 제 1 서브필드에서는 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 서로 다르게 하면서, 어드레스 전극에 인가되는 데이터 펄스 간의 인가시점 간의 시간차이는 Δt로 설정한다. 또한, 제 2 서브필드에서는 제 1 서브필드와 마찬가지로 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 서로 다르게 하면서, 어드레스 전극에 인가되는 데이터 펄스 간의 인가시점 간의 시간차이는 2Δt로 설정한다. 이와 같은 방법으로 어드레스 전극에 인가되는 데이터 펄스 간의 인가시점 간의 시간차이를 3Δt, 4Δt 등으로 하나의 프레임에 포함된 각각의 서브필드별로 서로 다르게 할 수 있다.
또는 본 발명의 구동파형에서는 적어도 하나의 서브필드에서는 데이터 펄스의 인가시점과 스캔 펄스의 인가시점을 서로 다르게 하면서 각각의 서브필드별로 데이터 펄스의 인가시점을 스캔 펄스의 인가시점의 전후로 서로 다르게 설정할 수도 있다. 예를 들면, 제 1 서브필드에서는 데이터 펄스의 인가시점을 스캔 펄스의 인가시점의 전과 후로 설정하고, 제 2 서브필드에서는 데이터 펄스의 인가시점을 모두 스캔 펄스의 인가시점의 이전으로 설정하고, 제 3 서브필드에서는 데이터 펄스의 인가시점을 모두 스캔 펄스의 인가시점의 이후로 설정할 수도 있다.
이러한 본 발명의 구동파형을 도 15의 D, E, F 영역을 이용하여 좀 더 상세히 살펴보면 다음 도 16a 내지 도 16c와 같다.
도 16a 내지 도 16c는 도 15의 구동파형을 좀 더 상세히 설명하기 위한 도면이다.
먼저 16a를 살펴보면, 본 발명의 구동방법에 따른 구동파형은 예를 들어, 제 1 서브필드에서는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라 가정할 때 도 15의 D영역에서는 어드레스 전극(X1~Xn)의 배치 순서에 맞추어 어드레스 전극 X1에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 2Δt만큼 앞선 시점 즉, 시점 ts-2Δt에서 데이터 펄스가 인가된다. 또한, 어드레스 전극 X2에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 Δt만큼 앞선 시점 즉, 시점 ts-Δt에서 데이터 펄스가 인가된다. 이러한 방법으로, X(n-1)전극에는 시점 ts+Δt에서 데이터 펄스가 인가되고, Xn전극에는 시점 ts+2Δt에서 데이터 펄스가 인가된다. 즉, 도 8a 와 같이 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점의 이전 또는 이후에 인가된다.
도 16b를 살펴보면, 도 16a와는 다르게 본 발명의 구동파형은 도 15의 E영역에서는 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점이 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르고, 또한 모든 데이터 펄스의 인가시점은 전술한 스캔 펄스의 인가시점보다 늦다. 여기 도 16b에서는 모든 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 늦게 설정하였지만, 하나의 데이터 펄스의 인가시점만을 전술한 스캔 펄스의 인가시점보다 늦게 설정할 수도 있으며, 이러한 스캔 펄스의 인가시점보다 늦게 인가되는 데이터 펄스의 개수는 변경 가능한 것이다. 예컨대, 도 16b에 나타난 바와 같이 본 발명의 구동방법에 따른 구동파형은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라 가정할 때 어드레스 전극(X1~Xn)의 배치 순서에 맞추어 어드레스 전극 X1에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 Δt만큼 늦은 시점 즉, 시점 ts+Δt에서 데이터 펄스가 인가된다. 또한, 어드레스 전극 X2에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 2Δt만큼 늦은 시점 즉, 시점 ts+2Δt에서 데이터 펄스가 인가된다. 이러한 방법으로, X3전극에는 시점 ts+3Δt에서 데이터 펄스가 인가되고, Xn전극에는 시점 ts+(n-1)Δt에서 데이터 펄스가 인가된다.
도 16c를 살펴보면, 도 16a 또는 도 16b와는 다르게 본 발명의 구동파형은 도 15의 F영역에서는 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점이 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 다르고, 또한 모든 데이터 펄스의 인가시점은 전술한 스캔 펄스의 인가시점보다 앞선다. 여기 도 16c에서는 모든 데이터 펄스의 인가시점을 스캔 펄스의 인가시점보다 앞서도록 설정하였지만, 하나의 데이터 펄스의 인가시점만을 전술한 스캔 펄스의 인가시점보다 앞서도록 설정할 수도 있으며, 이러한 스캔 펄스의 인가시점보다 앞서서 인가되는 데이터 펄스의 개수는 변경 가능한 것이다. 예컨대, 도 16c에 나타난 바와 같이 본 발명의 구동방법에 따른 구동파형은 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라 가정할 때 어드레스 전극(X1~Xn)의 배치 순서에 맞추어 어드레스 전극 X1에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 Δt만큼 앞선 시점 즉, 시점 ts-Δt에서 데이터 펄스가 인가된다. 또한, 어드레스 전극 X2에는 스캔 전극(Y)에 스캔 펄스가 인가되는 시점 보다 2Δt만큼 앞선 시점 즉, 시점 ts-2Δt에서 데이터 펄스가 인가된다. 이러한 방법으로, X3전극에는 시점 ts-3Δt에서 데이터 펄스가 인가되고, Xn전극에는 시점 ts-(n-1)Δt에서 데이터 펄스가 인가된다. 즉, 도 11d와 같이 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스는 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점의 이전에 인가된다.
이러한 도 16a는 도 11a, 도 16b는 도 11b, 도 16c는 도 11d의 구동파형과 동일하다. 따라서 중복되는 더 이상의 설명은 생략한다.
이와 같이 각 서브필드별로 어드레스 기간에서 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점과 어드레스 전극(X1~Xn)에 인가되는 데이터 펄스의 인가시점을 상이하게 하면 어드레스 전극(X1~Xn)으로 인가되는 데이터 펄스의 각 인가시점에서 패널의 정전용량을 통한 커플링을 감소시켜 스캔 전극 및 서스테인 전극으로 인가되는 파형의 노이즈를 감소시킨다. 이에 따라 어드레스 기간에서 일어나는 어드레스 방전을 안정하게 하여 플라즈마 디스플레이 패널의 구동의 안정성 저하를 억제한다.
결국 플라즈마 디스플레이 패널의 어드레스 방전을 안정시킴으로써, 하나의 구동부로 패널 전체를 스캐닝(Scanning)하는 싱글 스캔(Single Scan) 방식을 적용 가능케 한다.
또한, 이때 리셋 기간의 셋다운기간 동안 서스테인 전극과 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지함으로써, 스캔 전극에 인가되는 펄스와 서스테인 전극에 인가되는 펄스 사이의 커플링으로 인한 스캔 전극으로 인가되는 파형의 변동을 방지하여 구동마진을 안정적으로 확보할 수 있다.
또한, 서스테인 기간과 리셋 기간 사이에는 방전셀 내에 벽전하를 쌓는 예비 리셋 기간이 더 포함됨으로써, 고온 오방전 또는 저온 오방전의 발생을 억제한다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예를 들면, 이상에서는 모든 어드레스 전 극(X1~Xn)에 스캔 펄스가 인가되는 시점과 다른 시점에서 데이터 펄스를 인가하거나, 모든 어드레스 전극을 배치 순서에 따라 동일한 어드레스 전극의 개수를 가지는 4개의 전극군으로 나누고 각 전극군 별로 스캔 펄스가 인가되는 시점과 서로 다른 시점에서 데이터 펄스를 인가하는 방법만을 도시하고 설명하였지만, 이와는 다르게 모든 어드레스 전극(X1~Xn) 중에서 홀수번째 어드레스 전극들을 하나의 전극군으로 설정하고, 짝수번째 어드레스 전극들을 다른 하나의 전극군으로 설정하여 동일한 전극군내의 모든 어드레스 전극에는 동일한 시점에서 데이터 펄스를 인가하고, 각각의 전극군의 데이터 펄스 인가시점을 스캔 펄스가 인가되는 시점과 서로 다르게 설정하는 방법도 가능하다.
또한, 적어도 하나 이상이 서로 다른 어드레스 전극의 개수를 가지는 복수의 전극군으로 어드레스 전극들(X1~Xn)을 구분하여 각 전극군별로 스캔 펄스의 인가시점과 서로 다른 시점에서 데이터 펄스가 인가되도록 하는 방법도 가능하다. 예를 들면, 스캔 전극(Y)에 인가되는 스캔 펄스의 인가시점을 ts라고 가정할 때 어드레스 X1전극에는 시점 ts+Δt에서 데이터 펄스를 인가하고, 어드레스 전극 X2~X10 전극에는 ts+3Δt에서 데이터 펄스를 인가하고, 어드레스 전극 X11~Xn전극에는 ts+4Δt에서 데이터 펄스를 인가하는 등 본 발명의 플라즈마 디스플레이 패널의 구동 방법은 다양하게 변형가능하다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 본 발명은 어드레스 기간에서 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 조절하여 스캔 전극 및 서스테인 전극에 인가되는 파형의 노이즈를 감소시켜 어드레스 방전을 안정시킴으로써, 패널의 구동을 안정시켜 구동의 안정성의 저하를 억제하여 구동효율을 높이고, 또한, 서스테인 기간과 리셋 기간 사이에 방전셀 내에 벽전하를 쌓는 예비 리셋 기간을 더 포함시켜 고온 오방전 또는 저온 오방전의 발생을 억제하는 효과가 있다.

Claims (21)

  1. 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극(X1~Xn)(n은 양의 정수), 스캔 전극 및 서스테인 전극에 소정의 펄스가 인가되는 서브필드의 조합에 의하여 소정의 개수의 프레임으로 이루어지는 화상을 표현하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    상기 어드레스 전극을 복수의 전극군으로 나누고, 상기 프레임의 적어도 어느 하나의 서브필드에서는 상기 어드레스 기간에서 적어도 하나 이상의 상기 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 상기 스캔 전극에 인가되는 스캔 펄스의 인가시점과 서로 다르고,
    상기 서스테인 기간과 상기 리셋 기간 사이에는 방전셀 내에 벽전하(Wall Charge)를 쌓는 예비 리셋 기간이 더 포함되고,
    상기 리셋 기간의 셋다운기간 동안 상기 서스테인 전극과 상기 어드레스 전극으로 인가되는 펄스의 전압을 그라운드 레벨(GND)로 유지하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  2. 제 1 항에 있어서,
    상기 어드레스 기간에 적어도 하나 이상의 상기 어드레스 전극군에 인가되는 상기 데이터 펄스의 인가시점은 상기 스캔 전극에 인가되는 스캔 펄스의 인가시점 보다 앞서는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 2 항에 있어서,
    상기 어드레스 기간에 모든 상기 어드레스 전극군에 인가되는 상기 데이터 펄스의 인가시점은 상기 스캔 전극에 인가되는 스캔 펄스의 인가시점보다 앞서는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1 항에 있어서,
    상기 어드레스 기간에 적어도 하나 이상의 상기 어드레스 전극군에 인가되는 상기 데이터 펄스의 인가시점은 상기 스캔 전극에 인가되는 스캔 펄스의 인가시점보다 늦는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 4 항에 있어서,
    상기 어드레스 기간에 모든 상기 어드레스 전극군에 인가되는 상기 데이터 펄스의 인가시점은 상기 스캔 전극에 인가되는 스캔 펄스의 인가시점보다 늦는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 어드레스 전극군의 개수는 2개 이상이고, 상기 어드레스 전극의 총 개수이하인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  7. 제 6 항에 있어서,
    상기 어드레스 전극군은 1개 이상의 상기 어드레스 전극을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  8. 제 7 항에 있어서,
    상기 어드레스 전극군은 모두 동일한 개수의 상기 어드레스 전극을 포함하거나 하나 이상에서 상이한 개수의 상기 어드레스 전극을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  9. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 어드레스 전극군에 포함된 모든 어드레스 전극에는 상기 데이터 펄스를 동일한 시점에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  10. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 서브필드 내에서 상기 스캔 펄스의 인가시점과 상기 스캔 펄스의 인가시점과 가장 근접한 데이터 펄스의 인가시점 간의 차이는 동일하거나 상이한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  11. 제 10 항에 있어서,
    상기 서브필드 내에서 상기 스캔 펄스의 인가시점과 상기 스캔 펄스의 인가시점과 가장 근접한 데이터 펄스의 인가시점 간의 차이는 10ns 이상 1000ns 이하인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  12. 제 10 항에 있어서,
    상기 서브필드 내에서 상기 스캔 펄스의 인가시점과 상기 스캔 펄스의 인가시점과 가장 근접한 데이터 펄스의 인가시점 간의 차이는 소정 스캔 펄스폭의 1/100배 이상 1배 이하의 값을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  13. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상이한 두 개 이상의 상기 전극군 중 상이한 시점에 인가되는 두 개의 상기 데이터 펄스의 인가 시점 간의 차이는 동일하거나 상이한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  14. 제 13 항에 있어서,
    상이한 두 개 이상의 전극군 중 상이한 시점에 인가되는 두 개의 상기 데이터 펄스 간의 인가 시점의 차이는 10ns 이상 1000ns 이하인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  15. 제 13 항에 있어서,
    상이한 두 개 이상의 전극군 중 상이한 시점에 인가되는 두 개의 상기 데이터 펄스 간의 인가 시점의 차이는 소정 스캔 펄스폭의 1/100배 이상 1배 이하의 값을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  16. 제 1 항에 있어서,
    상기 예비 리셋 기간은 상기 복수의 서브필드의 모든 서브필드에 포함되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  17. 제 1 항 또는 제 16 항에 있어서,
    상기 예비 리셋 기간에서 상기 스캔 전극에 부극성 전압이 인가되고, 상기 서스테인 전극에는 정극성 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  18. 제 17 항에 있어서,
    상기 스캔 전극에 하강 램프(Ramp)의 부극성 전압이 인가되고, 상기 서스테인 전극에는 일정하게 유지되는 정극성 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  19. 제 18 항에 있어서,
    상기 스캔 전극에 인가되는 하강 램프의 부극성 전압은 그라운드 레벨(GND)부터 소정 전압까지 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  20. 제 19 항에 있어서,
    상기 스캔 전극에 인가되는 하강 램프의 부극성 전압이 하강하는 소정 전압은 상기 어드레스 기간에 상기 스캔 전극으로 인가되는 스캔 펄스의 전압의 하한치와 동일한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  21. 제 18 항에 있어서,
    상기 서스테인 전극으로 인가되는 정극성 전압은 서스테인 전압(Vs)인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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