KR100579894B1 - Method for fabricating semiconductor device having mim capacitor - Google Patents

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Abstract

MIM 커패시터를 갖는 반도체 소자의 제조 방법을 제공한다. 본 발명은 반도체 기판 상부에 커패시터 금속층을 형성한 후, 상기 커패시터 금속층 상에 절연층을 형성한다. 상기 커패시터 절연층 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 상기 절연층을 화학 건식 식각하여 절연층 패턴을 형성하되, 상기 절연층 패턴의 식각 프로파일은 리버스 형태로 하지 않는 것을 포함한다. 이에 따라, 본 발명은 커패시터 금속층 상에 형성되는 절연층 패턴의 식각 프로파일을 수직 형태로 가져갈 수 있어 후속 공정의 층간 절연막 증착시 보이드 발생을 방지할 수 있다.A method of manufacturing a semiconductor device having a MIM capacitor is provided. The present invention forms a capacitor metal layer on the semiconductor substrate, and then forms an insulating layer on the capacitor metal layer. After the photoresist pattern is formed on the capacitor insulating layer, the insulating layer is chemically dry-etched using the photoresist pattern as a mask to form an insulating layer pattern, but the etching profile of the insulating layer pattern is not reversed. Include. Accordingly, the present invention can take the etch profile of the insulating layer pattern formed on the capacitor metal layer in a vertical form to prevent the generation of voids during the deposition of the interlayer insulating film in a subsequent process.

MIM 커패시터, 화학 건식 식각 MIM Capacitors, Chemical Dry Etching

Description

ＭＩＭ 커패시터를 갖는 반도체 소자의 제조 방법{Method for fabricating semiconductor device having MIM capacitor} Method for manufacturing a semiconductor device having a MIM capacitor {Method for fabricating semiconductor device having MIM capacitor}

도 1은 일반적인 MIM 커패시터를 갖는 반도체 소자를 도시한 개략 단면도이고, 1 is a schematic cross-sectional view showing a semiconductor device having a general MIM capacitor,

도 2는 도 1의 커패시터 하부 금속층 또는 커패시터 상부 금속층 상에 형성되는 절연층의 식각 프로파일을 설명하기 위한 단면도이고,FIG. 2 is a cross-sectional view illustrating an etching profile of an insulating layer formed on the capacitor lower metal layer or the capacitor upper metal layer of FIG. 1;

도 3은 도 2의 절연층의 식각 프로파일이 리버스 프로파일을 가질 경우 문제점을 도시한 도면이고, 3 is a diagram illustrating a problem when the etching profile of the insulating layer of FIG. 2 has a reverse profile;

도 4는 본 발명에 의하여 MIM 커패시터를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도이고, 4 is a cross-sectional view illustrating a method of manufacturing a semiconductor device having a MIM capacitor according to the present invention;

도 5 및 도 6은 각각 종래 기술 및 본 발명에 의한 MIM 커패시터를 갖는 반도체 소자의 절연층 패턴의 식각 프로파일을 도시한 도면이다. 5 and 6 are diagrams showing an etching profile of an insulating layer pattern of a semiconductor device having a MIM capacitor according to the related art and the present invention, respectively.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 금속(metal)/절연체(insulator)/금속(metal) 커패시터를 갖는 반도체 소자의 제조 방법에 관한 것이 다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a metal / insulator / metal capacitor.

반도체 소자 중에서 고속 동작을 요구하는 로직회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자의 개발 및 연구가 진행되고 있다. 고용량 커패시터가 폴리실리콘/절연체/폴리실리콘(PIP) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부 전극과 절연체 박막의 계면에서 산화반응이 일어나 자연산화막이 형성되면 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다. BACKGROUND OF THE INVENTION In a logic circuit requiring high speed operation among semiconductor devices, development and research of semiconductor devices for realizing high capacity capacitors have been conducted. When the high-capacitance capacitor has a polysilicon / insulator / polysilicon (PIP) structure, since the upper electrode and the lower electrode are used as conductive polysilicon, an oxidation reaction occurs at the interface between the upper electrode / lower electrode and the insulator thin film to form a natural oxide film. The disadvantage is that the size of the overall capacitance is reduced.

이를 해결하기 위해 커패시터의 구조가 MIM으로 변경되었는데, MIM 커패시터는 비저항이 작고 공핍에 의한 기생 커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자에서 주로 이용되고 있다. In order to solve this problem, the structure of the capacitor has been changed to MIM. MIM capacitors are mainly used in high-performance semiconductor devices requiring high Q values because of their low resistivity and no parasitic capacitance due to depletion.

도 1은 일반적인 MIM 커패시터를 갖는 반도체 소자를 도시한 개략 단면도이고, 도 2는 도 1의 커패시터 하부 금속층 또는 커패시터 상부 금속층 상에 형성되는 절연층의 식각 프로파일을 설명하기 위한 단면도이다. FIG. 1 is a schematic cross-sectional view illustrating a semiconductor device having a general MIM capacitor, and FIG. 2 is a cross-sectional view illustrating an etching profile of an insulating layer formed on the capacitor lower metal layer or the capacitor upper metal layer of FIG. 1.

구체적으로, 도 1은 MIM 커패시터를 포함하는 반도체 소자를 나타낸다. 그 중 커패시터 상부 금속층(CTM, 130)의 상부와 커패시터 하부 금속층(CBM, 100)의 상부에 절연층(150, 110)이 존재한다. 도 1에서, 참조번호 200a, 200b, 200d는 금속 배선층을 나타내며, 200c는 비아 콘택을 나타낸다. 그리고, 참조번호 210은 절연물질층을 나타낸다. 도 1에서, 층간 절연층은 편의상 생략하였다. Specifically, FIG. 1 shows a semiconductor device including a MIM capacitor. Among them, insulating layers 150 and 110 exist on the upper portion of the capacitor upper metal layer CTM 130 and the upper portion of the lower capacitor metal layer CBM 100. In Fig. 1, reference numerals 200a, 200b, and 200d denote metal wiring layers, and 200c denotes via contacts. Reference numeral 210 denotes an insulating material layer. In FIG. 1, the interlayer insulating layer is omitted for convenience.

그런데, 상기 절연층(150, 110)을 포토레지스트 패턴(170)을 이용하여 식각할 때 화학 건식 식각(Chemical Dry Etch)을 수행한다. 그런데, 화학 건식 식각은 도 2의 화살표로 표시한 바와 같이 등방성 식각 특성을 나타낸다. 따라서, 도 2에 도시한 바와 같이 절연층(150, 110)의 식각 프로파일이 리버스(Reverse) 프로파일, 즉 음의 기울기 방향의 프로파일을 갖게 된다.However, when the insulating layers 150 and 110 are etched using the photoresist pattern 170, chemical dry etching is performed. However, the chemical dry etching exhibits isotropic etching characteristics as indicated by the arrow of FIG. 2. Therefore, as shown in FIG. 2, the etching profiles of the insulating layers 150 and 110 have a reverse profile, that is, a profile in a negative slope direction.

도 3은 도 2의 절연층의 식각 프로파일이 리버스 프로파일을 가질 경우 문제점을 도시한 도면이다. 3 is a diagram illustrating a problem when the etching profile of the insulating layer of FIG. 2 has a reverse profile.

구체적으로, 커패시터 상부 금속층(CTM)의 상부와 커패시터 하부 금속층(CBM)의 상부에 증착된 절연층을 화학 건식식각할 때 식각 프로파일이 리버스 프로파일을 갖게 되면, 도 3과 같이 층간 절연막(ILD, 190) 증착시 보이드(195)를 발생시켜 제품 불량의 원인이 될 수 있다.Specifically, when the etching profile has a reverse profile when chemically dry etching the insulating layer deposited on the upper part of the capacitor upper metal layer CTM and the upper part of the capacitor lower metal layer CBM, the interlayer insulating layer ILD 190 as shown in FIG. 3. Voids 195 may be generated during deposition, which may cause product defects.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상부 금속층이나 하부 금속층의 상부에 형성되는 절연층을 화학 건식 식각할 때 식각 프로파일이 리버스 프로파일을 갖지 않게 되는 금속/절연체/금속 구조의 MIM 커패시터를 갖는 반도체 소자의 제조 방법을 제공하는 데 있다. Accordingly, a technical object of the present invention is to provide a semiconductor device having a metal / insulator / metal structure MIM capacitor such that the etching profile does not have a reverse profile when chemically dry etching the insulating layer formed on the upper metal layer or the lower metal layer. It is providing the manufacturing method of the.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 반도체 소자의 제조 방법은 반도체 기판 상부에 커패시터 금속층을 형성한 후, 상기 커패시터 금속층 상에 절연층을 형성한다. 상기 커패시터 절연층 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 상기 절연층을 화학 건식 식각하여 절연층 패턴을 형성하되, 상기 절연층 패턴의 식각 프로파일은 리버스 형태로 하지 않는 것을 포함한다. In order to achieve the above technical problem, in the method of manufacturing a semiconductor device according to an embodiment of the present invention, after forming a capacitor metal layer on the semiconductor substrate, an insulating layer is formed on the capacitor metal layer. After the photoresist pattern is formed on the capacitor insulating layer, the insulating layer is chemically dry-etched using the photoresist pattern as a mask to form an insulating layer pattern, but the etching profile of the insulating layer pattern is not reversed. Include.

또한, 본 발명의 다른 예에 의한 반도체 소자의 제조 방법은 반도체 기판 상부에 커패시터 금속층을 형성한 후, 상기 커패시터 금속층 상에 커패시터 절연층을 형성한다. 상기 커패시터 절연층 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 상기 절연층을 화학 건식 식각하여 절연층 패턴을 형성하되, 상기 포토레지스트 패턴과 상기 절연층과의 선택비를 감소시켜 상기 절연층 패턴의 식각 프로파일을 수직 형태로 하는 것을 포함한다. In addition, in the method of manufacturing a semiconductor device according to another embodiment of the present invention, after forming a capacitor metal layer on the semiconductor substrate, a capacitor insulating layer is formed on the capacitor metal layer. After forming a photoresist pattern on the capacitor insulating layer, by chemically dry etching the insulating layer using the photoresist pattern as a mask to form an insulating layer pattern, the selectivity ratio between the photoresist pattern and the insulating layer is reduced And the etching profile of the insulating layer pattern to have a vertical shape.

이상과 같이 본 발명은 커패시터 금속층 상에 형성되는 절연층 패턴의 식각 프로파일을 수직 형태로 가져갈 수 있어 후속 공정의 층간 절연막 증착시 보이드 발생을 방지할 수 있다.As described above, the present invention may take the etch profile of the insulating layer pattern formed on the capacitor metal layer in a vertical form, thereby preventing voids during deposition of the interlayer insulating layer in a subsequent process.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 의하여 MIM 커패시터를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 4 is a cross-sectional view illustrating a method of manufacturing a semiconductor device having a MIM capacitor according to the present invention.

구체적으로, 본 발명에 의한 MIM 커패시터를 갖는 반도체 소자의 구조는 도 1과 동일하여 상세한 설명은 생략한다. 본 발명에 의한 MIM 커패시터를 갖는 반도체 소자는 반도체 기판(미도시) 상부에 커패시터 금속층(300)을 형성한다. 상기 커패시터 금속층은 커패시터 하부 금속층(도 1의 100) 또는 커패시터 상부 금속층(도 1의 130)일 수 있다. 상기 커패시터 금속층(300) 상에 절연층(310)을 형성한다.In detail, the structure of the semiconductor device having the MIM capacitor according to the present invention is the same as that of FIG. A semiconductor device having a MIM capacitor according to the present invention forms a capacitor metal layer 300 on a semiconductor substrate (not shown). The capacitor metal layer may be a capacitor lower metal layer (100 of FIG. 1) or a capacitor upper metal layer (130 of FIG. 1). An insulating layer 310 is formed on the capacitor metal layer 300.

상기 절연층(310) 상에 포토레지스트 패턴(330)을 형성한다. 다음에, 상기 포토레지스트 패턴(330)을 마스크로 상기 절연층(310)을 화학 건식 식각하여 점선 으로 표시된 부분의 절연층(310)을 식각함으로써 절연층 패턴(310a)을 형성한다. 상기 절연층 패턴(310a)의 식각 프로파일은 리버스 형태가 되지 않는다. The photoresist pattern 330 is formed on the insulating layer 310. Next, the insulating layer 310 is chemically dry-etched using the photoresist pattern 330 as a mask to etch the insulating layer 310 of the portion indicated by the dotted line to form the insulating layer pattern 310a. The etching profile of the insulating layer pattern 310a does not have a reverse shape.

상기 절연층(310)의 화학 건식 식각은 식각 챔버에 산소, 불화탄소(CF4) 가스 및 질소(N2) 가스를 주입하여 수행한다. 상기 절연층의 화학 건식 식각은 식각 챔버에 인가되는 파워 700W, 식각 챔버 압력 70Pa로 하고, 산소는 450∼550sccm, 불화탄소(CF4) 가스는 400sccm, 질소 가스는 80sccm을 주입하는 조건에서 수행한다. 특히, 상기 절연층(310)을 화학 건식 식각할 때 챔버에 주입되는 산소량의 변화에 따라 상기 절연층(310)의 식각 속도가 결정된다. Chemical dry etching of the insulating layer 310 is performed by injecting oxygen, carbon fluoride (CF 4 ) gas, and nitrogen (N 2 ) gas into the etching chamber. The chemical dry etching of the insulating layer is performed at a power of 700 W applied to the etching chamber and an etching chamber pressure of 70 Pa, oxygen at 450 to 550 sccm, carbon fluoride (CF 4 ) gas at 400 sccm, nitrogen gas at 80 sccm. . In particular, the etching rate of the insulating layer 310 is determined by a change in the amount of oxygen injected into the chamber when the insulating layer 310 is chemically dry-etched.

상기 화학 건식 식각은 등방성 식각(isotropical etch)의 특성을 갖는다. 특히, 상기 절연층 패턴(310a)의 식각 프로파일은 상기 포토레지스트 패턴(330)의 계면과 상기 커패시터 금속층(300)의 계면과의 마찰력 또는 인력의 차이로 인해 발생하는 상기 절연층(300)의 상부와 하부의 식각률 차이로 인해 결정된다. The chemical dry etching has the property of isotropical etching. In particular, an etching profile of the insulating layer pattern 310a is formed on the upper portion of the insulating layer 300 due to a difference in frictional force or attraction between the interface of the photoresist pattern 330 and the interface of the capacitor metal layer 300. This is determined by the difference in the etch rate between and below.

이와 관련하여, 포토레지스트 패턴(330)과 절연층(310)의 선택비가 크게 되면 포토레지스트 패턴(330) 아래의 절연층이 더 많이 식각된다. 다시 말해, 포토레지스트 패턴(330)의 계면과 상기 커패시터 금속층(310) 계면과의 마찰력 또는 인력의 차이로 절연층(310)의 상부와 하부의 식각률 차이로 리버스 프로파일을 갖는다. In this regard, when the selectivity between the photoresist pattern 330 and the insulating layer 310 is increased, the insulating layer under the photoresist pattern 330 is more etched. In other words, due to a difference in frictional force or attraction between the interface of the photoresist pattern 330 and the interface of the capacitor metal layer 310, the reverse profile may be a difference between the etching rates of the upper and lower portions of the insulating layer 310.

그러나, 본 발명은 포토레지스트 패턴(330)과 절연층(310)과의 선택비(식각률 차이)를 줄여 도 4와 같이 포토레지스트 패턴(330)과 절연층(310)을 같이 식각함으로써 절연층(310) 상부와 하부를 동일하게 식각하여 리버스 프로파일을 방지한 다. 다시 말해, 본 발명은 포토레지스트 패턴(330)과 절연층(310)과의 선택비를 감소시켜 상기 절연층 패턴(310a)의 식각 프로파일을 수직 형태로 한다. However, the present invention reduces the selectivity (etch rate difference) between the photoresist pattern 330 and the insulating layer 310 to etch the photoresist pattern 330 and the insulating layer 310 together, as shown in FIG. 4. 310) The upper and lower portions are etched equally to prevent reverse profile. In other words, the present invention reduces the selectivity between the photoresist pattern 330 and the insulating layer 310 to make the etching profile of the insulating layer pattern 310a vertical.

도 5 및 도 6은 각각 종래 기술 및 본 발명에 의한 MIM 커패시터를 갖는 반도체 소자의 절연층 패턴의 식각 프로파일을 도시한 도면이다. 5 and 6 are diagrams showing an etching profile of an insulating layer pattern of a semiconductor device having a MIM capacitor according to the related art and the present invention, respectively.

구체적으로, 도 5에 도시한 바와 같이 종래 기술에 의해 커패시터 금속층(CBM 또는 CTM) 상의 절연층 패턴의 식각 프로파일은 리버스 프로파일임을 알 수 있다. 즉, 도 5에서 절연막이 포토레지스트 패턴(PR) 안쪽으로 파여진 것을 알 수 있다. 이에 반하여, 도 6에 도시한 바와 같이 본 발명의 커패시터 금속층(CBM 또는 CTM) 상의 절연층(절연층 패턴)의 식각 프로파일은 포토레지스트 패턴의 프로파일과 동일함을 알 수 있다. 즉, 본 발명에 의한 절연층 패턴의 식각 프로파일은 리버스 프로파일이 아닌 수직 형태를 갖는다.Specifically, as shown in FIG. 5, the etching profile of the insulating layer pattern on the capacitor metal layer CBM or CTM may be a reverse profile according to the related art. That is, in FIG. 5, the insulating film is dug into the photoresist pattern PR. On the contrary, as shown in FIG. 6, it can be seen that the etching profile of the insulating layer (insulation layer pattern) on the capacitor metal layer (CBM or CTM) of the present invention is the same as that of the photoresist pattern. That is, the etching profile of the insulating layer pattern according to the present invention has a vertical shape rather than a reverse profile.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다. On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various modifications can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

상술한 바와 같이 본 발명은 커패시터 금속층 상에 형성되는 절연층 패턴의 식각 프로파일을 수직 형태로 가져갈 수 있어 후속 공정의 층간 절연막 증착시 보이드 발생을 방지할 수 있어 제품의 안정성과 신뢰도를 향상시킬 수 있다.As described above, the present invention can take the etch profile of the insulating layer pattern formed on the capacitor metal layer in a vertical form, thereby preventing voids during deposition of the interlayer insulating film in a subsequent process, thereby improving product stability and reliability. .

Claims (4)

반도체 기판 상부에 커패시터 금속층을 형성하는 단계;Forming a capacitor metal layer over the semiconductor substrate; 상기 커패시터 금속층 상에 절연층을 형성하는 단계;Forming an insulating layer on the capacitor metal layer; 상기 커패시터 절연층 상에 포토레지스트 패턴을 형성하는 단계; 및 Forming a photoresist pattern on the capacitor insulating layer; And 상기 포토레지스트 패턴을 마스크로 상기 절연층을 화학 건식 식각하여 절연층 패턴을 형성하되, 상기 포토레지스트 패턴과 상기 절연층과의 선택비를 감소시켜 상기 절연층 패턴의 식각 프로파일을 수직 형태로 형성하는 단계를 포함하는 반도체 소자의 제조 방법. Chemically dry etching the insulating layer using the photoresist pattern as a mask to form an insulating layer pattern, wherein the selectivity ratio between the photoresist pattern and the insulating layer is reduced to form an etch profile of the insulating layer pattern in a vertical shape. Method of manufacturing a semiconductor device comprising the step. 제 1항에 있어서,The method of claim 1, 상기 절연층의 화학 건식 식각은 챔버에 산소, 불화탄소(CF4) 가스 및 질소(N2) 가스를 주입하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법. The chemical dry etching of the insulating layer is performed by injecting oxygen, carbon fluoride (CF 4 ) gas and nitrogen (N 2 ) gas into the chamber. 제 2항에 있어서,The method of claim 2, 상기 절연층을 화학 건식 식각할 때 챔버에 주입하는 산소량의 변화에 따라 상기 절연층의 식각 속도를 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device, characterized in that for controlling the etching rate of the insulating layer in accordance with the change in the amount of oxygen injected into the chamber during the chemical dry etching of the insulating layer. 제 1항에 있어서,The method of claim 1, 상기 커패시터 금속층은 커패시터 하부 금속층 또는 커패시터 상부 금속층인 것을 특징으로 하는 반도체 소자의 제조 방법.And the capacitor metal layer is a capacitor lower metal layer or a capacitor upper metal layer.
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* Cited by examiner, † Cited by third party
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KR100924861B1 (en) 2007-06-26 2009-11-02 주식회사 동부하이텍 Method for fabricating mim structure capacitor

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