KR100713321B1 - Method for fabricating capacitor of semiconductor device - Google Patents

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Abstract

본 발명은 금속-절연체-금속(MIM) 구조를 갖는 커패시터를 제조하기 위한 것으로, 이를 위하여 본 발명은, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서 비아홀을 형성하기 위해 층간 절연막을 식각할 때 상부 전극의 과도 식각이 발생하는 종래 방법과는 달리, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서, 반도체 기판 상에 하부 전극층, 유전층 및 상부 전극층을 순차 증착하고, 반도체 기판 상부 전면에 SiH4 기반의 산화막인 식각 저지층을 갖는 층간 절연막을 증착한 후에, 포토레지스트 패턴에 따라 제 1 식각 공정을 통해 층간 절연막을 식각하고, 포토레지스트 패턴에 따라 제 2 식각 공정을 통해 식각 저지층을 식각하여 비아홀을 형성함으로써, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서 식각 저지층 및 층간 절연막을 증착하여 비아홀 형성을 위한 식각 공정 시에 상부 전극의 과도 식각을 방지하여 반도체 소자의 누설 전류 발생을 방지할 수 있는 것이다.The present invention is for manufacturing a capacitor having a metal-insulator-metal (MIM) structure, for this purpose, the present invention, when etching the interlayer insulating film to form a via hole in the capacitor manufacturing process of a semiconductor device having a MIM structure Unlike the conventional method in which the excessive etching of the electrode occurs, the lower electrode layer, the dielectric layer and the upper electrode layer are sequentially deposited on the semiconductor substrate during the capacitor manufacturing process of the semiconductor device having the MIM structure, and the SiH 4 based on the upper surface of the semiconductor substrate. After depositing the interlayer insulating film having the etch stop layer as an oxide film, the interlayer insulating film is etched through the first etching process according to the photoresist pattern and the etch stop layer is etched through the second etching process according to the photoresist pattern to form the via hole. By forming, the etch stop layer and the interlayer insulating film during the capacitor manufacturing process of a semiconductor device having a MIM structure Deposited to prevent excessive etching of the upper electrode during the etching process for forming the via hole is capable of preventing the leakage current of the semiconductor device.

MOS, PIP, MIM, FSG, USG, TEOS, 식각 저지층 MOS, PIP, MIM, FSG, USG, TEOS, Etch Stopping Layer

Description

반도체 소자의 커패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}METHODS FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1e는 종래 방법에 따라 MIM 구조를 갖는 반도체 소자의 커패시터를 제조하는 과정을 나타내는 공정 순서도,1A to 1E are process flowcharts illustrating a process of manufacturing a capacitor of a semiconductor device having a MIM structure according to a conventional method;

도 2a 내지 도 2g는 본 발명의 일 실시 예에 따라 MIM 구조를 갖는 반도체 소자의 커패시터를 제조하는 과정을 나타내는 공정 순서도.2A to 2G are process flowcharts illustrating a process of manufacturing a capacitor of a semiconductor device having a MIM structure according to an embodiment of the present invention.

본 발명은 반도체 소자의 커패시터를 제조하는 방법에 관한 것으로, 더욱 상세하게는 아날로그 회로에 사용되는 반도체 소자에서 금속-절연체-금속(MIM) 구조를 갖는 커패시터를 제조하는데 적합한 반도체 소자의 커패시터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly to a method of manufacturing a capacitor of a semiconductor device suitable for manufacturing a capacitor having a metal-insulator-metal (MIM) structure in a semiconductor device used in an analog circuit. It is about.

잘 알려진 바와 같이, 반도체 집적회로의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있는데, 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 해야 하며, 대용량화를 위해서는 커패시터 전극 사이에 내재하는 절연막의 두께를 감소시키거나 유전률이 높은 절연막을 사용하거나 또는 커패시터 전극의 면적을 증가시켜야 한다. As is well known, as the use of semiconductor integrated circuits is diversified, high-capacity and large-capacity capacitors are required. For the high speed of the capacitors, the resistance of the capacitor electrodes must be reduced to reduce the frequency dependence, and the capacity between the capacitor electrodes is increased. It is necessary to reduce the thickness of the insulating film inherent to it, to use an insulating film having a high dielectric constant, or to increase the area of the capacitor electrode.

반도체 소자에서는 통상적으로 모스(MOS : Metal Oxide Semiconductor) 구조, PN 접합구조, 폴리실리콘-절연체-폴리실리콘(PIP)구조, 금속-절연체-금속(MIM)구조 등의 커패시터를 사용하는데, 이중에서 상기 금속-절연체-금속(MIM) 구조를 제외하고는 모든 구조가 커패시터를 구성할때 적어도 한쪽 전극을 단결정실리콘이나 다결정실리콘을 사용하여 구성함으로써 단결정실리콘이나 다결정실리콘의 물질특성으로 인해 캐패시터 전극의 저항을 감소시키는데 한계가 있다.In semiconductor devices, capacitors such as a metal oxide semiconductor (MOS) structure, a PN junction structure, a polysilicon-insulator-polysilicon (PIP) structure, and a metal-insulator-metal (MIM) structure are typically used. Except for the metal-insulator-metal (MIM) structure, at least one electrode is composed of monocrystalline silicon or polycrystalline silicon when all the capacitors are composed of capacitors, thereby reducing the resistance of the capacitor electrode due to the material properties of the monocrystalline silicon or polycrystalline silicon. There is a limit to reduction.

이것은 커패시터의 고속화를 위해 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하려는 연구노력을 고려해 볼때 매우 적당하지 않은 것으로, 이러한 이유 때문에 고속의 커패시터가 요구되는 반도체 소자에서는 주로 저저항의 커패시터 전극 구조를 쉽게 실현할 수 있는 금속-절연체-금속(MIM) 구조의 박막 커패시터를 사용한다.This is very unsuitable in view of the research efforts to reduce the frequency dependence by reducing the resistance of the capacitor electrode for the high speed of the capacitor. For this reason, the structure of the low resistance capacitor electrode is easy to be used in semiconductor devices requiring a high speed capacitor. A thin film capacitor of a metal-insulator-metal (MIM) structure can be used.

이러한 금속-절연체-금속(MIM) 구조의 박막 커패시터는 이 외에도 전압이나 온도에 따른 커패시턴스 변화율이 낮아 매우 양호한 전기적 특성을 나타내므로 정밀한 아날로그 반도체 장치에 많이 적용된다.In addition, the thin film capacitor of the metal-insulator-metal (MIM) structure has a low change rate of capacitance according to voltage or temperature, and thus has very good electrical characteristics, and thus is widely applied to precision analog semiconductor devices.

도 1a 내지 도 1e는 종래 방법에 따라 MIM 구조를 갖는 반도체 소자의 커패시터를 제조하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 MIM 구조의 커패시터 제조 방법을 설명한다.1A to 1E are process flowcharts illustrating a process of manufacturing a capacitor of a semiconductor device having a MIM structure according to a conventional method, and a method of manufacturing a capacitor of the MIM structure according to the conventional method will be described with reference to these drawings.

도 1a를 참조하면, 임의의 배선 라인이 구비된 절연 기판(100) 상에 장벽 금속막, 금속층, 및 반사 방지막을 포함하는 금속 물질(일 예로서, Ti/TiN 막, Al 층 , Ti/TiN 막 등)을 증착하고, 이를 패터닝하여 배선 영역의 금속 배선(102b)과 커패시터 영역의 하부 전극(102a)을 정의한다. 이 때, 금속 배선(102b)은 도시 생략된 플러그를 통해 절연 기판(100) 내의 임의의 배선과 전기적으로 연결된다.Referring to FIG. 1A, a metal material (eg, Ti / TiN film, Al layer, Ti / TiN) including a barrier metal film, a metal layer, and an anti-reflection film on an insulating substrate 100 provided with arbitrary wiring lines. Film), and patterned to define the metal wiring 102b in the wiring region and the lower electrode 102a in the capacitor region. At this time, the metal wiring 102b is electrically connected to any wiring in the insulating substrate 100 through a plug (not shown).

그리고, 커패시터 영역의 하부 전극(102a) 상부에 CVD 법 등을 이용하여 유전 물질을 증착하고, 증착된 유전 물질 상부에 장벽 금속막, 금속층, 및 반사 방지막을 포함하는 금속 물질(일 예로서, Ti/TiN 막, Al 층, Ti/TiN 막 등)을 증착하고, 이를 패터닝하여 도 1b에 도시한 바와 같이 유전층(104) 및 상부 전극(106)을 형성한다. 여기에서, 유전 물질은 예를 들면, SiOxNy, Si3N4 또는 산화막을 이용하여 증착한다.In addition, a dielectric material is deposited on the lower electrode 102a of the capacitor region using a CVD method or the like, and a metal material including a barrier metal film, a metal layer, and an antireflection film on the deposited dielectric material (eg, Ti). / TiN film, Al layer, Ti / TiN film, etc.) is deposited and patterned to form dielectric layer 104 and top electrode 106 as shown in FIG. 1B. Here, the dielectric material is deposited using, for example, SiO x N y , Si 3 N 4 or an oxide film.

다음에, 도 1c에 도시한 바와 같이 하부 전극(102a), 금속 배선(102b), 유전층(104) 및 상부 전극(106)을 포함하는 절연 기판(100) 상부 전면에 층간 절연막(108)을 소정 두께로 증착한다. 여기에서, 층간 절연막(108)은 FSG(Flourine-Doped-Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등을 이용하여 증착한다.Next, as shown in FIG. 1C, an interlayer insulating film 108 is formed on the entire upper surface of the insulating substrate 100 including the lower electrode 102a, the metal wiring 102b, the dielectric layer 104, and the upper electrode 106. Deposit to thickness. Here, the interlayer insulating layer 108 is deposited using FSG (Flourine-Doped-Silicate Glass), USG (Undoped Silicate Glass), TEOS (Tetra Ethyl Ortho Silicate), or the like.

이어서, 도 1d에 도시한 바와 같이 층간 절연막(108) 상에 플러그를 형성하기 위한 비아홀을 정의하는 포토레지스트 패턴(110)을 형성한다.Subsequently, as shown in FIG. 1D, a photoresist pattern 110 defining a via hole for forming a plug is formed on the interlayer insulating film 108.

다음에, 포토레지스트 패턴에 따라 층간 절연막(108)을 배선 영역의 금속 배선(102b)과 커패시터 영역의 하부 전극(102a) 및 상부 전극(106)이 드러나도록 식각하여 도 1e에 도시한 바와 같이 비아홀을 형성한다.Next, according to the photoresist pattern, the interlayer insulating film 108 is etched so that the metal wiring 102b in the wiring region, the lower electrode 102a and the upper electrode 106 in the capacitor region are exposed, and as shown in FIG. 1E. To form.

여기에서, 종래 방법에 따른 MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서 비아홀을 형성하기 위해 층간 절연막을 식각할 때, 도 1 e에 도시한 바와 같이 층간 절연막 뿐만 아니라 커패시터 영역의 상부 전극까지 과도하게 식각되어 누설 전류의 발생 요인으로 작용하고 있는 실정이다.Here, when etching the interlayer insulating film to form the via hole in the capacitor manufacturing process of the semiconductor device having a MIM structure according to the conventional method, as well as the interlayer insulating film as shown in FIG. It is etched and acts as a cause of leakage current.

이러한 누설 전류 발생은 반도체 소자의 구동 시에 균일한 커패시턴스를 확보할 수 없기 때문에 커패시터 특성이 저하되는 현상이 발생되는 요인이 되고 있다.Such leakage current generation causes a phenomenon that a capacitor characteristic deteriorates because a uniform capacitance cannot be secured when the semiconductor device is driven.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서 SiH4 기반의 산화막인 식각 방지층을 포함하는 층간 절연막을 증착하여 비아홀 형성을 위한 식각 시 상부 전극의 과도 식각을 방지할 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above-described problems of the prior art, in the process of manufacturing a capacitor of a semiconductor device having a MIM structure by depositing an interlayer insulating film including an etch stop layer, which is an SiH 4 based oxide film during etching to form a via hole It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor device capable of preventing excessive etching of an upper electrode.

본 발명의 다른 목적은, 식각 방지층을 통해 상부 전극의 과도 식각을 방지하여 누설 전류 현상을 방지하고, 커패시터 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device capable of preventing excessive etching of an upper electrode through an etch stop layer, preventing leakage current, and improving capacitor characteristics.

상기 목적을 달성하기 위하여 본 발명은, 금속-절연체-금속(MIM) 구조를 갖는 반도체 소자의 커패시터 제조 방법으로서, 반도체 기판 상에 하부 전극층, 유전층 및 상부 전극층을 순차 증착하는 과정과, 상기 반도체 기판 상부 전면에 SiH4 기반의 산화막인 식각 저지층을 갖는 층간 절연막을 증착하는 과정과, 포토레지스트 패턴을 이용하는 제 1 식각 공정을 통해 상기 층간 절연막을 식각하는 과정과, 상기 포토레지스트 패턴을 이용하는 제 2 식각 공정을 통해 상기 식각 저지층을 식각하여 비아홀을 형성하는 과정을 포함하는 반도체 소자의 커패시터 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a capacitor manufacturing method of a semiconductor device having a metal-insulator-metal (MIM) structure, the process of sequentially depositing a lower electrode layer, a dielectric layer and an upper electrode layer on a semiconductor substrate, Depositing an interlayer insulating film having an etch stop layer, which is an SiH 4 based oxide film on the entire upper surface, etching the interlayer insulating film through a first etching process using a photoresist pattern, and a second using the photoresist pattern A method of manufacturing a capacitor of a semiconductor device, the method including forming a via hole by etching the etch stop layer through an etching process.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서 비아홀을 형성하기 위해 층간 절연막을 식각할 때 상부 전극의 과도 식각이 발생하는 종래 방법과는 달리, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서, 반도체 기판 상에 하부 전극층, 유전층 및 상부 전극층을 순차 증착하고, 반도체 기판 상부 전면에 SiH4 기반의 산화막인 식각 저지층을 갖는 층간 절연막을 증착한 후에, 포토레지스트 패턴에 따라 제 1 식각 공정을 통해 층간 절연막을 식각하고, 포토레지스트 패턴에 따라 제 2 식각 공정을 통해 식각 저지층을 식각하여 비아홀을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is a semiconductor device having a MIM structure, unlike the conventional method in which an excessive etching of the upper electrode occurs when the interlayer insulating layer is etched to form a via hole in a capacitor manufacturing process of a semiconductor device having a MIM structure. In the process of manufacturing a capacitor, the lower electrode layer, the dielectric layer and the upper electrode layer are sequentially deposited on the semiconductor substrate, and an interlayer insulating film having an etch stop layer, which is an SiH 4 based oxide film, is deposited on the entire upper surface of the semiconductor substrate, followed by a photoresist pattern. By etching the interlayer insulating film through the first etching process and etching the etch stop layer through the second etching process according to the photoresist pattern, via holes can be easily formed. Can be.

도 2a 내지 도 2g는 본 발명의 일 실시 예에 따라 MIM 구조를 갖는 반도체 소자의 커패시터를 제조하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 MIM 구조의 커패시터 제조 방법을 설명한다.2A to 2G are process flowcharts illustrating a process of manufacturing a capacitor of a semiconductor device having a MIM structure according to an embodiment of the present invention. Referring to these drawings, capacitors of the MIM structure are manufactured according to an embodiment of the present invention. Explain how.

도 2a를 참조하면, 임의의 배선 라인이 구비된 절연 기판(200) 상에 장벽 금속막, 금속층, 및 반사 방지막을 포함하는 금속 물질(일 예로서, Ti/TiN 막, Al 층, Ti/TiN 막 등)을 증착하고, 이를 패터닝하여 배선 영역의 금속 배선(202b)과 커패시터 영역의 하부 전극(202a)을 정의한다. 이 때, 금속 배선(202b)은 도시 생략된 플러그를 통해 절연 기판(200) 내의 임의의 배선과 전기적으로 연결된다.Referring to FIG. 2A, a metal material (eg, Ti / TiN film, Al layer, Ti / TiN) including a barrier metal film, a metal layer, and an anti-reflection film on an insulating substrate 200 provided with arbitrary wiring lines. A film, etc.), and patterned to define the metal wiring 202b in the wiring region and the lower electrode 202a in the capacitor region. At this time, the metal wiring 202b is electrically connected to any wiring in the insulating substrate 200 through a plug (not shown).

그리고, 커패시터 영역의 하부 전극(202a) 상부에 CVD 법 등을 이용하여 유전 물질을 증착하고, 증착된 유전 물질 상부에 장벽 금속막, 금속층, 및 반사 방지막을 포함하는 금속 물질(일 예로서, Ti/TiN 막, Al 층, Ti/TiN 막 등)을 증착하고, 이를 패터닝하여 도 2b에 도시한 바와 같이 유전층(204) 및 상부 전극(206)을 형성한다. 여기에서, 유전 물질은 예를 들면, SiOxNy, Si3N4 또는 산화막을 이용하여 증착한다.In addition, a dielectric material is deposited on the lower electrode 202a of the capacitor region by using a CVD method or the like, and a metal material including a barrier metal film, a metal layer, and an antireflection film on the deposited dielectric material (eg, Ti). / TiN film, Al layer, Ti / TiN film, etc.) is deposited and patterned to form dielectric layer 204 and top electrode 206 as shown in FIG. 2B. Here, the dielectric material is deposited using, for example, SiO x N y , Si 3 N 4 or an oxide film.

다음에, 도 2c에 도시한 바와 같이 하부 전극(202a), 금속 배선(202b), 유전층(204) 및 상부 전극(206)을 포함하는 절연 기판(200) 상부 전면에 SiH4 기반의 산화막 등과 같은 식각 저지층(208)을 소정 두께로 증착한다. 여기에서, 식각 저지층은 500 Å - 1000 Å 범위로 증착한다.Next, as shown in FIG. 2C, an SiH 4 based oxide film or the like is formed on the entire upper surface of the insulating substrate 200 including the lower electrode 202a, the metal wiring 202b, the dielectric layer 204, and the upper electrode 206. An etch stop layer 208 is deposited to a predetermined thickness. Here, the etch stop layer is deposited in the range of 500 kV-1000 kV.

또한, SiH4 산화막 등과 같은 식각 저지층(208)의 상부 전면에 도 2d에 도시한 바와 같이 층간 절연막(210)을 소정 두께로 증착한다. 여기에서, 층간 절연막(210)은 FSG(Flourine-Doped-Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등을 이용하여 증착한다.In addition, an interlayer insulating film 210 is deposited to a predetermined thickness on the entire upper surface of the etch stop layer 208 such as an SiH 4 oxide film as shown in FIG. 2D. Here, the interlayer insulating film 210 is deposited using FSG (Flourine-Doped-Silicate Glass), USG (Undoped Silicate Glass), TEOS (Tetra Ethyl Ortho Silicate), or the like.

이어서, 도 2e에 도시한 바와 같이 층간 절연막(210) 상에 플러그를 형성하기 위한 각각의 비아홀을 정의하는 포토레지스트 패턴(212)을 형성한다.Next, as shown in FIG. 2E, a photoresist pattern 212 defining each via hole for forming a plug is formed on the interlayer insulating layer 210.

다음에, 도 2f에 도시한 바와 같이 포토레지스트 패턴에 따른 제 1 식각 공정을 통해 배선 영역의 금속 배선(202b)과 커패시터 영역의 하부 전극(202a) 및 상부 전극(206)이 드러나도록 정의하는 층간 절연막(210)의 소정 영역을 식각한다. 여기에서, 제 1 식각 공정은, C5F8, O2, Ar을 포함하는 혼합 가스를 이용하여 수행되는데, 20 mT - 40 mT의 압력, 1400 W - 1900 W의 소스 전원, 1000 W - 1500 W의 바이어스 전원, 10 sccm - 25 sccm의 C5F8, 15 sccm - 30 sccm의 O2, 500 sccm - 1000 sccm의 Ar으로 수행되고, C5F8에 대한 O2의 비율을 1 - 2 범위값으로 하여 수행된다.Next, as illustrated in FIG. 2F, an interlayer defining to expose the metal wiring 202b in the wiring region and the lower electrode 202a and the upper electrode 206 in the capacitor region through the first etching process according to the photoresist pattern. The predetermined region of the insulating layer 210 is etched. Here, the first etching process is performed using a mixed gas containing C 5 F 8 , O 2 , Ar, a pressure of 20 mT-40 mT, a source power source of 1400 W-1900 W, 1000 W-1500 A bias power of W, 10 sccm-25 sccm C 5 F 8 , 15 sccm-30 sccm O 2 , 500 sccm-1000 sccm Ar is performed, and the ratio of O 2 to C 5 F 8 1-2 It is performed with a range value.

그리고, 포토레지스트 패턴에 따라 제 2 식각 공정을 통해 배선 영역의 금속 배선(202b)과 커패시터 영역의 하부 전극(202a) 및 상부 전극(206)이 드러나도록 식각 저지층(208)을 식각하여 도 2에 도시한 바와 같이 비아홀을 형성한다. 여기에서, 제 2 식각 공정은, C5F8, O2, Ar을 포함하는 혼합 가스를 이용하여 수행되는데, 20 mT - 40 mT의 압력, 1000 W - 1500 W의 소스 전원, 1000 W - 1500 W의 바이어스 전원, 15 sccm - 30 sccm의 C5F8, 10 sccm - 25 sccm의 O2, 500 sccm - 1000 sccm의 Ar으로 수행되고, C5F8에 대한 O2의 비율을 1 - 2 범위값으로 하며, 식각 선택비는 C5F8에 대한 O2의 비율에 따라 조절이 가능하다.The etch stop layer 208 is etched to expose the metal wiring 202b in the wiring region, the lower electrode 202a and the upper electrode 206 in the capacitor region through the second etching process according to the photoresist pattern. A via hole is formed as shown in FIG. Here, the second etching process is performed using a mixed gas containing C 5 F 8 , O 2 , Ar, a pressure of 20 mT-40 mT, a source power source of 1000 W-1500 W, 1000 W-1500 A bias power of W, 15 sccm-30 sccm C 5 F 8 , 10 sccm-25 sccm O 2 , 500 sccm-1000 sccm Ar is performed, and the ratio of O 2 to C 5 F 8 1-2 The etch selectivity can be adjusted according to the ratio of O 2 to C 5 F 8 .

따라서, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서 금속 배선, 하부 전극, 유전층 및 상부 전극을 형성한 후에 이들 상부 전면에 식각 저지층 및 층간 절연막을 증착하고, 이를 포토레지스트 패턴에 따라 식각할 때, 식각 저지층에 따라 제 1 식각 공정 및 제 2 식각 공정을 수행하여 상부 전극의 과도 식각을 방지할 수 있다.Therefore, after forming a metal wiring, a lower electrode, a dielectric layer, and an upper electrode in the process of manufacturing a capacitor of a semiconductor device having a MIM structure, an etch stop layer and an interlayer insulating film are deposited on the entire upper surface thereof, and then etched according to the photoresist pattern. According to the etching stop layer, the first and second etching processes may be performed to prevent excessive etching of the upper electrode.

이상 설명한 바와 같이 본 발명은, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서 비아홀을 형성하기 위해 층간 절연막을 식각할 때 상부 전극의 과도 식각이 발생하는 종래 방법과는 달리, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서, 반도체 기판 상에 하부 전극층, 유전층 및 상부 전극층을 순차 증착하고, 반도체 기판 상부 전면에 SiH4 기반의 산화막인 식각 저지층을 갖는 층간 절연막을 증착한 후에, 포토레지스트 패턴에 따라 제 1 식각 공정을 통해 층간 절연막을 식각하고, 포토레지스트 패턴에 따라 제 2 식각 공정을 통해 식각 저지층을 식각하여 비아홀을 형성함으로써, MIM 구조를 갖는 반도체 소자의 커패시터 제조 과정에서 식각 저지층 및 층간 절연막을 증착하여 비아홀 형성을 위한 식각 공정 시에 상부 전극의 과도 식각을 방지하여 반도체 소자의 누설 전류 발생을 방지할 수 있다.As described above, the present invention, unlike the conventional method in which the excessive etching of the upper electrode occurs when etching the interlayer insulating film to form the via hole in the capacitor manufacturing process of the semiconductor device having the MIM structure, the semiconductor device having the MIM structure In the process of manufacturing a capacitor, the lower electrode layer, the dielectric layer and the upper electrode layer are sequentially deposited on the semiconductor substrate, and an interlayer insulating film having an etch stop layer, which is an SiH 4 based oxide film, is deposited on the entire upper surface of the semiconductor substrate, followed by a photoresist pattern. The interlayer insulating layer is etched through the first etching process and the etch stop layer is etched through the second etching process according to the photoresist pattern to form via holes, thereby forming the etch stop layer and the interlayer during the capacitor manufacturing process of the semiconductor device having the MIM structure. Excessive etching of the upper electrode during the etching process to form the via hole by depositing an insulating film By preventing the leakage current of the semiconductor device can be prevented.

따라서, MIM 구조를 갖는 반도체 소자의 커패시터의 누설 전류 발생을 방지하여 커패시터 특성을 향상시킬 수 있다.Therefore, the leakage current of the capacitor of the semiconductor device having the MIM structure can be prevented to improve the capacitor characteristics.

Claims (7)

삭제delete 금속-절연체-금속(MIM) 구조를 갖는 반도체 소자의 커패시터 제조 방법으로서,A method of manufacturing a capacitor of a semiconductor device having a metal-insulator-metal (MIM) structure, 반도체 기판 상에 하부 전극층, 유전층 및 상부 전극층을 순차 증착하는 과정과,Sequentially depositing a lower electrode layer, a dielectric layer, and an upper electrode layer on a semiconductor substrate, 상기 반도체 기판 상부 전면에 SiH4 기반의 산화막인 식각 저지층을 갖는 층간 절연막을 증착하는 과정과,Depositing an interlayer insulating film having an etch stop layer, which is an SiH 4 based oxide film, on the entire upper surface of the semiconductor substrate; 포토레지스트 패턴을 이용하는 제 1 식각 공정을 통해 상기 층간 절연막을 식각하는 과정과,Etching the interlayer insulating film through a first etching process using a photoresist pattern; 상기 포토레지스트 패턴을 이용하는 제 2 식각 공정을 통해 상기 식각 저지층을 식각하여 비아홀을 형성하는 과정Forming a via hole by etching the etch stop layer through a second etching process using the photoresist pattern 을 포함하는 반도체 소자의 커패시터 제조 방법.Capacitor manufacturing method of a semiconductor device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 제 1 식각 공정은 C5F8에 대한 O2의 비율을 1 - 2의 범위로 한 C5F8, O2, Ar을 포함하는 혼합 가스 분위기에서 수행하며, 상기 제 2 식각 공정은 C5F8에 대한 O2의 비율을 0.5 - 1의 범위로 한 C5F8, O2,Ar을 포함하는 혼합 가스 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The first etching process is performed in a mixed gas atmosphere containing C 5 F 8 , O 2 , Ar having a ratio of O 2 to C 5 F 8 in the range of 1-2 , wherein the second etching process is C A method for manufacturing a capacitor of a semiconductor device, characterized by performing in a mixed gas atmosphere containing C 5 F 8 , O 2 , Ar having a ratio of O 2 to 5 F 8 in a range of 0.5-1. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 식각 공정은, 1400 W - 1900 W 범위의 소스 전원, 1000 W -1500 W 범위의 바이어스 전원, 20 mT - 40 mT 범위의 압력 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The first etching process, the method of manufacturing a capacitor of a semiconductor device, characterized in that carried out under pressure conditions in the range of source power in the range of 1400 W-1900 W, bias power in the range of 1000 W-1500 W, 20 mT-40 mT. 제 3항에 있어서,The method of claim 3, wherein 상기 제 1 식각 공정은, 10 sccm - 25 sccm의 C5F8, 15 sccm - 30 sccm의 O2, 500 sccm - 1000 sccm의 Ar을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The first etching process is a capacitor manufacturing method of a semiconductor device, characterized in that performed using 10 sccm-25 sccm C 5 F 8 , 15 sccm-30 sccm O 2 , 500 sccm-1000 sccm Ar. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 식각 공정은, 1000 W - 1500 W 범위의 소스 전원, 1000 W -1500 W 범위의 바이어스 전원, 20 mT - 40 mT 범위의 압력 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The second etching process, the method of manufacturing a capacitor of a semiconductor device, characterized in that carried out under pressure conditions of the source power in the range of 1000 W-1500 W, the bias power in the range of 1000 W-1500 W, 20 mT-40 mT. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 식각 공정은, 15 sccm - 30 sccm의 C5F8, 10 sccm - 25 sccm의 O2, 500 sccm - 1000 sccm의 Ar을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The second etching process is a capacitor manufacturing method of a semiconductor device, characterized in that performed using 15 sccm-30 sccm C 5 F 8 , 10 sccm-25 sccm O 2 , 500 sccm-1000 sccm Ar.
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